JP2001112251A - スイッチング電源装置 - Google Patents

Abstract

(57)【要約】 【課題】供給する安定化直流電源の負荷レベルを表す電
圧Ｖfbと定振幅の三角波の発振波電圧Ｖctとの比較で得
られるＰＷＭ制御されたパルス幅の駆動パルスにより半
導体スイッチング素子を駆動して、エネルギ源となる原
直流電源を開閉し、所定電圧の前記安定化直流電源を生
成するスイッチング電源装置のスイッチングロスによる
軽負荷時の装置効率の低下を防ぐ。 【解決手段】ＭＯＳＦＥＴのＭＰ３とＭＮ４は抵抗Ｒrt
と同じ電流を流す電流源になり、コンデンサＣctはスイ
ッチ（ＭＯＳＦＥＴ）ＭＰ４，ＭＮ３、分圧抵抗Ｒ１１
〜Ｒ１３、コンパレータＣＰ１，ＣＰ２、ＲＳフリップ
フロップＦＦ１により電圧Ｖctを生ずる。ＲＴアンプ１
は（＋）入力の抵抗Ｒrtの電圧Ｖrtを、（−）入力のＶ
dd2 とＶin(-) の何れか低い電圧に等しく制御し、軽負
荷時は電圧Ｖfbの増幅電圧Ｖin(-) に対応し電圧Ｖrt、
従って電圧Ｖctの発振周波数を下げ、スイッチングロス
を減らす。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、制御用ＩＣによっ
てＰＷＭ制御された駆動パルスによって駆動される半導
体スイッチング素子を介し、少なくともエネルギ源とな
る直流電源を開閉し、安定化直流電源を作って供給する
電源装置としての、いわゆるスイッチング電源装置（ス
イッチング電源とも略記する）であって、特に制御用Ｉ
Ｃが半導体スイッチング素子のスイッチング損失に基づ
く軽負荷時のスイッチング電源装置の効率の低下を防ぐ
機能を備えたスイッチング電源装置に関する。なお、以
下各図において同一の符号は同一もしくは相当部分を示
す。

【０００２】

【従来の技術】スイッチング電源装置を制御する制御用
ＩＣとしては、従来から主にパイポーラ・プロセスを用
いたＩＣが使われてきた。しかし最近では、低消費電力
化・低価格化の要求が厳しくなって、制御用ＩＣの製造
プロセスはＢｉＣＭＯＳやＣＭＯＳプロセスへの移行が
進み、また回路構成についても従来よりも消費電流の低
減が行われている。

【０００３】図７は制御用ＩＣとフライバック方式のト
ランスを用いたスイッチング電源の回路例を示す。同図
において、主スイッチング素子としてのＮチャネルＭＯ
ＳＦＥＴのＭＭ０は、スイッチング電源制御用ＩＣ０１
の出力端子ＯＵＴから出力される、後述のＰＷＭ制御
（パルス幅変調の意、この場合デューテイ制御ともい
う）された駆動パルスＤＰによってＯＮ／ＯＦＦ駆動さ
れる。

【０００４】これにより、ＭＯＳＦＥＴのＭＭ０は、商
用電源（ＡＣ１００Ｖ）を全波整流器ＤＢ１とコンデン
サＣ１０１を介し整流・平滑化した直流電源を、従来は
所定の周波数で、且つフライバックトランスＴｆの２次
側の直流出力ＤＣＶの電圧が一定となるようなデューテ
イ、即ちＯＮ比率＝ＯＮ期間／（ＯＮ期間＋ＯＦＦ期
間）により断続してトランスＴｆの１次巻線ｎ１に印加
する。

【０００５】トランスＴｆの２次巻線ｎ２には、ＭＯＳ
ＦＥＴのＭＭ０のＯＦＦ時に、それまで１次巻線ｎ１を
流れていた電流を維持する方向に電圧が発生することか
ら、ダイオードＤ２が導通し、この電圧はコンデンサＣ
１０２により平滑化され、直流出力ＤＣＶとして外部の
負荷に供給される。

【０００６】直流出力電圧は、トランスＴｆの２次側に
設けられたシャントレギュレータＲＥＧによりホトカプ
ラＰＣ１の発光ダイオードＰＤの電流（従ってその光
量）として検出され、ホトカプラＰＣ１のホトトランジ
スタＰＴｒを介してトランスＴｆの１次側の制御用ＩＣ
０１のフィードバック端子ＦＢに負荷レベル電圧Ｖfbと
して伝えられる。

【０００７】なお、トランスＴｆの３次巻線ｎ３の誘起
電圧は、２次巻線ｎ２と同様にダイオードＤ３を介して
取り出され、ツエナーダイオードＺＤとコンデンサＣ１
００によって一定の直流電圧となり、制御用ＩＣ０１の
電源端子ＶＣＣに供給される。

【０００８】なお、制御用ＩＣ０１のタイミング抵抗端
子ＲＴには、後述する発振回路の周波数を定めるタイミ
ング抵抗Ｒrtが接続され、同じく端子ＩＳ＋には、この
スイッチング電源の過電流保護のためにトランス１次巻
線ｎ１に接続された電流検出抵抗Ｒisの電圧が入力さ
れ、同じく端子ＣＳには、保護動作の時限を定めるコン
デンサが接続される。

【０００９】また、制御用ＩＣ０１の端子ＲＥＦは、こ
のＩＣ０１内で作られる５Ｖの基準電源Ｖdd1 を参照す
るための端子で、この例では平滑コンデンサが接続され
ている。

【００１０】図８は制御用ＩＣ０１内の従来の発振回路
の原理説明用の簡略回路を示す。なお、図８の実際の回
路は後述する図１の発振回路において、ＲＴアンプ１の
２つの（−）入力端子が１つのみで、この１つの（−）
入力端子に基準電圧Ｖdd2 （２．５Ｖ）が入力されてい
る回路に相当する。次に図８により発振の仕組みを説明
する。

【００１１】５Ｖの内部の基準電圧Ｖdd１から固定の
電流値の２つの電流源Ｉct１及びＩct２を作る。なお、
図７で述べたタイミング抵抗Ｒrtはこの電流源Ｉct１及
びＩct２の電流値を定め、この発振回路の発振周波数を
定める役割を持つ。

【００１２】この電流源Ｉct１及びＩct２の出力する
定電流で右端のタイミングコンデンサＣctを充放電す
る。スイッチＳＷ１の上側に配置した電流源Ｉct１は充
電用、スイッチＳＷ２の下側の電流源Ｉct２は放電用に
用い、スイッチＳＷ１，ＳＷ２を交互にＯＮすることで
充放電を行う。なお、スイッチＳＷ１，ＳＷ２は実際は
ＣＭＯＳトランジスタで構成されている。

【００１３】タイミングコンデンサＣctの電圧（発振
波電圧という）Ｖctを２つのコンパレータＣＰｌ、ＣＰ
２に入力し、発振波形の上下限電圧と比較する。

【００１４】図の例では、コンパレータＣＰｌが上限
電圧３Ｖ、ＣＰ２が下限電圧１Ｖとの比較を行ってお
り、この上限電圧３Ｖと下限電圧１Ｖは、５Ｖの基準電
圧Ｖdd１を分割する分圧抵抗Ｒ１１〜Ｒ１３により作り
出される。

【００１５】コンパレータＣＰｌ，ＣＰ２の出力はＲ
ＳフリップフロツプＦＦ１とインバータＩＮＶ１，ＩＮ
Ｖ２を介して、スイッチＳＷ１，ＳＷ２を切り換える入
力とする。

【００１６】タイミングコンデンサＣctの電圧Ｖctが
１Ｖ以下の場合、コンパレータの出力はＣＰｌがＨ、Ｃ
Ｐ２がＬとなり、フリップフロツプＦＦ１の出力がＨに
なるため、上側のスイッチＳＷ１がＯＮしてコンデンサ
Ｃctの充電を行う。充電が開始され、コンデンサＣctの
電圧Ｖctが３Ｖ以上になると、コンパレータＣＰｌの出
力がＬ、ＣＰ２の出力がＨとなり、フリップフロツプＦ
Ｆ１はＬを出力する。そのため、上側のスイッチＳＷ１
は切れて下側のスイッチＳＷ２が入り、コンデンサＣct
の放電が開始される。

【００１７】この充放電は定電流で行われるため、充
放電の速度が一定である。従って、コンデンサＣctの電
圧Ｖctは、上下限電圧（この例では３Ｖと１Ｖ）の間を
一定の時間をかけて昇降する。

【００１８】以上の仕組みによるタイミングコンデン
サＣctの電圧Ｖctの波形が図の発振波電圧端子ＣＴ部分
に示すような発振波形で、立ち上り時間と立ち下がり時
間の等しい三角波の発振波形となる。

【００１９】図９はＰＷＭ制御の概念図である。次にＰ
ＷＭ制御の方法を説明する。

【００２０】図７の制御用ＩＣ０１のフィードバック
端子ＦＢに入力される負荷レベル電圧Ｖfbは、負荷の重
さをモニタし、タイミングコンデンサＣctの電圧である
発振波電圧Ｖctの発振波形と比較できるレベルにした電
圧である。この場合、負荷レベル電圧Ｖfbは負荷が重い
時には上がり、軽い時には下がる性質を持ち、これによ
って制御用ＩＣ０１はスイッチング電源の直流出力ＤＣ
Ｖの電圧を一定にするフイードバック制御を行う。

【００２１】発振器出力（発振波電圧Ｖct）と負荷レ
ベル電圧Ｖfbをスイッチング電源制御用ＩＣ０１内の図
外のコンパレータで比較する。このコンパレータには、
Ｖct＜Ｖfbの時に出力がＨとなるように入力する。 このコンパレータの出力は、制御用ＩＣ０１内の図外
のレベルシフタで昇圧され制御用ＩＣ０１の端子ＯＵＴ
の出力としての駆動パルスＤＶとなる。つまり、駆動パ
ルスＤＶは前記コンパレータの出力がＨとなる期間分、
Ｈのパルス幅を持つことになり、この駆動パルスＤＶの
Ｈのパルス幅の期間、ＭＯＳＦＥＴのＭＮ０がＯＮされ
る。

【００２２】従って、主スイッチング素子であるＭＯ
ＳＦＥＴのＭＮ０のＯＮ期間の割合〔＝ＯＮ期間／（Ｏ
Ｎ期間＋ＯＦＦ期間）〕としてのデユーティは、発振波
電圧Ｖctが一定周期の三角波の波形となっているため、
発振波電圧Ｖctの三角波の一周期に占めるＶct＜Ｖfbの
時間の割合、つまり（コンパレータ出力Ｈの時間＝パル
ス幅）／（発振周期）であり、負荷レベル電圧Ｖfbが高
いほどデユーティが大になり（１に近づき）、負荷が軽
くなると負荷レベル電圧Ｖfbが下がりデユーティが小に
なる（０に近づく）。

【００２３】

【発明が解決しようとする課題】上述のように、スイッ
チング電源制御用ＩＣ０１は負荷レベルに応じて供給電
力を調整して負荷に安定にエネルギを供給するためにＰ
ＷＭ制御（デユーティ制御）を行う。

【００２４】図１０はスイッチング電源の主スイッチン
グ素子（図７の例ではＭＯＳＦＥＴＭＮ０）のスイッチ
ングロスを説明するための図で、この図１０は主スイッ
チング素子のスイッチング時（この例ではターンオン
時）における、素子電圧と素子電流の時間的変化の概念
を示す。図１０の斜線を施した期間にスイッチングロス
（この場合きターンオンロス）が発生する。

【００２５】このスイッチングロスは、主スイッチング
素子のＯＮ／ＯＦＦの切換わり時間が零では無いことか
ら生じるもので、主スイッチング素子のターンオン時と
ターンオフ時に発生してスイッチング電源の効率を下げ
る。

【００２６】負荷が重い時にはデユーティが大である
（主スイッチング素子のＯＮ期間の幅が広い）ため、供
給電力に対してスイッチングロスの占める割合が小さく
なり影響は少ないが、軽負荷時にはデユーティが小にな
る（主スイッチング素子のＯＮ期間の幅が狭くなる）た
め、その影響が顕著になりスイッチング電源の効率を下
げる原因となる。

【００２７】スイッチングロスはスイッチング速度を速
くする事で低減できるが、それにも限界が有り皆無にす
ることはできない。

【００２８】最近の各種機器への低消費電力化・低価格
化の要求が厳しくなる中で、最近の電子製品の機能の一
つに待機モードが有るが、このモード時の低消費電力化
が特に厳しくなっており、スイッチング電源については
如何に主スイッチング素子のスイッチングロスを少なく
し、制御用ＩＣの省電力化を図るかが課題である。

【００２９】本発明の目的は、このような課題を解決で
きるスイッチング電源装置、特にその制御用ＩＣを提供
することにある。

【００３０】

【課題を解決するための手段】前記の課題を解決するた
めに、請求項１のスイッチング電源装置は、所定振幅の
三角波（発振波電圧Ｖct）を発振出力する発振手段を備
え、このスイッチング電源装置が供給する安定化直流電
源（トランスＴｆの２次側から整流・平滑化して送出さ
れる直流出力ＤＣＶなど）の負荷レベルを示す信号（負
荷レベル電圧Ｖfb）と前記三角波との比較によって得ら
れるＰＷＭ制御されたパルス幅の駆動パルス（ＤＰ）で
半導体スイッチング手段（ＮチャネルＭＯＳＦＥＴのＭ
Ｎ０など）を駆動して、少なくともエネルギ源となる原
直流電源（商用電源ＡＣ１００Ｖを全波整流器ＤＢ１で
整流し、コンデンサＣ１０１で平滑化した電源など）を
開閉し、所定電圧の前記安定化直流電源を生成するスイ
ッチング電源装置において、前記発振手段が、前記負荷
レベルを示す信号が（負荷レベル電圧Ｖfb０に対応す
る）所定の負荷レベルを下回る負荷レベルを示すとき
は、この下回る分に応じて前記三角波の発振周波数を低
下させるようにする。

【００３１】また請求項２のスイッチング電源装置は、
請求項１に記載のスイッチング電源装置において、前記
発振手段が、タイミングコンデンサ（Ｃct）と、このタ
イミングコンデンサをタイミング抵抗（Ｒrt）に流れる
電流に比例する電流で充放電し、該タイミングコンデン
サの両端に少なくとも前記三角波に対応する電圧を生成
する手段（ＭＯＳＦＥＴのＭＰ１〜ＭＰ５，ＭＮ１〜Ｍ
Ｎ４、分圧抵抗Ｒ１１〜Ｒ１３、コンパレータＣＰ１，
ＣＰ２、ＲＳフリップフロップＦＦ１など）と、このタ
イミング抵抗の電圧を指令信号に等しく制御する制御手
段（ＲＴアンプ１の入力部のＰＮＰトランジスタＰＮＰ
１とＰＮＰ２を除いた部分、ＭＯＳＦＥＴのＭＰ５）
と、前記負荷レベルを示す信号が前記所定負荷レベルを
上回る負荷レベルを示すときは、該指令信号として所定
電圧の信号（基準電圧Ｖdd2 など）を、前記負荷レベル
を示す信号が前記所定負荷レベルを下回る負荷レベルを
示すときは、前記指令信号として少なくとも前記負荷レ
ベルを示す信号から（ＦＢアンプ２、抵抗Ｒ１，Ｒ２、
基準電圧Ｅｄなどを介して）作られ、負荷レベルの低下
に対応して電圧が低下する信号（ＦＢアンプ出力Ｖin
(-) ）を前記制御手段に与える手段（ＰＮＰトランジス
タＰＮＰ１，ＰＮＰ２）とを備えたものとする。

【００３２】また請求項３のスイッチング電源装置は、
請求項１または２に記載のスイッチング電源装置におい
て、前記発振手段が、前記タイミング抵抗を外付けと
し、前記半導体スイッチング手段に前記駆動パルスを与
える回路の少なくとも一部を持つ半導体集積回路（制御
用ＩＣ０１）に組み込まれてなるようにする。

【００３３】本発明の作用は次の如くである。即ち、ス
イッチング電源の軽負荷時の効率低下を防ぐために、負
荷が或るレベルより軽くなったら負荷レベルの減少に応
じてリニアに発振周波数を下げる方法を採る。このよう
にすれば、同じ電力を供給するにもスイッチング頻度が
少なくなるため、スイッチングロスの割合が少なくなり
効率が改善できるからである。

【００３４】発振周波数は従来技術と同様に、タイミン
グコンデンサＣctの充放電電流によって定まり、タイミ
ングコンデンサＣctの充放電電流はタイミング抵抗Ｒrt
に流れる電流に等しいので、発振周波数を下げるために
はタイミング抵抗Ｒrtに流す電流を減少させる。

【００３５】このために本発明の発振回路では、タイミ
ング抵抗Ｒrtの電圧Ｖrtを制御するＲＴアンプの、従来
は基準電圧Ｖdd2 のみを入力するため１つであった
（−）入力端子を２つに変え、追加した（−）入力端子
に負荷レベル電圧Ｖfbを増幅して得た電圧Ｖin(-) を与
え、この追加した入力電圧Ｖin(-) により、負荷レベル
の変化をタイミング抵抗Ｒrtに流す電流の変化に反映さ
せる。

【００３６】

【発明の実施の形態】図１は本発明の一実施例としての
スイッチング電源制御用ＩＣ０１内の発振回路の構成を
示し、図２は図１にシンボルで表されているＲＴアンプ
１の回路構成を示す。なお、説明の便宜上、図２にはＲ
Ｔアンプ１により制御されるＰチャネルＭＯＳＦＥＴの
ＭＰ５及びその負荷となるタイミング抵抗Ｒrtの接続を
も併せて示す。また、図１，図２において一重丸で示す
端子は制御用ＩＣ０１内の回路間の端子としての内部端
子を表し、二重丸で示す端子は制御用ＩＣ０１から外部
に向かう端子としての外部端子を表すものとする。

【００３７】まず、図１の構成と動作を述べる。端子Ｖ
dd2 は制御用ＩＣ０１の内部で作られる基準電圧２．５
Ｖの入力端子、端子Ｖdd1 は同じくこの制御用ＩＣ０１
の内部で作られる基準電圧５Ｖの入力端子、発振波電圧
端子ＣＴはこの発振回路の出力端子で、この端子ＣＴか
らはタイミングコンデンサＣctの電圧としての三角波の
発振波形を持つ発振波電圧Ｖctが出力される。

【００３８】制御用ＩＣ０１の外部端子であるフイード
バック端子ＦＢには、負荷レベル（負荷の重さ）を電圧
に変換した信号である前記の負荷レベル電圧Ｖfbが入力
され、同じく制御用ＩＣ０１の外部端子であるタイミン
グ抵抗端子ＲＴには、外付け部品となっているタイミン
グ抵抗Ｒrtが接続される。

【００３９】ＲＴアンプ１は２つの（−）入力端子と１
つの（＋）入力端子を持ち、その出力Ｖout によってＰ
チャネルＭＯＳＦＥＴのＭＰ５のゲートを制御する。こ
のＭＰ５のドレインはタイミング抵抗端子ＲＴを経てタ
イミング抵抗Ｒrtに接続され、このタイミング抵抗Ｒrt
の電圧ＶrtはＲＴアンプ１の（＋）入力端子に入力され
る。

【００４０】ＲＴアンプ１の２つの（−）入力端子の一
方には基準電圧Ｖdd2 （２．５Ｖ）が入力され、（−）
入力端子の他方にはＦＢアンプ２の出力Ｖin(-) が入力
される。

【００４１】ＲＴアンプ１は、この構成によって後述の
ように、（＋）入力端子に入力される電圧、即ちタイミ
ング抵抗Ｒrtの電圧Ｖrtが、２つの（−）入力端子の電
圧の内の低い方の電圧に等しくなるような制御を行う。

【００４２】本発明では、制御用ＩＣ０１のフィードバ
ック端子ＦＢに入力される負荷レベル電圧Ｖfbは、図７
で述べたようにＰＷＭ制御（デューテイ制御）のための
フィードバック電圧として用いられるほかに、図１の発
振回路のＦＢアンプ２の（＋）入力端子にも入力され
る。

【００４３】図３はＲＴアンプ１の２つの（−）入力端
子に入力される電圧と負荷レベル電圧Ｖfbとの関係を示
すが、この図３中の実線の特性は、ＦＢアンプ２の出力
Ｖin(-) と負荷レベル電圧Ｖfbとの関係を示す。即ち、
オペアンプとしてのＦＢアンプ２、抵抗Ｒ１，Ｒ２（但
しこの例では抵抗値の比Ｒ１：Ｒ２＝１：９である）及
び基準電圧Ｅｄ（この例では１．０６Ｖ）からなる増幅
回路は、負荷レベル電圧Ｖfbが通常負荷モードと軽負荷
モードとの切換わり点の電圧Ｖfb０のとき、ＦＢアンプ
２の出力Ｖin(-) が基準電圧Ｖdd2 に等しく２．５Ｖと
なり、この点を基準として負荷レベル電圧Ｖfbの変化量
の１０倍の変化をＦＢアンプ２の出力Ｖin(-) として生
ずる。

【００４４】図３中の破線の特性は、基準電圧Ｖdd2
（２．５Ｖ）を示し、この電圧Ｖdd2は勿論、負荷レベ
ル電圧Ｖfbに無関係に一定である。前述のようにＲＴア
ンプ１は、（＋）入力端子に入力されるタイミング抵抗
電圧Ｖrtが、２つの（−）入力端子の電圧の内の低い方
の電圧に等しくなるような制御を行うので、タイミング
抵抗電圧Ｖrtと負荷レベル電圧Ｖfbとの関係は図４の実
線特性のようになる。

【００４５】即ち、非軽負荷時は負荷レベル電圧Ｖfbが
Ｖfb０以上であるため、ＦＢアンプ２の出力Ｖin(-) は
基準電圧Ｖdd2 （２．５Ｖ）以上である。従って、非軽
負荷時にはタイミング抵抗電圧Ｖrtは基準電圧Ｖdd2
（２．５Ｖ）に等しい。

【００４６】一方、軽負荷時には負荷レベル電圧Ｖfbが
Ｖfb０以下になり、ＦＢアンプ２の出力Ｖin(-) は基準
電圧Ｖdd2 （２．５Ｖ）以下になるため、タイミング抵
抗電圧ＶrtはＦＢアンプ２の出力Ｖin(-) と等しくな
る。

【００４７】なお、図４中の破線の特性は従来の特性を
示し、タイミング抵抗電圧Ｖrtは負荷レベル電圧Ｖfbに
無関係に基準電圧Ｖdd2 （２．５Ｖ）のままである。と
ころで、図１のＰチャネルＭＯＳＦＥＴのＭＰ５とＭＰ
１とはゲート・ソース電圧が等しく、ＭＰ５に流れる電
流、つまりタイミング抵抗Ｒrtに流れる電流とＭＰ１に
流れる電流は等しい。

【００４８】またＭＰ１とＮチャネルＭＯＳＦＥＴのＭ
Ｎ１は直列に接続され、ＮチャネルＭＯＳＦＥＴのＭＮ
１，ＭＮ２，ＭＮ４のゲート・ソース電圧は等しく、さ
らにＭＮ２とＭＮ４にそれぞれ直列に接続されたＰチャ
ネルＭＯＳＦＥＴのＭＰ２とＭＰ３がカレントミラー回
路を構成している。

【００４９】このため、ＭＯＳＦＥＴのＭＰ２，ＭＰ
３，ＭＮ１，ＭＮ２，ＭＮ４を流れる電流は全てタイミ
ング抵抗Ｒrtに流れる電流と等しく、結果としてＭＯＳ
ＦＥＴのＭＰ３とＭＮ４がタイミング抵抗Ｒrtに流れる
電流と同じ電流でタイミングコンデンサＣctを充放電す
る定電流源になる。

【００５０】なお、ＰチャネルＭＯＳＦＥＴのＭＰ４と
ＮチャネルＭＯＳＦＥＴのＭＮ３はＲＳフリップフロッ
プＦＦ１の出力によって交互にＯＮ／ＯＦＦされ、それ
ぞれ電流源のＭＰ３とＭＮ４をタイミングコンデンサＣ
ctに接続するスイッチ（図８のＳＷ１，ＳＷ２）の役割
を持つ。

【００５１】図１のこれら電流源ＭＰ３，ＭＮ４、スイ
ッチＭＰ４，ＭＮ３、タイミングコンデンサＣct、及び
これより右側の分圧抵抗Ｒ１１〜Ｒ１３、コンパレータ
ＣＰ１，ＣＰ２、ＲＳフリップフロップＦＦ１からなる
回路は従来技術で述べた図８の構成と基本的には同じで
ある。

【００５２】但し、図１ではタイミングコンデンサＣct
の電圧Ｖctが下降し、１Ｖ以下になろうとするとコンパ
レータＣＰ１の出力がＬ、コンパレータＣＰ２の出力が
Ｈとなって、ＲＳフリップフロップＦＦ１の出力がＬと
なり、スイッチＭＰ４がＯＮ、ＭＮ３がＯＦＦとなっ
て、電流源ＭＰ３によってコンデンサＣctの充電が行わ
れる。

【００５３】また、タイミングコンデンサＣctの電圧Ｖ
ctが上昇し、３Ｖ以上になろうとするとコンパレータＣ
Ｐ１の出力がＨ、コンパレータＣＰ２の出力がＬとなっ
て、ＲＳフリップフロップＦＦ１の出力がＨとなり、ス
イッチＭＰ４がＯＦＦ、ＭＮ３がＯＮとなって、電流源
ＭＮ４によってコンデンサＣctの放電が行われる。

【００５４】このようにして図１の発振回路では、図４
に示したように制御用ＩＣ０１のフィードバック端子Ｆ
Ｂの電圧としての負荷レベル電圧ＶfbがＶfb０以上の時
には、タイミング抵抗電圧Ｖrtが基準電圧Ｖdd2(２．５
Ｖ) に保たれ、従ってタイミング抵抗Ｒrtを流れる電
流、つまりタイミングコンデンサＣctの充放電電流が大
きく且つ一定に保たれることから発振周波数が大きく且
つ一定の値を保つ。

【００５５】他方、負荷レベル電圧ＶfbがＶfb０以下の
時はタイミング抵抗電圧Ｖrt、従ってタイミングコンデ
ンサＣctの充放電電流が負荷レベル電圧Ｖfbの低下と共
に下がることになり、これに伴って発振周波数も低下す
る。

【００５６】次に図２によりＲＴアンプ１の具体的な構
成と動作を説明する。このＲＴアンプ１は従来のＲＴア
ンプに対し、ＦＢアンプ２の出力Ｖin(-) を入力する
（−）入力端子と、この（−）入力端子がベースに接続
されたＰＮＰトランジスタＰＮＰ１が追加されている。

【００５７】このＲＴアンプ１の従来と同じ（−）入力
端子には基準電圧Ｖdd2 （２．５Ｖ）が入力されてい
る。なお、この入力端子よりグランドに向けて抵抗Ｒ２
１，ＮＰＮトランジスタＮＰＮ１，ＮチャネルＭＯＳＦ
ＥＴのＭＮ１１が順次直列に接続されているが、この回
路は図２の回路のバイアス源を構成する。

【００５８】即ち、ＮチャネルＭＯＳＦＥＴのＭＮ１１
と１２はカレントミラー回路を構成し、ＰチャネルＭＯ
ＳＦＥＴのＭＰ１１〜ＭＰ１３，ＭＰ１６，ＭＰ１７も
カレントミラー回路を構成しており、ＭＰ１１〜ＭＰ１
３，ＭＰ１６，ＭＰ１７に流れる電流はＭＮ１１に流れ
る電流に比例する。

【００５９】従って、ＭＰ１３の供給電流は一定であ
り、ＰチャネルＭＯＳＦＥＴのＭＰ１４とＭＰ１５は、
ソースがＭＰ１３のドレインに共通に接続されていると
ころから、ＭＰ１４とＭＰ１５を流れる電流の和は一定
となる。

【００６０】図２のＲＴアンプ１の新たな（−）入力端
子には前述のようにＦＢアンプ２の出力Ｖin(-) が入力
されるが、基準電圧Ｖdd2 （２．５Ｖ）とＦＢアンプ２
の出力Ｖin(-) の電圧は、それぞれエミッタがＭＰ１４
のゲートに共通に接続されたＰＮＰトランジスタである
ＰＮＰ２とＰＮＰ１で受けているため、２つの入力Ｖdd
2 とＶin(-) のうちの低い電圧により、ＭＰ１４がＯＮ
となる。

【００６１】また図２の右側では、ＲＴアンプ１の出力
端子Ｖout がＰチャネルＭＯＳＦＥＴのＭＰ５のゲート
に接続され、ＭＰ５のドレインはＲＴアンプ１の（＋）
入力端子となるＰＮＰトランジスタＰＮＰ３のベースに
接続されると共に、タイミング抵抗端子ＲＴを介してタ
イミング抵抗Ｒrtに接続されている。従ってタイミング
抵抗Ｒrtの電圧ＶrtがトランジスタＰＮＰ３のベースに
入力される。

【００６２】図２の回路ではＭＯＳＦＥＴのＭＰ１４と
ＭＰ１５のゲートの電位が等しくなることによって安定
する。その理由は、仮にＭＰ１５のゲート電位がＭＰ１
４のゲート電位より高くなったとすると、ＭＰ１４のＯ
Ｎ抵抗がＭＰ１５のＯＮ抵抗より低くなり、ＭＰ１４の
電流がＭＰ１５の電流より多くなる。

【００６３】ＭＰ１４の電流はＮチャネルＭＯＳＦＥＴ
のＭＮ１３に流れ、ＭＮ１３はＭＮ１３とカレントミラ
ー回路を構成するＮチャネルＭＯＳＦＥＴのＭＮ１４の
電流を自身の電流と等しくしようとしてＭＮ１４のゲー
ト電位を高め、そのＯＮ抵抗を下げるが、ＭＮ１４の電
流はＭＰ１５の電流に等しく、ＭＮ１３の電流より少な
いため、ＭＮ１４のドレイン電位、従ってＮチャネルＭ
ＯＳＦＥＴのＭＮ１５のゲート電位は下がり、ＭＮ１５
のＯＮ抵抗が増加し、ＲＴアンプ出力Ｖout の電位を高
める。これにより、ＭＯＳＦＥＴのＭＰ５の電流が低下
し、タイミング抵抗電圧Ｖrt、従ってＭＰ１５のゲート
電位が低下する。

【００６４】ＭＰ１５のゲート電位がＭＰ１４のゲート
電位より低くなった場合は上記の動作の逆となり、結局
ＭＰ１４とＭＰ１５の電流、従ってＭＰ１４とＭＰ１５
のゲート電位が等しくなって落ち着く。

【００６５】つまりは、ＲＴアンプ１の２つの（−）入
力端子の電圧、即ち基準電圧Ｖdd2（２．５Ｖ）及びＦ
Ｂアンプ出力Ｖin(-) のうちの何れか低い電圧と、ＲＴ
アンプ１の（＋）入力端子の電圧としてのタイミング抵
抗Ｒrtの電圧Ｖrtが等しくなって落ち着くことになる。

【００６６】

【発明の効果】本発明によれば、所定振幅の三角波の電
圧Ｖctを発振出力する発振回路を備え、このスイッチン
グ電源装置が供給する安定化直流電源の負荷レベルを示
す信号としての負荷レベル電圧Ｖfbと前記三角波電圧Ｖ
ctとの比較によって得られるＰＷＭ制御されたパルス幅
の駆動パルスで半導体スイッチング素子を駆動して、少
なくともエネルギ源となる原直流電源を開閉し、所定電
圧の前記安定化直流電源を生成するスイッチング電源装
置において、前記負荷レベル電圧Ｖfbが所定電圧Ｖfb０
を下回る軽負荷時には、この負荷レベル電圧Ｖfbの下回
る分に応じて、前記発振手段が出力する前記三角波電圧
Ｖctの発振周波数を低下させるようにし、このために、
前記発振回路における、タイミング抵抗Ｒrtの電圧、従
って三角波の発振波電圧Ｖctを発生するタイミングコン
デンサＣctの充放電電流の電流値、従って発振周波数、
を定めるＲＴアンプに与える、周波数指令用入力信号を
従来のＶdd2 （２．５Ｖ）より１つ増やして、前記負荷
レベル電圧ＶfbからＦＢアンプ２等を介して作った信号
Ｖin(-) を別の周波数指令用入力信号として追加入力
し、軽負荷時にはこの追加入力した周波数指令用入力信
号Ｖin(-) がＲＴアンプに優先選択されるようにしたの
で、少ない回路変更のみ（具体的には、ＦＢアンプ２部
分の回路の追加と、ＲＴアンプ１内の信号Ｖin(-) の入
力部のトランジスタＰＮＰｌの追加）で、軽負荷時の半
導体スイッチング素子のスイッチング周波数、従ってス
イッチングロスを低下させ、スイッチング電源装置の効
率低下を防ぐことができる。

【００６７】図１の本発明の実施回路例では、通常モー
ドにおいては１００ｋＨｚで行う発振を、軽負荷モード
における最軽負荷時には２０ｋＨｚで発振するようにし
ている。図５は発振波電圧Ｖctの三角波の波形を、通常
モードの場合（実線波形）と軽負荷モードの場合（点線
波形）とで対比して示す。

【００６８】また、図６はスイッチング電源制御用ＩＣ
の負荷対効率曲線を、従来（ｆ一定）〔ここでｆは発振
周波数を意味する〕と、本発明（ｆ可変）とで対比して
示す。理論計算による曲線ではあるが、本発明により軽
負荷時の効率が改善されることが解る。

【図面の簡単な説明】

【図１】本発明の一実施例として発振回路の要部の構成
図

【図２】図１のＲＴアンプの回路図

【図３】図１のＲＴアンプの（−）入力端子の入力信号
と負荷レベル電圧との関係を示す特性図

【図４】図１のタイミング抵抗電圧と負荷レベル電圧と
の関係を示す特性図

【図５】本発明に基づく発振波電圧の波形図

【図６】本発明に基づくスイッチング電源装置の負荷対
効率の曲線を従来と対比する図

【図７】スイッチング電源装置の要部の構成例を示す回
路図

【図８】従来の発振回路の原理説明用の回路図

【図９】スイッチング電源装置のＰＷＭ制御（デユーテ
ィ制御）の概念図

【図１０】半導体スイッチング素子のスイッチングロス
の概念図

【符号の説明】

０１ 制御用ＩＣ １ ＲＴアンプ ２ ＦＢアンプ ＤＰ 駆動パルス Ｃct タイミングコンデンサ Ｖct 発振波電圧 Ｒrt タイミング抵抗 Ｖrt タイミング抵抗電圧 ＣＴ 発振波電圧端子 ＦＢ フィードバック端子 ＲＴ タイミング抵抗端子 Ｖfb 負荷レベル電圧 Ｅｄ，Ｖdd1 ，Ｖdd2 基準電圧 ＣＰ１，ＣＰ２ コンパレータ ＦＦ１ ＲＳフリップフロップ ＭＰ１〜ＭＰ１７ ＰチャネルＭＯＳＦＥＴ ＭＮ０〜ＭＮ１５ ＮチャネルＭＯＳＦＥＴ ＰＮＰ１〜ＰＮＰ３ ＰＮＰトランジスタ ＮＰＮ１ ＮＰＮトランジスタ Ｒ１〜Ｒ２１ 抵抗

Claims (3)

【特許請求の範囲】
1. 【請求項１】所定振幅の三角波を発振出力する発振手段
   を備え、このスイッチング電源装置が供給する安定化直
   流電源の負荷レベルを示す信号と前記三角波との比較に
   よって得られるＰＷＭ制御されたパルス幅の駆動パルス
   で半導体スイッチング手段を駆動して、少なくともエネ
   ルギ源となる原直流電源を開閉し、所定電圧の前記安定
   化直流電源を生成するスイッチング電源装置において、 前記発振手段が、前記負荷レベルを示す信号が所定の負
   荷レベルを下回る負荷レベルを示すときは、この下回る
   分に応じて前記三角波の発振周波数を低下させることを
   特徴とするスイッチング電源装置。
2. 【請求項２】請求項１に記載のスイッチング電源装置に
   おいて、 前記発振手段が、 タイミングコンデンサと、 このタイミングコンデンサをタイミング抵抗に流れる電
   流に比例する電流で充放電し、該タイミングコンデンサ
   の両端に少なくとも前記三角波に対応する電圧を生成す
   る手段と、 このタイミング抵抗の電圧を指令信号に等しく制御する
   制御手段と、 前記負荷レベルを示す信号が前記所定負荷レベルを上回
   る負荷レベルを示すときは、該指令信号として所定電圧
   の信号を、前記負荷レベルを示す信号が前記所定負荷レ
   ベルを下回る負荷レベルを示すときは、前記指令信号と
   して少なくとも前記負荷レベルを示す信号から作られ、
   負荷レベルの低下に対応して電圧が低下する信号を前記
   制御手段に与える手段とを備えたことを特徴とするスイ
   ッチング電源装置。
3. 【請求項３】請求項１または２に記載のスイッチング電
   源装置において、 前記発振手段が、前記タイミング抵抗を外付けとし、前
   記半導体スイッチング手段に前記駆動パルスを与える回
   路の少なくとも一部を持つ半導体集積回路に組み込まれ
   てなることを特徴とするスイッチング電源装置。