JP3659084B2 - スイッチング電源装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、制御用ＩＣによってＰＷＭ制御された駆動パルスによって駆動される半導体スイッチング素子を介し、少なくともエネルギ源となる直流電源を開閉し、安定化直流電源を作って供給する電源装置としての、いわゆるスイッチング電源装置（スイッチング電源とも略記する）であって、特に制御用ＩＣが半導体スイッチング素子のスイッチング損失に基づく軽負荷時のスイッチング電源装置の効率の低下を防ぐ機能を備えたスイッチング電源装置に関する。
なお、以下各図において同一の符号は同一もしくは相当部分を示す。
【０００２】
【従来の技術】
スイッチング電源装置を制御する制御用ＩＣとしては、従来から主にパイポーラ・プロセスを用いたＩＣが使われてきた。しかし最近では、低消費電力化・低価格化の要求が厳しくなって、制御用ＩＣの製造プロセスはＢｉＣＭＯＳやＣＭＯＳプロセスへの移行が進み、また回路構成についても従来よりも消費電流の低減が行われている。
【０００３】
図７は制御用ＩＣとフライバック方式のトランスを用いたスイッチング電源の回路例を示す。同図において、主スイッチング素子としてのＮチャネルＭＯＳＦＥＴのＭＭ０は、スイッチング電源制御用ＩＣ０１の出力端子ＯＵＴから出力される、後述のＰＷＭ制御（パルス幅変調の意、この場合デューテイ制御ともいう）された駆動パルスＤＰによってＯＮ／ＯＦＦ駆動される。
【０００４】
これにより、ＭＯＳＦＥＴのＭＭ０は、商用電源（ＡＣ１００Ｖ）を全波整流器ＤＢ１とコンデンサＣ１０１を介し整流・平滑化した直流電源を、従来は所定の周波数で、且つフライバックトランスＴｆの２次側の直流出力ＤＣＶの電圧が一定となるようなデューテイ、即ちＯＮ比率＝ＯＮ期間／（ＯＮ期間＋ＯＦＦ期間）により断続してトランスＴｆの１次巻線ｎ１に印加する。
【０００５】
トランスＴｆの２次巻線ｎ２には、ＭＯＳＦＥＴのＭＭ０のＯＦＦ時に、それまで１次巻線ｎ１を流れていた電流を維持する方向に電圧が発生することから、ダイオードＤ２が導通し、この電圧はコンデンサＣ１０２により平滑化され、直流出力ＤＣＶとして外部の負荷に供給される。
【０００６】
直流出力電圧は、トランスＴｆの２次側に設けられたシャントレギュレータＲＥＧによりホトカプラＰＣ１の発光ダイオードＰＤの電流（従ってその光量）として検出され、ホトカプラＰＣ１のホトトランジスタＰＴｒを介してトランスＴｆの１次側の制御用ＩＣ０１のフィードバック端子ＦＢに負荷レベル電圧Ｖfbとして伝えられる。
【０００７】
なお、トランスＴｆの３次巻線ｎ３の誘起電圧は、２次巻線ｎ２と同様にダイオードＤ３を介して取り出され、ツエナーダイオードＺＤとコンデンサＣ１００によって一定の直流電圧となり、制御用ＩＣ０１の電源端子ＶＣＣに供給される。
【０００８】
なお、制御用ＩＣ０１のタイミング抵抗端子ＲＴには、後述する発振回路の周波数を定めるタイミング抵抗Ｒrtが接続され、同じく端子ＩＳ＋には、このスイッチング電源の過電流保護のためにトランス１次巻線ｎ１に接続された電流検出抵抗Ｒisの電圧が入力され、同じく端子ＣＳには、保護動作の時限を定めるコンデンサが接続される。
【０００９】
また、制御用ＩＣ０１の端子ＲＥＦは、このＩＣ０１内で作られる５Ｖの基準電源Ｖdd1 を参照するための端子で、この例では平滑コンデンサが接続されている。
【００１０】
図８は制御用ＩＣ０１内の従来の発振回路の原理説明用の簡略回路を示す。なお、図８の実際の回路は後述する図１の発振回路において、ＲＴアンプ１の２つの（−）入力端子が１つのみで、この１つの（−）入力端子に基準電圧Ｖdd2 （２．５Ｖ）が入力されている回路に相当する。次に図８により発振の仕組みを説明する。
【００１１】
▲１▼５Ｖの内部の基準電圧Ｖdd１から固定の電流値の２つの電流源Ｉct１及びＩct２を作る。なお、図７で述べたタイミング抵抗Ｒrtはこの電流源Ｉct１及びＩct２の電流値を定め、この発振回路の発振周波数を定める役割を持つ。
【００１２】
▲２▼この電流源Ｉct１及びＩct２の出力する定電流で右端のタイミングコンデンサＣctを充放電する。スイッチＳＷ１の上側に配置した電流源Ｉct１は充電用、スイッチＳＷ２の下側の電流源Ｉct２は放電用に用い、スイッチＳＷ１，ＳＷ２を交互にＯＮすることで充放電を行う。なお、スイッチＳＷ１，ＳＷ２は実際はＣＭＯＳトランジスタで構成されている。
【００１３】
▲３▼タイミングコンデンサＣctの電圧（発振波電圧という）Ｖctを２つのコンパレータＣＰｌ、ＣＰ２に入力し、発振波形の上下限電圧と比較する。
【００１４】
▲４▼図の例では、コンパレータＣＰｌが上限電圧３Ｖ、ＣＰ２が下限電圧１Ｖとの比較を行っており、この上限電圧３Ｖと下限電圧１Ｖは、５Ｖの基準電圧Ｖdd１を分割する分圧抵抗Ｒ１１〜Ｒ１３により作り出される。
【００１５】
▲５▼コンパレータＣＰｌ，ＣＰ２の出力はＲＳフリップフロツプＦＦ１とインバータＩＮＶ１，ＩＮＶ２を介して、スイッチＳＷ１，ＳＷ２を切り換える入力とする。
【００１６】
▲６▼タイミングコンデンサＣctの電圧Ｖctが１Ｖ以下の場合、コンパレータの出力はＣＰｌがＨ、ＣＰ２がＬとなり、フリップフロツプＦＦ１の出力がＨになるため、上側のスイッチＳＷ１がＯＮしてコンデンサＣctの充電を行う。充電が開始され、コンデンサＣctの電圧Ｖctが３Ｖ以上になると、コンパレータＣＰｌの出力がＬ、ＣＰ２の出力がＨとなり、フリップフロツプＦＦ１はＬを出力する。そのため、上側のスイッチＳＷ１は切れて下側のスイッチＳＷ２が入り、コンデンサＣctの放電が開始される。
【００１７】
▲７▼この充放電は定電流で行われるため、充放電の速度が一定である。従って、コンデンサＣctの電圧Ｖctは、上下限電圧（この例では３Ｖと１Ｖ）の間を一定の時間をかけて昇降する。
【００１８】
▲８▼以上の仕組みによるタイミングコンデンサＣctの電圧Ｖctの波形が図の発振波電圧端子ＣＴ部分に示すような発振波形で、立ち上り時間と立ち下がり時間の等しい三角波の発振波形となる。
【００１９】
図９はＰＷＭ制御の概念図である。次にＰＷＭ制御の方法を説明する。
【００２０】
▲１▼図７の制御用ＩＣ０１のフィードバック端子ＦＢに入力される負荷レベル電圧Ｖfbは、負荷の重さをモニタし、タイミングコンデンサＣctの電圧である発振波電圧Ｖctの発振波形と比較できるレベルにした電圧である。この場合、負荷レベル電圧Ｖfbは負荷が重い時には上がり、軽い時には下がる性質を持ち、これによって制御用ＩＣ０１はスイッチング電源の直流出力ＤＣＶの電圧を一定にするフイードバック制御を行う。
【００２１】
▲２▼発振器出力（発振波電圧Ｖct）と負荷レベル電圧Ｖfbをスイッチング電源制御用ＩＣ０１内の図外のコンパレータで比較する。このコンパレータには、Ｖct＜Ｖfbの時に出力がＨとなるように入力する。
▲３▼このコンパレータの出力は、制御用ＩＣ０１内の図外のレベルシフタで昇圧され制御用ＩＣ０１の端子ＯＵＴの出力としての駆動パルスＤＶとなる。つまり、駆動パルスＤＶは前記コンパレータの出力がＨとなる期間分、Ｈのパルス幅を持つことになり、この駆動パルスＤＶのＨのパルス幅の期間、ＭＯＳＦＥＴのＭＮ０がＯＮされる。
【００２２】
▲４▼従って、主スイッチング素子であるＭＯＳＦＥＴのＭＮ０のＯＮ期間の割合〔＝ＯＮ期間／（ＯＮ期間＋ＯＦＦ期間）〕としてのデユーティは、発振波電圧Ｖctが一定周期の三角波の波形となっているため、発振波電圧Ｖctの三角波の一周期に占めるＶct＜Ｖfbの時間の割合、つまり（コンパレータ出力Ｈの時間＝パルス幅）／（発振周期）であり、負荷レベル電圧Ｖfbが高いほどデユーティが大になり（１に近づき）、負荷が軽くなると負荷レベル電圧Ｖfbが下がりデユーティが小になる（０に近づく）。
【００２３】
【発明が解決しようとする課題】
上述のように、スイッチング電源制御用ＩＣ０１は負荷レベルに応じて供給電力を調整して負荷に安定にエネルギを供給するためにＰＷＭ制御（デユーティ制御）を行う。
【００２４】
図１０はスイッチング電源の主スイッチング素子（図７の例ではＭＯＳＦＥＴＭＮ０）のスイッチングロスを説明するための図で、この図１０は主スイッチング素子のスイッチング時（この例ではターンオン時）における、素子電圧と素子電流の時間的変化の概念を示す。図１０の斜線を施した期間にスイッチングロス（この場合きターンオンロス）が発生する。
【００２５】
このスイッチングロスは、主スイッチング素子のＯＮ／ＯＦＦの切換わり時間が零では無いことから生じるもので、主スイッチング素子のターンオン時とターンオフ時に発生してスイッチング電源の効率を下げる。
【００２６】
負荷が重い時にはデユーティが大である（主スイッチング素子のＯＮ期間の幅が広い）ため、供給電力に対してスイッチングロスの占める割合が小さくなり影響は少ないが、軽負荷時にはデユーティが小になる（主スイッチング素子のＯＮ期間の幅が狭くなる）ため、その影響が顕著になりスイッチング電源の効率を下げる原因となる。
【００２７】
スイッチングロスはスイッチング速度を速くする事で低減できるが、それにも限界が有り皆無にすることはできない。
【００２８】
最近の各種機器への低消費電力化・低価格化の要求が厳しくなる中で、最近の電子製品の機能の一つに待機モードが有るが、このモード時の低消費電力化が特に厳しくなっており、スイッチング電源については如何に主スイッチング素子のスイッチングロスを少なくし、制御用ＩＣの省電力化を図るかが課題である。
【００２９】
本発明の目的は、このような課題を解決できるスイッチング電源装置、特にその制御用ＩＣを提供することにある。
【００３０】
【課題を解決するための手段】
前記の課題を解決するために、請求項１のスイッチング電源装置は、
所定振幅の三角波（発振波電圧Ｖct）を発振出力する発振手段を備え、このスイッチング電源装置が供給する安定化直流電源（トランスＴｆの２次側から整流・平滑化して送出される直流出力ＤＣＶなど）の負荷レベルを示す信号（負荷レベル電圧Ｖfb）と前記三角波との比較によって得られるＰＷＭ制御されたパルス幅の駆動パルス（ＤＰ）で半導体スイッチング手段（ＮチャネルＭＯＳＦＥＴのＭＮ０など）を駆動して、少なくともエネルギ源となる原直流電源（商用電源ＡＣ１００Ｖを全波整流器ＤＢ１で整流し、コンデンサＣ１０１で平滑化した電源など）を開閉し、所定電圧の前記安定化直流電源を生成するスイッチング電源装置において、
前記発振手段が、前記負荷レベルを示す信号が（負荷レベル電圧Ｖfb０に対応する）所定の負荷レベルを下回る負荷レベルを示すときは、この下回る分に応じて前記三角波の発振周波数を低下させるようにする。
【００３１】
さらに、前記発振手段が、タイミングコンデンサ（Ｃct）と、このタイミングコンデンサをタイミング抵抗（Ｒrt）に流れる電流に比例する電流で充放電し、該タイミングコンデンサの両端に少なくとも前記三角波に対応する電圧を生成する手段（ＭＯＳＦＥＴのＭＰ１〜ＭＰ５，ＭＮ１〜ＭＮ４、分圧抵抗Ｒ１１〜Ｒ１３、コンパレータＣＰ１，ＣＰ２、ＲＳフリップフロップＦＦ１など）と、このタイミング抵抗の電圧を指令信号に等しく制御する制御手段（ＲＴアンプ１の入力部のＰＮＰトランジスタＰＮＰ１とＰＮＰ２を除いた部分、ＭＯＳＦＥＴのＭＰ５）と、前記負荷レベルを示す信号が前記所定負荷レベルを上回る負荷レベルを示すときは、該指令信号として所定電圧の信号（基準電圧Ｖdd2 など）を、前記負荷レベルを示す信号が前記所定負荷レベルを下回る負荷レベルを示すときは、前記指令信号として少なくとも前記負荷レベルを示す信号から（ＦＢアンプ２、抵抗Ｒ１，Ｒ２、基準電圧Ｅｄなどを介して）作られ、負荷レベルの低下に対応して電圧が低下する信号（ＦＢアンプ出力Ｖin(-) ）を前記制御手段に与える手段（ＰＮＰトランジスタＰＮＰ１，ＰＮＰ２）とを備えたものとする。
【００３２】
そして、前記発振手段が、前記タイミング抵抗を外付けとし、前記半導体スイッチング手段に前記駆動パルスを与える回路の少なくとも一部を持つ半導体集積回路（制御用ＩＣ０１）に組み込まれてなるようにする。
【００３３】
本発明の作用は次の如くである。即ち、スイッチング電源の軽負荷時の効率低下を防ぐために、負荷が或るレベルより軽くなったら負荷レベルの減少に応じてリニアに発振周波数を下げる方法を採る。このようにすれば、同じ電力を供給するにもスイッチング頻度が少なくなるため、スイッチングロスの割合が少なくなり効率が改善できるからである。
【００３４】
発振周波数は従来技術と同様に、タイミングコンデンサＣctの充放電電流によって定まり、タイミングコンデンサＣctの充放電電流はタイミング抵抗Ｒrtに流れる電流に等しいので、発振周波数を下げるためにはタイミング抵抗Ｒrtに流す電流を減少させる。
【００３５】
このために本発明の発振回路では、タイミング抵抗Ｒrtの電圧Ｖrtを制御するＲＴアンプの、従来は基準電圧Ｖdd2 のみを入力するため１つであった（−）入力端子を２つに変え、追加した（−）入力端子に負荷レベル電圧Ｖfbを増幅して得た電圧Ｖin(-) を与え、この追加した入力電圧Ｖin(-) により、負荷レベルの変化をタイミング抵抗Ｒrtに流す電流の変化に反映させる。
【００３６】
【発明の実施の形態】
図１は本発明の一実施例としてのスイッチング電源制御用ＩＣ０１内の発振回路の構成を示し、図２は図１にシンボルで表されているＲＴアンプ１の回路構成を示す。なお、説明の便宜上、図２にはＲＴアンプ１により制御されるＰチャネルＭＯＳＦＥＴのＭＰ５及びその負荷となるタイミング抵抗Ｒrtの接続をも併せて示す。また、図１，図２において一重丸で示す端子は制御用ＩＣ０１内の回路間の端子としての内部端子を表し、二重丸で示す端子は制御用ＩＣ０１から外部に向かう端子としての外部端子を表すものとする。
【００３７】
まず、図１の構成と動作を述べる。端子Ｖdd2 は制御用ＩＣ０１の内部で作られる基準電圧２．５Ｖの入力端子、端子Ｖdd1 は同じくこの制御用ＩＣ０１の内部で作られる基準電圧５Ｖの入力端子、発振波電圧端子ＣＴはこの発振回路の出力端子で、この端子ＣＴからはタイミングコンデンサＣctの電圧としての三角波の発振波形を持つ発振波電圧Ｖctが出力される。
【００３８】
制御用ＩＣ０１の外部端子であるフイードバック端子ＦＢには、負荷レベル（負荷の重さ）を電圧に変換した信号である前記の負荷レベル電圧Ｖfbが入力され、同じく制御用ＩＣ０１の外部端子であるタイミング抵抗端子ＲＴには、外付け部品となっているタイミング抵抗Ｒrtが接続される。
【００３９】
ＲＴアンプ１は２つの（−）入力端子と１つの（＋）入力端子を持ち、その出力Ｖout によってＰチャネルＭＯＳＦＥＴのＭＰ５のゲートを制御する。このＭＰ５のドレインはタイミング抵抗端子ＲＴを経てタイミング抵抗Ｒrtに接続され、このタイミング抵抗Ｒrtの電圧ＶrtはＲＴアンプ１の（＋）入力端子に入力される。
【００４０】
ＲＴアンプ１の２つの（−）入力端子の一方には基準電圧Ｖdd2 （２．５Ｖ）が入力され、（−）入力端子の他方にはＦＢアンプ２の出力Ｖin(-) が入力される。
【００４１】
ＲＴアンプ１は、この構成によって後述のように、（＋）入力端子に入力される電圧、即ちタイミング抵抗Ｒrtの電圧Ｖrtが、２つの（−）入力端子の電圧の内の低い方の電圧に等しくなるような制御を行う。
【００４２】
本発明では、制御用ＩＣ０１のフィードバック端子ＦＢに入力される負荷レベル電圧Ｖfbは、図７で述べたようにＰＷＭ制御（デューテイ制御）のためのフィードバック電圧として用いられるほかに、図１の発振回路のＦＢアンプ２の（＋）入力端子にも入力される。
【００４３】
図３はＲＴアンプ１の２つの（−）入力端子に入力される電圧と負荷レベル電圧Ｖfbとの関係を示すが、この図３中の実線の特性は、ＦＢアンプ２の出力Ｖin(-) と負荷レベル電圧Ｖfbとの関係を示す。
即ち、オペアンプとしてのＦＢアンプ２、抵抗Ｒ１，Ｒ２（但しこの例では抵抗値の比Ｒ１：Ｒ２＝１：９である）及び基準電圧Ｅｄ（この例では１．０６Ｖ）からなる増幅回路は、負荷レベル電圧Ｖfbが通常負荷モードと軽負荷モードとの切換わり点の電圧Ｖfb０のとき、ＦＢアンプ２の出力Ｖin(-) が基準電圧Ｖdd2 に等しく２．５Ｖとなり、この点を基準として負荷レベル電圧Ｖfbの変化量の１０倍の変化をＦＢアンプ２の出力Ｖin(-) として生ずる。
【００４４】
図３中の破線の特性は、基準電圧Ｖdd2 （２．５Ｖ）を示し、この電圧Ｖdd2 は勿論、負荷レベル電圧Ｖfbに無関係に一定である。
前述のようにＲＴアンプ１は、（＋）入力端子に入力されるタイミング抵抗電圧Ｖrtが、２つの（−）入力端子の電圧の内の低い方の電圧に等しくなるような制御を行うので、タイミング抵抗電圧Ｖrtと負荷レベル電圧Ｖfbとの関係は図４の実線特性のようになる。
【００４５】
即ち、非軽負荷時は負荷レベル電圧ＶfbがＶfb０以上であるため、ＦＢアンプ２の出力Ｖin(-) は基準電圧Ｖdd2 （２．５Ｖ）以上である。従って、非軽負荷時にはタイミング抵抗電圧Ｖrtは基準電圧Ｖdd2 （２．５Ｖ）に等しい。
【００４６】
一方、軽負荷時には負荷レベル電圧ＶfbがＶfb０以下になり、ＦＢアンプ２の出力Ｖin(-) は基準電圧Ｖdd2 （２．５Ｖ）以下になるため、タイミング抵抗電圧ＶrtはＦＢアンプ２の出力Ｖin(-) と等しくなる。
【００４７】
なお、図４中の破線の特性は従来の特性を示し、タイミング抵抗電圧Ｖrtは負荷レベル電圧Ｖfbに無関係に基準電圧Ｖdd2 （２．５Ｖ）のままである。
ところで、図１のＰチャネルＭＯＳＦＥＴのＭＰ５とＭＰ１とはゲート・ソース電圧が等しく、ＭＰ５に流れる電流、つまりタイミング抵抗Ｒrtに流れる電流とＭＰ１に流れる電流は等しい。
【００４８】
またＭＰ１とＮチャネルＭＯＳＦＥＴのＭＮ１は直列に接続され、ＮチャネルＭＯＳＦＥＴのＭＮ１，ＭＮ２，ＭＮ４のゲート・ソース電圧は等しく、さらにＭＮ２とＭＮ４にそれぞれ直列に接続されたＰチャネルＭＯＳＦＥＴのＭＰ２とＭＰ３がカレントミラー回路を構成している。
【００４９】
このため、ＭＯＳＦＥＴのＭＰ２，ＭＰ３，ＭＮ１，ＭＮ２，ＭＮ４を流れる電流は全てタイミング抵抗Ｒrtに流れる電流と等しく、結果としてＭＯＳＦＥＴのＭＰ３とＭＮ４がタイミング抵抗Ｒrtに流れる電流と同じ電流でタイミングコンデンサＣctを充放電する定電流源になる。
【００５０】
なお、ＰチャネルＭＯＳＦＥＴのＭＰ４とＮチャネルＭＯＳＦＥＴのＭＮ３はＲＳフリップフロップＦＦ１の出力によって交互にＯＮ／ＯＦＦされ、それぞれ電流源のＭＰ３とＭＮ４をタイミングコンデンサＣctに接続するスイッチ（図８のＳＷ１，ＳＷ２）の役割を持つ。
【００５１】
図１のこれら電流源ＭＰ３，ＭＮ４、スイッチＭＰ４，ＭＮ３、タイミングコンデンサＣct、及びこれより右側の分圧抵抗Ｒ１１〜Ｒ１３、コンパレータＣＰ１，ＣＰ２、ＲＳフリップフロップＦＦ１からなる回路は従来技術で述べた図８の構成と基本的には同じである。
【００５２】
但し、図１ではタイミングコンデンサＣctの電圧Ｖctが下降し、１Ｖ以下になろうとするとコンパレータＣＰ１の出力がＬ、コンパレータＣＰ２の出力がＨとなって、ＲＳフリップフロップＦＦ１の出力がＬとなり、スイッチＭＰ４がＯＮ、ＭＮ３がＯＦＦとなって、電流源ＭＰ３によってコンデンサＣctの充電が行われる。
【００５３】
また、タイミングコンデンサＣctの電圧Ｖctが上昇し、３Ｖ以上になろうとするとコンパレータＣＰ１の出力がＨ、コンパレータＣＰ２の出力がＬとなって、ＲＳフリップフロップＦＦ１の出力がＨとなり、スイッチＭＰ４がＯＦＦ、ＭＮ３がＯＮとなって、電流源ＭＮ４によってコンデンサＣctの放電が行われる。
【００５４】
このようにして図１の発振回路では、図４に示したように制御用ＩＣ０１のフィードバック端子ＦＢの電圧としての負荷レベル電圧ＶfbがＶfb０以上の時には、タイミング抵抗電圧Ｖrtが基準電圧Ｖdd2(２．５Ｖ) に保たれ、従ってタイミング抵抗Ｒrtを流れる電流、つまりタイミングコンデンサＣctの充放電電流が大きく且つ一定に保たれることから発振周波数が大きく且つ一定の値を保つ。
【００５５】
他方、負荷レベル電圧ＶfbがＶfb０以下の時はタイミング抵抗電圧Ｖrt、従ってタイミングコンデンサＣctの充放電電流が負荷レベル電圧Ｖfbの低下と共に下がることになり、これに伴って発振周波数も低下する。
【００５６】
次に図２によりＲＴアンプ１の具体的な構成と動作を説明する。このＲＴアンプ１は従来のＲＴアンプに対し、ＦＢアンプ２の出力Ｖin(-) を入力する（−）入力端子と、この（−）入力端子がベースに接続されたＰＮＰトランジスタＰＮＰ１が追加されている。
【００５７】
このＲＴアンプ１の従来と同じ（−）入力端子には基準電圧Ｖdd2 （２．５Ｖ）が入力されている。なお、この入力端子よりグランドに向けて抵抗Ｒ２１，ＮＰＮトランジスタＮＰＮ１，ＮチャネルＭＯＳＦＥＴのＭＮ１１が順次直列に接続されているが、この回路は図２の回路のバイアス源を構成する。
【００５８】
即ち、ＮチャネルＭＯＳＦＥＴのＭＮ１１と１２はカレントミラー回路を構成し、ＰチャネルＭＯＳＦＥＴのＭＰ１１〜ＭＰ１３，ＭＰ１６，ＭＰ１７もカレントミラー回路を構成しており、ＭＰ１１〜ＭＰ１３，ＭＰ１６，ＭＰ１７に流れる電流はＭＮ１１に流れる電流に比例する。
【００５９】
従って、ＭＰ１３の供給電流は一定であり、ＰチャネルＭＯＳＦＥＴのＭＰ１４とＭＰ１５は、ソースがＭＰ１３のドレインに共通に接続されているところから、ＭＰ１４とＭＰ１５を流れる電流の和は一定となる。
【００６０】
図２のＲＴアンプ１の新たな（−）入力端子には前述のようにＦＢアンプ２の出力Ｖin(-) が入力されるが、基準電圧Ｖdd2 （２．５Ｖ）とＦＢアンプ２の出力Ｖin(-) の電圧は、それぞれエミッタがＭＰ１４のゲートに共通に接続されたＰＮＰトランジスタであるＰＮＰ２とＰＮＰ１で受けているため、２つの入力Ｖdd2 とＶin(-) のうちの低い電圧により、ＭＰ１４がＯＮとなる。
【００６１】
また図２の右側では、ＲＴアンプ１の出力端子Ｖout がＰチャネルＭＯＳＦＥＴのＭＰ５のゲートに接続され、ＭＰ５のドレインはＲＴアンプ１の（＋）入力端子となるＰＮＰトランジスタＰＮＰ３のベースに接続されると共に、タイミング抵抗端子ＲＴを介してタイミング抵抗Ｒrtに接続されている。従ってタイミング抵抗Ｒrtの電圧ＶrtがトランジスタＰＮＰ３のベースに入力される。
【００６２】
図２の回路ではＭＯＳＦＥＴのＭＰ１４とＭＰ１５のゲートの電位が等しくなることによって安定する。その理由は、仮にＭＰ１５のゲート電位がＭＰ１４のゲート電位より高くなったとすると、ＭＰ１４のＯＮ抵抗がＭＰ１５のＯＮ抵抗より低くなり、ＭＰ１４の電流がＭＰ１５の電流より多くなる。
【００６３】
ＭＰ１４の電流はＮチャネルＭＯＳＦＥＴのＭＮ１３に流れ、ＭＮ１３はＭＮ１３とカレントミラー回路を構成するＮチャネルＭＯＳＦＥＴのＭＮ１４の電流を自身の電流と等しくしようとしてＭＮ１４のゲート電位を高め、そのＯＮ抵抗を下げるが、ＭＮ１４の電流はＭＰ１５の電流に等しく、ＭＮ１３の電流より少ないため、ＭＮ１４のドレイン電位、従ってＮチャネルＭＯＳＦＥＴのＭＮ１５のゲート電位は下がり、ＭＮ１５のＯＮ抵抗が増加し、ＲＴアンプ出力Ｖout の電位を高める。
これにより、ＭＯＳＦＥＴのＭＰ５の電流が低下し、タイミング抵抗電圧Ｖrt、従ってＭＰ１５のゲート電位が低下する。
【００６４】
ＭＰ１５のゲート電位がＭＰ１４のゲート電位より低くなった場合は上記の動作の逆となり、結局ＭＰ１４とＭＰ１５の電流、従ってＭＰ１４とＭＰ１５のゲート電位が等しくなって落ち着く。
【００６５】
つまりは、ＲＴアンプ１の２つの（−）入力端子の電圧、即ち基準電圧Ｖdd2 （２．５Ｖ）及びＦＢアンプ出力Ｖin(-) のうちの何れか低い電圧と、ＲＴアンプ１の（＋）入力端子の電圧としてのタイミング抵抗Ｒrtの電圧Ｖrtが等しくなって落ち着くことになる。
【００６６】
【発明の効果】
本発明によれば、所定振幅の三角波の電圧Ｖctを発振出力する発振回路を備え、このスイッチング電源装置が供給する安定化直流電源の負荷レベルを示す信号としての負荷レベル電圧Ｖfbと前記三角波電圧Ｖctとの比較によって得られるＰＷＭ制御されたパルス幅の駆動パルスで半導体スイッチング素子を駆動して、少なくともエネルギ源となる原直流電源を開閉し、所定電圧の前記安定化直流電源を生成するスイッチング電源装置において、
前記負荷レベル電圧Ｖfbが所定電圧Ｖfb０を下回る軽負荷時には、この負荷レベル電圧Ｖfbの下回る分に応じて、前記発振手段が出力する前記三角波電圧Ｖctの発振周波数を低下させるようにし、
このために、前記発振回路における、タイミング抵抗Ｒrtの電圧、従って三角波の発振波電圧Ｖctを発生するタイミングコンデンサＣctの充放電電流の電流値、従って発振周波数、を定めるＲＴアンプに与える、周波数指令用入力信号を従来のＶdd2 （２．５Ｖ）より１つ増やして、前記負荷レベル電圧ＶfbからＦＢアンプ２等を介して作った信号Ｖin(-) を別の周波数指令用入力信号として追加入力し、軽負荷時にはこの追加入力した周波数指令用入力信号Ｖin(-) がＲＴアンプに優先選択されるようにしたので、
少ない回路変更のみ（具体的には、ＦＢアンプ２部分の回路の追加と、ＲＴアンプ１内の信号Ｖin(-) の入力部のトランジスタＰＮＰｌの追加）で、軽負荷時の半導体スイッチング素子のスイッチング周波数、従ってスイッチングロスを低下させ、スイッチング電源装置の効率低下を防ぐことができる。
【００６７】
図１の本発明の実施回路例では、通常モードにおいては１００ｋＨｚで行う発振を、軽負荷モードにおける最軽負荷時には２０ｋＨｚで発振するようにしている。図５は発振波電圧Ｖctの三角波の波形を、通常モードの場合（実線波形）と軽負荷モードの場合（点線波形）とで対比して示す。
【００６８】
また、図６はスイッチング電源制御用ＩＣの負荷対効率曲線を、従来（ｆ一定）〔ここでｆは発振周波数を意味する〕と、本発明（ｆ可変）とで対比して示す。理論計算による曲線ではあるが、本発明により軽負荷時の効率が改善されることが解る。
【図面の簡単な説明】
【図１】本発明の一実施例として発振回路の要部の構成図
【図２】図１のＲＴアンプの回路図
【図３】図１のＲＴアンプの（−）入力端子の入力信号と負荷レベル電圧との関係を示す特性図
【図４】図１のタイミング抵抗電圧と負荷レベル電圧との関係を示す特性図
【図５】本発明に基づく発振波電圧の波形図
【図６】本発明に基づくスイッチング電源装置の負荷対効率の曲線を従来と対比する図
【図７】スイッチング電源装置の要部の構成例を示す回路図
【図８】従来の発振回路の原理説明用の回路図
【図９】スイッチング電源装置のＰＷＭ制御（デユーティ制御）の概念図
【図１０】半導体スイッチング素子のスイッチングロスの概念図
【符号の説明】
０１ 制御用ＩＣ
１ ＲＴアンプ
２ ＦＢアンプ
ＤＰ 駆動パルス
Ｃct タイミングコンデンサ
Ｖct 発振波電圧
Ｒrt タイミング抵抗
Ｖrt タイミング抵抗電圧
ＣＴ 発振波電圧端子
ＦＢ フィードバック端子
ＲＴ タイミング抵抗端子
Ｖfb 負荷レベル電圧
Ｅｄ，Ｖdd1 ，Ｖdd2 基準電圧
ＣＰ１，ＣＰ２ コンパレータ
ＦＦ１ ＲＳフリップフロップ
ＭＰ１〜ＭＰ１７ ＰチャネルＭＯＳＦＥＴ
ＭＮ０〜ＭＮ１５ ＮチャネルＭＯＳＦＥＴ
ＰＮＰ１〜ＰＮＰ３ ＰＮＰトランジスタ
ＮＰＮ１ ＮＰＮトランジスタ
Ｒ１〜Ｒ２１ 抵抗

Claims (1)

1. 所定振幅の三角波を発振出力する発振手段を備え、このスイッチング電源装置が供給する安定化直流電源の負荷レベルを示す信号と前記三角波との比較によって得られるＰＷＭ制御されたパルス幅の駆動パルスで半導体スイッチング手段を駆動して、少なくともエネルギ源となる原直流電源を開閉し、所定電圧の前記安定化直流電源を生成するスイッチング電源装置において、
   前記発振手段が、
   タイミングコンデンサと、
   このタイミングコンデンサをタイミング抵抗に流れる電流に比例する電流で充放電し、該タイミングコンデンサの両端に少なくとも前記三角波に対応する電圧を生成する手段と、
   このタイミング抵抗の電圧を指令信号に等しく制御する制御手段と、
   前記負荷レベルを示す信号が前記所定負荷レベルを上回る負荷レベルを示すときは、該指令信号として所定電圧の信号を、前記負荷レベルを示す信号が前記所定負荷レベルを下回る負荷レベルを示すときは、前記指令信号として少なくとも前記負荷レベルを示す信号から作られ、負荷レベルの低下に対応して電圧が低下する信号を前記制御手段に与える手段とを備え、
   前記発振手段が、前記タイミング抵抗を外付けとし、前記半導体スイッチング手段に前記駆動パルスを与える回路の少なくとも一部を持つ半導体集積回路に組み込まれてなることを特徴とするスイッチング電源装置。

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