JP4764997B2

JP4764997B2 - スイッチング電源装置の制御回路

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Publication number: JP4764997B2
Application number: JP2001257508A
Authority: JP
Inventors: 宏志丸山
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2001-08-28
Filing date: 2001-08-28
Publication date: 2011-09-07
Anticipated expiration: 2021-08-28
Also published as: JP2003070247A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体スイッチング素子をオン／オフ駆動して、少なくともエネルギ源となる原直流電源を開閉し、安定化直流電源を作って外部の負荷へ供給するスイッチング電源装置を制御する回路としての、電源制御用ＩＣなどの制御回路であって、特に安定化直流電源の検出電圧としてのフィードバック電圧が急変したり、フィードバック電圧にノイズが重畳した場合にも、半導体スイッチング素子を駆動するパルスがいわゆるダブルパルスになったり、パルス割れしたりすることを防ぐ機能を備えたスイッチング電源装置の制御回路に関する。
【０００２】
なお、以下各図において同一の符号は同一もしくは相当部分を示す。
【０００３】
【従来の技術】
スイッチング電源装置を制御する制御用ＩＣとしては、従来から主にパイポーラ・プロセスを用いたＩＣが使われてきた。しかし最近では、低消費電力化・低価格化の要求が厳しくなって、制御用ＩＣの製造プロセスはＢｉＣＭＯＳ、ＣＭＯＳプロセスヘの移行が進んできている。
【０００４】
図５は、この種の制御用ＩＣとフライバック方式のトランスを用い、商用交流電源から安定化直流電源を得るスイッチング電源装置の回路例を示す。同図において、半導体の主スイッチング素子としてのＮチャネルＭＯＳＦＥＴのＭＮ１は、スイッチング電源制御用ＩＣ０１の出力端子ＯＵＴからＨｉｇｈ／Ｌｏｗに変化して出力される、ＰＷＭ制御（パルス幅変調の意、この場合デューテイ制御ともいう）された駆動パルスＶｏｕｔによってオン／オフ駆動される。
【０００５】
これにより、ＭＯＳＦＥＴのＭＮ1 は、商用電源（ＡＣ１００Ｖ）を全波整流器ＤＢ１とコンデンサＣ１０１を介し整流・平滑化した直流電源を、通常は所定の周波数で、且つフライバックトランスＴｆの２次側の直流出力ＤＣＶの電圧が一定となるようなデューテイ、即ちオン比率＝オン期間／（オン期間＋オフ期間）により断続してトランスＴｆの１次巻線ｎ１に印加する。
【０００６】
ここでＭＯＳＦＥＴのＭＮ1 のオン時にはトランスＴｆの１次巻線ｎ１に電流が流れ、１次巻線ｎ１にエネルギが蓄えられる。次にＭＯＳＦＥＴのＭＮ１がオフすると、トランスＴｆの２次巻線ｎ２には、それまで１次巻線ｎ１を流れていた電流を維持する方向に電圧が発生してダイオードＤ２が導通し、この電圧はコンデンサＣ１０２により平滑化され、直流出力ＤＣＶとして外部の負荷に供給される。こうして１次巻線ｎ１に蓄えられたエネルギが２次巻線ｎ２側に供給されることになる。
【０００７】
直流出力電圧ＤＣＶは、トランスＴｆの２次側に設けられた抵抗Ｒ１，ホトカプラＰＣ１，シャントレギュレータＳＲ１の直列回路で検出され、直流出力電圧ＤＣＶが設定値より高くなった場合は、ホトカプラＰＣ１の発光ダイオードＰＤの電流（従ってその光量）が増大し、逆に出力電圧が低くなった場合はホトカプラＰＣ１の発光ダイオードＰＤの電流が滅少する。
【０００８】
この発光ダイオードＰＤの電流の変化はホトカプラＰＣ１のホトトランジスタＰＴｒを介してトランスＴｆの１次側の制御用ＩＣ０１のフィードバック端子ＦＢの電圧としてのフィードバック電圧Ｖｆｂを引き下げたり、引き上げたりすることで、制御用ＩＣ０１のＯＵＴ端子の出力する駆動パルスＶｏｕｔのパルス幅を制御する。
【０００９】
例えば２次側出力電圧ＤＣＶが高すぎる場合、２次側発光ダイオードＰＤの電流が増大する。そこで１次側フォトトランジスタＰＴｒの抵抗が下がり、制御用ＩＣ０１のフィードバック電圧Ｖｆｂが下がる。この結果、制御用ＩＣ０１の駆動パルスＶｏｕｔのパルス幅（ＭＯＳＦＥＴのＭＮ１のオン期間を与える）が狭くなり、トランスに供給されるエネルギが減り、結果として２次側出力電圧ＤＣＶが下がるというように負帰還ループによる制御が行われる。
【００１０】
なお、図５において、トランスＴｆの３次巻線ｎ３の誘起電圧は、２次巻線ｎ２と同様にダイオードＤ３を介して取り出され、ツエナーダイオードＺＤとコンデンサＣ１００によって一定の直流電圧となり、制御用ＩＣ０１の電源端子ＶＣＣに供給される。
また、制御用ＩＣ０１のタイミング抵抗端子ＲＴには、後述する発振回路の周波数を定めるタイミング抵抗Ｒｔが接続され、同じく端子ＩＳ＋には、このスイッチング電源の過電流保護のためにトランス１次巻線ｎ１に接続された電流検出抵抗Ｒｉｓの電圧が入力され、同じく端子ＣＳには、保護動作の時限を定めるコンデンサが接続される。
【００１１】
また、制御用ＩＣ０１の端子ＲＥＦは、このＩＣ０１内で作られる５Ｖの基準電源Ｖｄｄ１を参照するための端子で、この例では平滑コンデンサが接続されている。
図７は制御用ＩＣ０１内のＰＷＭ制御パルス生成回路の基本構成を示す。同図においてＯＳＣは所定振幅の三角波電圧Ｖｃｔを発振出力する発振回路、ＣＰ０は三角波電圧Ｖｃｔとフィードバック電圧Ｖｆｂを比較し、その比較出力としてのＰＷＭ制御されたオン／オフ信号を出力するＰＷＭコンパレータ、ＢＵＦはこのＰＷＭコンパレータの出力信号を増幅し、図外の半導体スイッチング素子ＭＮ１へ駆動パルスＶｏｕｔとして与えるバッファ回路である。なお、二重丸で示した端子ＦＢとＯＵＴは制御用ＩＣ０１の端子を意味している。
【００１２】
また図６は制御用ＩＣ０１内の発振回路ＯＳＣの原理説明用の簡略回路を示す。次に図６により発振の仕組みを説明する。
▲１▼内部の５Ｖの基準電圧Ｖｄｄ１から所定の電流値の２つの電流源Ｉｃｔ１及びＩｃｔ２を作る。なお、図５で述べたタイミング抵抗Ｒｔは、その電流により電流源Ｉｃｔ１及びＩｃｔ２の電流値を定め、この発振回路の発振周波数を定める役割を持つ。
【００１３】
▲２▼この電流源Ｉｃｔ１及びＩｃｔ２の出力する定電流で右端のタイミングコンデンサＣｔを充放電する。スイッチＳＷ１の上側に配置した電流源Ｉｃｔ１は充電用、スイッチＳＷ２の下側の電流源Ｉｃｔ２は放電用に用い、スイッチＳＷ１，ＳＷ２を交互にオンすることで充放電を行う。なお、スイッチＳＷ１，ＳＷ２は実際はＣＭＯＳトランジスタで構成されている。
【００１４】
▲３▼タイミングコンデンサＣｔの電圧（三角波電圧または発振波電圧という）Ｖｃｔを２つのコンパレータＣＰｌ、ＣＰ２に入力し、発振波形の上下限電圧と比較する。
▲４▼図の例では、コンパレータＣＰｌが上限電圧３Ｖ、ＣＰ２が下限電圧１Ｖとの比較を行っており、この上限電圧３Ｖと下限電圧１Ｖは、５Ｖの基準電圧Ｖｄｄ１を分割する分圧抵抗Ｒ１１〜Ｒ１３により作り出される。
【００１５】
▲５▼コンパレータＣＰｌ，ＣＰ２の出力はＮＡＮＤゲートからなるＲＳフリップフロツプＦＦ１とインバータＩＮＶ１，ＩＮＶ２を介して、スイッチＳＷ１，ＳＷ２を切り換える入力とする。
▲６▼タイミングコンデンサＣｔの電圧Ｖｃｔが１Ｖ以下の場合、コンパレータの出力はＣＰｌが“Ｈ”、ＣＰ２が“Ｌ”となり、フリップフロツプＦＦ１の出力が“Ｈ”になるため、上側のスイッチＳＷ１がオンしてコンデンサＣｔの充電を行う。充電が開始され、コンデンサＣｔの電圧Ｖｃｔが３Ｖ以上になると、コンパレータＣＰｌの出力が“Ｌ”、ＣＰ２の出力が“Ｈ”となり、フリップフロツプＦＦ１は“Ｌ”を出力する。そのため、上側のスイッチＳＷ１は切れて下側のスイッチＳＷ２が入り、コンデンサＣｔの放電が開始される。
【００１６】
▲７▼この充放電は定電流で行われるため、充放電の速度が一定である。従って、コンデンサＣｔの電圧Ｖｃｔは、上下限電圧（この例では３Ｖと１Ｖ）の間を一定の時間をかけて昇降する。
▲８▼以上の仕組みによるタイミングコンデンサＣｔの電圧Ｖｃｔの波形が図の三角波電圧端子ＣＴ部分に示すような発振波形で、立上り時間と立下がり時間の等しい三角波の発振波形となる。
【００１７】
このように、スイッチング電源装置を制御するＰＷＭ制御方式の制御用ＩＣ０１では、ＲＴ端子のタイミング抵抗Ｒｔに流れる電流によって定まる定電流で、制御用ＩＣ内のＣＴ端子に接続されたタイミングコンデンサＣｔを一定の電圧振幅範囲内で充放電し、その三角波によって一定の周波数で周期を刻み、この三角波の発振電圧波形ＶｃｔとＦＢ端子のフィードバック電圧ＶｆｂをＰＷＭコンパレータＣＰ０で比較し、三角波電圧波形Ｖｃｔより、フィードバック電圧Ｖｆｂが高い期間、オンパルスを発生する回路方式が一般的である。
【００１８】
電源が安定動作している状態では、制御用ＩＣ０１のＦＢ端子のフィードバック電圧Ｖｆｂは一定値に安定し、その電圧値に相当する期間、ＭＯＳＦＥＴのＭＮ１をオンさせる駆動パルスＶｏｕｔが、制御用ＩＣ０１のＯＵＴ端子からＭＯＳＦＥＴのゲートに出力される。
【００１９】
【発明が解決しようとする課題】
前述のようにスイッチング電源制御用ＩＣは、最近は低消費電力化の要求からＣＭＯＳ化が進んでいる。この結果、動作電流が減って端子のインピーダンスが大きくなりノイズ耐量が低下するなどの不具合が発生することがある。
また、さらに低消費電力化を進めるため、軽負荷時には発振器のＲＴ端子部のタイミング抵抗Ｒｔの電流を調整し、三角波電圧の発振周波数を低減させスイッチングロスの削減を行う機能を内蔵した制御用ＩＣもある。このような制御用ＩＣでは軽負荷状態で次のような問題を発生し易くなる。
【００２０】
図８は従来のＰＷＭ制御パルス生成回路の問題点を説明するための図７の各部の波形図である。図７では前述のように発振回路ＯＳＣからの三角波電圧Ｖｃｔと、ＦＢ端子のフィードバック電圧Ｖｆｂを比較し、フィードバック電圧Ｖｆｂが三角波電圧Ｖｃｔより高い時にＯＵＴ端子がＨｉｇｈレベルの駆動パルスＶｏｕｔを出力し、図外の半導体スイッチング素子としてのＭＯＳＦＥＴのＭＮ１をオンさせる。
【００２１】
この場合、図８の波形に示したように、駆動パルスＶｏｕｔのＨｉｇｈレベルの期間（オン期間）が短くなっている軽負荷状態で、発振回路ＯＳＣの発振周波数が遅くなっている（つまり、三角波電圧Ｖｃｔの昇降の勾配が緩やかな）時に、急激に負荷が重くなるような状態を想定してＦＢ端子のフィードバック電圧Ｖｆｂが周期の後半で急激に上昇したとすると、駆動パルスＶｏｕｔに斜線部のような不要なオンパルスが発生し、三角波電圧Ｖｃｔの１周期の中で２度のオンパルス（いわゆるダブルパルス）が発生する場合が生ずる。
【００２２】
この状態はトランスの飽和、従って１次電流の急増を招き易いため避けたいところである。そこで、主として請求項１，２に関わる発明（以下第１発明という）は、このダブルパルスの発生を防止するスイッチング電源装置の制御回路を提供することを目的とする。
また、図９は従来のＰＷＭ制御パルス生成回路のみならず、第１発明の同回路においても残る問題点を説明するための波形図である。図９に示すように発振回路ＯＳＣの発振周波数が遅く、三角波電圧Ｖｃｔの傾きが少ない場合に、ＦＢ端子のフィードバック電圧ＶｆｂにＯＵＴ端子の駆動パルスＶｏｕｔに同期したスイッチングノイズが重畳した場合、従来回路においては駆動パルスＶｏｕｔがＨｉｇｈレベルに変化した直後にパルス割れする場合がある。
【００２３】
また第１発明の回路では後述のように三角波電圧Ｖｃｔの発振の１周期内における駆動パルスＶｏｕｔの２度目のオンパルスはＯＵＴ端子からは出力されないため、駆動パルスＶｏｕｔが１回目の非常に細いオンパルスのみとなってしまう場合がある。
このような駆動パルスＶｏｕｔが有害であることは言うまでもない。そこで、主として請求項３，４に関わる発明（以下第２発明という）は、この駆動パルスＶｏｕｔのパルス割れを防止するスイッチング電源装置の制御回路を提供することを目的とする。
【００２４】
【課題を解決するための手段】
前記の課題を解決するために、請求項１のスイッチング電源装置の制御回路は、半導体スイッチング素子（ＭＯＳＦＥＴのＭＮ１など）をオン／オフ駆動して、少なくともエネルギ源となる原直流電源（商用電源を全波整流器ＤＢ１を介し整流してコンデンサＣ１０１の両端に得られた直流電源など）を開閉し、安定化直流電源（コンデンサＣ１０２等の両端に得られた直流電源など）を作って外部の負荷へ供給するスイッチング電源装置を制御する回路であって、所定の最大値と最小値との間で昇降を繰り返す三角波電圧（Ｖｃｔ）を発振出力する発振手段（発振回路ＯＳＣ）、前記安定化直流電源の外部負荷への供給電圧に対応するフィードバック電圧（Ｖｆｂ）と前記三角波電圧とを比較してこの比較結果を示す（“Ｈ”，“Ｌ”などの）２値信号を、該２値信号のうち前記供給電圧が上昇したとき時間幅が減少すべき側（“Ｈ”など）の信号を前記半導体スイッチング素子に対するオン信号、同じく時間幅が増加すべき側（“Ｌ”など）の信号を前記半導体スイッチング素子に対するオフ信号とするＰＷＭ制御信号として出力するＰＷＭ比較手段（ＰＷＭコンパレータＣＰ０）、該ＰＷＭ制御信号のオン信号が前記オン／オフ駆動のオン駆動に対応するように前記ＰＷＭ制御信号を増幅し、駆動パルス（Ｖｏｕｔ）として前記半導体スイッチング素子に与えるバッファ手段（バッファ回路ＢＵＦ））を備えたスイッチング電源装置の制御回路（制御用ＩＣ０１など）において、前記ＰＷＭ制御信号のオン信号が消滅した第１の時点（ｔ４など）から、最初に前記三角波電圧の昇降が切り替わる第２の時点（ｔ５）までの間、前記ＰＷＭ制御信号のオン信号が前記バッファ手段に入力されることを阻止するダブルパルス防止手段を備えたものとする。
【００２５】
また請求項２のスイッチング電源装置の制御回路は、請求項１に記載のスイッチング電源装置の制御回路において、
前記ダブルパルス防止手段が、（クロック端子ＣＬＫに入力する）前記ＰＷＭ制御信号のオン信号の消滅によって前記第１の時点にセットされ、このセットの後の前記第２の時点に前記発振手段から得られ、少なくとも前記三角波電圧の昇降を切り換えるタイミングを示す信号（リセット信号ＲＳＴ２）によってリセットされるフリップフロップ（ＤフリップフロップＦＦ１２など）と、
前記ＰＷＭ比較手段とバッファ手段との間に挿入され、前記ＰＷＭ制御信号のオン信号が前記バッファ手段に入力されることを前記フリップフロップのセット時の出力信号（ＱＢまたはＱ）によって阻止するゲート回路（ＡＮＤゲートＧ１，ＮＡＮＤゲートＧ１’など）とを備えたものとする。
【００２６】
また請求項３のスイッチング電源装置の制御回路は、請求項１の前文に記したと同様なスイッチング電源装置の制御回路において、前記ＰＷＭ制御信号のオン信号が発生した第１の時点（ｔ２など）から、最初に前記三角波電圧の昇降が切り替わる第２の時点（ｔ３）までの間、前記ＰＷＭ制御信号のオフ信号が前記バッファ手段に入力されることを阻止するパルス割れ防止手段を備えたものとする。
【００２７】
また請求項４のスイッチング電源装置の制御回路は、請求項３に記載のスイッチング電源装置の制御回路において、
前記パルス割れ防止手段が、前記ＰＷＭ制御信号のオン信号の発生によって前記第１の時点にセットされ、このセットの後の前記第２の時点に前記発振手段から得られ、少なくとも前記三角波電圧の昇降を切り換えるタイミングを示す信号（リセット信号ＲＳＴ１）によってリセットされるフリップフロップ（ＲＳフリップフロップＦＦ１１など）と、
前記ＰＷＭ比較手段とバッファ手段との間に挿入され、前記ＰＷＭ制御信号のオフ信号が前記バッファ手段に入力されることを前記フリップフロップのセット時の出力信号（Ｑなど）によって阻止するゲート回路（ＮＯＲゲートＧ２など）とを備えたものとする。
【００２８】
また請求項５のスイッチング電源装置の制御回路は、請求項１ないし４のいずれかに記載のスイッチング電源装置の制御回路において、ＩＣ回路からなるものとする。
即ち、主として請求項１，２に関わる第１発明（主として請求項３，４に関わる第２発明）の作用は、ＰＷＭコンパレータＣＰ０が現実にオフ（オン）信号を発生した時点から、ＰＷＭコンパレータＣＰ０が正常にオフ（オン）信号を発生すべき時点の後に最初に三角波電圧の昇降が切り替わる時点までの間は、オン（オフ）信号がＰＷＭコンパレータＣＰ０の出力信号を増幅するバッファ回路ＢＵＦに入力されることを阻止し、バッファ回路ＢＵＦが半導体スイッチング素子へ与える駆動パルスＶｏｕｔが、ダブルパルスになる（パルス割れする）ことを防止するものである。
【００２９】
【発明の実施の形態】
（実施の形態１）
図１は第１発明の１実施例としての、負荷急変時における駆動パルスＶｏｕｔのダブルパルス化を防止するＰＷＭ制御パルス生成回路を示し、この図は図７に対応している。図１においては、ＰＷＭコンパレータＣＰ０とバッファ回路ＢＵＦとの間に、インバータＩＮＶ１１、ＤフリップフロップＦＦ１２、ＡＮＤゲートＧ１が挿入されている。
【００３０】
ＤフリップフロップＦＦ１２は、三角波電圧Ｖｃｔが上昇過程から下降過程に、換言すればタイミングコンデンサＣｔが充電過程から放電過程に切り替わる時点ごとに、立上がっては直ちに立下がる極く狭幅の信号として発振回路ＯＳＣから取出されるリセット信号ＲＳＴ２によってリセットされて、その反転出力ＱＢが“Ｈ”となり、インバータＩＮＶ１１の立上がり出力、従ってＰＷＭコンパレータＣＰ０の立下がり出力によってセットされて、反転出力ＱＢが“Ｌ”となる。
【００３１】
そして、この反転出力ＱＢがＡＮＤゲートＧ１に入力されて、ＡＮＤゲートＧ１がＰＷＭコンパレータＣＰ０の出力のバッファ回路ＢＵＦ側への通過を開閉する構成となっている。
図２は図１の要部の信号波形を示し、同図（Ａ）はフィードバック電圧Ｖｆｂが安定している状態を、同図（Ｂ）はフィードバック電圧Ｖｆｂが急変する状態をそれぞれ示す。
【００３２】
ここで先ず図２の（Ａ）を説明すると、時点ｔ１でフリップフロップＦＦ１２はリセットされて、反転出力ＱＢが“Ｈ”となり、以後、時点ｔ４までＰＷＭコンパレータＣＰ０の出力はＡＮＤゲートＧ１を素通りする。
なお、ＰＷＭコンパレータＣＰ０の出力は時点ｔ２〜ｔ４の間は、三角波電圧Ｖｃｔがフィードバック電圧Ｖｆｂを下回るため“Ｈ”となり、時点ｔ２〜ｔ４の期間を“Ｈ”（オン）とする駆動パルスＶｏｕｔが出力される。
【００３３】
時点ｔ４において、ＰＷＭコンパレータＣＰ０の出力が“Ｌ”に立下がると、フリップフロップＦＦ１２はインバータＩＮＶ１１を介し、クロック端子ＣＬＫでこのエッジを捉えてセットされ、フリップフロップＦＦ１２の反転出力ＱＢは“Ｌ”になる。
このため、時点ｔ４からフリップフロップＦＦ１２が次にリセットされる時点ｔ５までは、ＰＷＭコンパレータＣＰ０の出力と無関係にＡＮＤゲートＧ１の出力は“Ｌ”となり、駆動パルスＶｏｕｔもオフ状態を保つ。
【００３４】
この場合は図示のように、ＰＷＭコンパレータＣＰ０の出力波形と駆動パルスＶｏｕｔの波形は一致する。
次に図２の（Ｂ）を説明する。上述の時点ｔ１からｔ５までの説明は、ＰＷＭコンパレータＣＰ０の出力波形を除き、この場合も同様に当てはまる。
この場合、時点ｔ４において、ＰＷＭコンパレータＣＰ０の出力が立下がることによりフリップフロップ反転出力ＱＢが“Ｌ”に反転したのち、フィードバック電圧Ｖｆｂの急変によって時点ｔａ〜ｔｂの間に、ＰＷＭコンパレータＣＰ０が斜線部のような“Ｈ”の信号（つまり、三角波電圧Ｖｃｔの１発振周期内の２回目の駆動パルスに相当する信号）を出している。
【００３５】
しかし、この斜線部の“Ｈ”信号はフリップフロップ反転出力ＱＢが“Ｌ”のため、ＡＮＤゲートＧ１により阻止されバッファ回路ＢＵＦ側には出力されない。このようにして、駆動パルスＶｏｕｔのダブルパルス化を防止することができる。
（実施の形態２）
図３は第２発明の１実施例としての、フィードバック電圧Ｖｆｂのノイズ変動時における駆動パルスＶｏｕｔのパルス割れを防止するＰＷＭ制御パルス生成回路を示し、図４は図３の要部の動作波形を示す。但し図３の実施例は第１発明も併せ実施した場合を示している。
【００３６】
次に図４を参照しつつ図３の構成と動作を述べる。この図３においては、ＰＷＭコンパレータＣＰ０とバッファ回路ＢＵＦの間にＲＳフリップフロップＦＦ１１、ＤフリップフロップＦＦ１２、ＮＯＲゲートＧ２、ＮＡＮＤゲートＧ１’が設けられている。
ここで、第２発明に関わる回路はＲＳフリップフロップＦＦ１１およびＮＯＲゲートＧ２からなる回路で、ＤフリップフロップＦＦ１２およびＮＡＮＤゲートＧ１’からなる回路は、図１のＤフリップフロップＦＦ１２およびＡＮＤゲートＧ１からなる第１発明に関わる回路と同等の機能を持つ。
【００３７】
即ち、図３のＤフリップフロップＦＦ１２およびＮＡＮＤゲートＧ１’の機能を述べると、ＤフリップフロップＦＦ１２は三角波電圧Ｖｃｔが上昇から下降に切り替わる時点ｔ１ごとにリセットされてＮＡＮＤゲートＧ１’を開く。そしてＮＯＲゲートＧ２の出力が時点ｔ３（三角波電圧Ｖｃｔの下降→上昇の切替時点）以後に“Ｈ”に立上がる時点（従って本例では、ＰＷＭコンパレータＣＰ０の出力が正常に“Ｌ”に立下がる時点）ｔ４にセットされてＮＡＮＤゲートＧ１’を閉じる。
【００３８】
ここで、ＤフリップフロップＦＦ１２のセット時点がｔ３以後となるのは、ＰＷＭコンパレータＣＰ０の出力が最初に“Ｈ”になる時点ｔ２から時点ｔ３までは、後述する第２発明の働きにより、ＮＯＲゲートＧ２の出力が“Ｌ”に保たれ、ＰＷＭコンパレータＣＰ０の出力は時点ｔ３以後、ＮＯＲゲートＧ２を自由通過（但し論理は通過後反転）するようになるからである。
【００３９】
ＤフリップフロップＦＦ１２は、こうして時点ｔ４から次のリセット時点ｔ５までセットされてＮＡＮＤゲートＧ１’を閉じるため、この間に負荷の急変などによりＰＷＭコンパレータＣＰ０が２回目のオンパルス（“Ｈ”）を発生したとしても、この２回目のオンパルスはＮＡＮＤゲートＧ１’によって阻止され、バッファ回路ＢＵＦ側には出力されない。
【００４０】
なお、図３のＤフリップフロップＦＦ１２およびＮＡＮＤゲートＧ１’の回路が図１の対応する回路と異なる点は、図３の場合、ＮＡＮＤゲートＧ１’とＰＷＭコンパレータＣＰ０との間にＮＯＲゲートＧ２が挿入されているため、ＮＡＮＤゲートＧ１’が図１とは逆論理の信号を開閉するようにし、このために図３のＤフリップフロップＦＦ１２からＮＡＮＤゲートＧ１’へも図１とは逆論理のＱ出力を与えている点である。
【００４１】
次に、本第２発明の主眼となるＲＳフリップフロップＦＦ１１およびＮＯＲゲートＧ２の機能を説明する。時点ｔ２においてＰＷＭコンパレータＣＰ０の出力が一度“Ｈ”になると、この“Ｈ”の信号がＲＳフリップ・フロツプＦＦ１１のセット信号となり、その出力Ｑを“Ｈ”とする。
ＲＳフリップ・フロツプＦＦ１１のリセット信号には、タイミングコンデンサＣｔの充電期間に“Ｈ”、放電期間に“Ｌ”となる発振回路ＯＳＣからのリセット信号ＲＳＴ１が用いられ、ＲＳフリップ・フロツプＦＦ１１はタイミングコンデンサＣｔが放電から充電に切り替わる時点ｔ３にリセットされてその出力Ｑが“Ｌ”となる。従って、ＲＳフリップ・フロツプＦＦ１１の出力Ｑは時点ｔ２からｔ３まで“Ｈ”を保つ。
【００４２】
ＮＯＲゲートＧ２は、ＰＷＭコンパレータＣＰ０の出力とこのＲＳフリップ・フロツプＦＦ１１の出力Ｑとを入力とするので、ＮＯＲゲートＧ２の出力は時点ｔ２からｔ３までは“Ｌ”を保ち、ＰＷＭコンパレータＣＰ０の出力が時点ｔ２の直後の時点ｔｃ〜ｔｄの期間のようにパルス割れを起こしても変化しない。
そして、ＮＯＲゲートＧ２は、時点ｔ３以後は次のセット時点までＰＷＭコンパレータＣＰ０の出力を自由に反転通過させる。この結果、ＮＯＲゲートＧ２の出力は時点ｔ２〜ｔ４の期間、パルス割れなしに“Ｌ”となる。
【００４３】
一方、前述のように時点ｔ１〜ｔ４の期間、従って時点ｔ２からｔ４まではＮＡＮＤゲートＧ１’は開の状態にある。結果としてＮＡＮＤゲートＧ１’の出力、従って駆動パルスＶｏｕｔは時点ｔ２〜ｔ４の期間、パルス割れのない“Ｈ”（オン）のパルスとなる。このようにして、フィードバック電圧Ｖｆｂにノイズ変動があっても、正常なパルス幅の駆動パルスＶｏｕｔを得ることができる。
【００４４】
【発明の効果】
三角波電圧Ｖｃｔを発振出力する発振回路ＯＳＣ、
外部負荷への供給電圧に対応するフィードバック電圧Ｖｆｂと三角波電圧とを比較してその比較結果を半導体スイッチング素子のオン／オフ期間を定めるＰＷＭ制御信号として出力するＰＷＭコンパレータＣＰ０、
ＰＷＭ制御信号を増幅し、駆動パルスＶｏｕｔとして半導体スイッチング素子に与えるバッファ回路ＢＵＦを備えたスイッチング電源装置の制御回路において、
第１発明によれば、ＰＷＭコンパレータＣＰ０が現実にオフ信号（オフのＰＷＭ制御信号）を発生した時点から、ＰＷＭコンパレータＣＰ０が正常にオフ信号を発生すべき時点の後に最初に三角波電圧の昇降が切り替わる時点までの間は、ＰＷＭコンパレータＣＰ０とバッファ回路ＢＵＦとの間に挿入したゲート回路をフリップフロップにより閉状態として、オン信号（オンのＰＷＭ制御信号）がバッファ回路ＢＵＦに入力されることを阻止するようにしたので、軽負荷状態のスイッチング電源装置に急激に負荷が掛かり、フィードバック電圧が急変し、ＰＷＭコンパレータＣＰ０が三角波電圧の１周期内に２回目のオン信号を出した場合にも、この２回目のオン信号はバッファ回路ＢＵＦに入力されず、半導体スイッチング素子への駆動パルスＶｏｕｔがダブルパルスになることを防止することができる。
【００４５】
また第２発明によれば、ＰＷＭコンパレータＣＰ０が現実にオン信号を発生した時点から、ＰＷＭコンパレータＣＰ０が正常にオン信号を発生すべき時点の後に最初に三角波電圧の昇降が切り替わる時点までの間は、ＰＷＭコンパレータＣＰ０とバッファ回路ＢＵＦとの間に挿入したゲート回路をフリップフロップにより閉状態として、オフ信号がバッファ回路ＢＵＦに入力されることを阻止するようにしたので、三角波電圧の発振周波数が低い状態でフィードバック電圧がノイズによって変動し、ＰＷＭコンパレータＣＰ０のオン信号が割れて、本来のオン信号内にオフ信号が介入した場合にも、この介入したオフ信号はバッファ回路ＢＵＦに入力されず、半導体スイッチング素子への駆動パルスＶｏｕｔがパルス割れすることを防止することができる。
【図面の簡単な説明】
【図１】第１発明の１実施例としてのＰＷＭ制御パルス生成回路の構成を示す回路図
【図２】図１の要部の槻略の動作波形図
【図３】第２発明の１実施例としてのＰＷＭ制御パルス生成回路の構成を示す回路図
【図４】図３の要部の槻略の動作波形図
【図５】スイッチング電源装置の構成例を示す回路図
【図６】スイッチング電源装置の制御用ＩＣ内の発振回路の原理説明用の回路図
【図７】図１に対応する従来の回路図
【図８】ダブルパルス説明用の波形図
【図９】パルス割れ説明用の波形図
【符号の説明】
０１制御用ＩＣ
ＭＮ１ＮチャネルＭＯＳＦＥＴ（半導体スイッチング素子）
ＤＢ１全波整流器
Ｃ１０１，Ｃ１０２コンデンサ
Ｃｔタイミングコンデンサ
Ｒｔタイミング抵抗
ＣＰ０ＰＷＭコンパレータ
ＢＵＦバッファ回路
ＯＳＣ発振回路
ＦＦ１１ＲＳフリップフロップ
ＦＦ１２Ｄフリップフロップ
Ｇ１ＡＮＤゲート
Ｇ１’ ＮＡＮＤゲート
Ｇ２ＮＯＲゲート
ＩＮＶ１１インバータ
Ｖｃｔ三角波電圧（発振波電圧）
Ｖｆｂフィードバック電圧
Ｖｏｕｔ駆動パルス
ＲＳＴ１，ＲＳＴ２リセット信号
ＣＴ三角波電圧端子
ＦＢフィードバック電圧端子
ＲＴタイミング抵抗端子
ＯＵＴ駆動パルス出力端子

Claims

半導体スイッチング素子をオン／オフ駆動して、少なくともエネルギ源となる原直流電源を開閉し、安定化直流電源を作って外部の負荷へ供給するスイッチング電源装置を制御する回路であって、
所定の最大値と最小値との間で昇降を繰り返す三角波電圧を発振出力する発振手段、
前記安定化直流電源の外部負荷への供給電圧に対応するフィードバック電圧と前記三角波電圧とを比較してこの比較結果を示す２値信号を、該２値信号のうち前記供給電圧が上昇したとき時間幅が減少すべき側の信号を前記半導体スイッチング素子に対するオン信号、同じく時間幅が増加すべき側の信号を前記半導体スイッチング素子に対するオフ信号とするＰＷＭ制御信号として出力するＰＷＭ比較手段、
該ＰＷＭ制御信号のオン信号が前記オン／オフ駆動のオン駆動に対応するように前記ＰＷＭ制御信号を増幅し、駆動パルスとして前記半導体スイッチング素子に与えるバッファ手段を備えたスイッチング電源装置の制御回路において、
前記ＰＷＭ制御信号のオン信号が消滅した第１の時点から、最初に前記三角波電圧の昇降が切り替わる第２の時点までの間、前記ＰＷＭ制御信号のオン信号が前記バッファ手段に入力されることを阻止するダブルパルス防止手段を備えたことを特徴とするスイッチング電源装置の制御回路。
請求項１に記載のスイッチング電源装置の制御回路において、
前記ダブルパルス防止手段が、前記ＰＷＭ制御信号のオン信号の消滅によって前記第１の時点にセットされ、このセットの後の前記第２の時点に前記発振手段から得られ、少なくとも前記三角波電圧の昇降を切り換えるタイミングを示す信号によってリセットされるフリップフロップと、
前記ＰＷＭ比較手段とバッファ手段との間に挿入され、前記ＰＷＭ制御信号のオン信号が前記バッファ手段に入力されることを前記フリップフロップのセット時の出力信号によって阻止するゲート回路とを備えたことを特徴とするスイッチング電源装置の制御回路。
半導体スイッチング素子をオン／オフ駆動して、少なくともエネルギ源となる原直流電源を開閉し、安定化直流電源を作って外部の負荷へ供給するスイッチング電源装置を制御する回路であって、
所定の最大値と最小値との間で昇降を繰り返す三角波電圧を発振出力する発振手段、
前記安定化直流電源の外部負荷への供給電圧に対応するフィードバック電圧と前記三角波電圧とを比較してこの比較結果を示す２値信号を、該２値信号のうち前記供給電圧が上昇したとき時間幅が減少すべき側の信号を前記半導体スイッチング素子に対するオン信号、同じく時間幅が増加すべき側の信号を前記半導体スイッチング素子に対するオフ信号とするＰＷＭ制御信号として出力するＰＷＭ比較手段、
該ＰＷＭ制御信号のオン信号が前記オン／オフ駆動のオン駆動に対応するように前記ＰＷＭ制御信号を増幅し、駆動パルスとして前記半導体スイッチング素子に与えるバッファ手段を備えたスイッチング電源装置の制御回路において、
前記ＰＷＭ制御信号のオン信号が発生した第１の時点から、最初に前記三角波電圧の昇降が切り替わる第２の時点までの間、前記ＰＷＭ制御信号のオフ信号が前記バッファ手段に入力されることを阻止するパルス割れ防止手段を備えたことを特徴とするスイッチング電源装置の制御回路。
請求項３に記載のスイッチング電源装置の制御回路において、
前記パルス割れ防止手段が、前記ＰＷＭ制御信号のオン信号の発生によって前記第１の時点にセットされ、このセットの後の前記第２の時点に前記発振手段から得られ、少なくとも前記三角波電圧の昇降を切り換えるタイミングを示す信号によってリセットされるフリップフロップと、
前記ＰＷＭ比較手段とバッファ手段との間に挿入され、前記ＰＷＭ制御信号のオフ信号が前記バッファ手段に入力されることを前記フリップフロップのセット時の出力信号によって阻止するゲート回路とを備えたことを特徴とするスイッチング電源装置の制御回路。
請求項１ないし４のいずれかに記載のスイッチング電源装置の制御回路において、
ＩＣ回路からなることを特徴とするスイッチング電源装置の制御回路。