JP2003070247A - スイッチング電源装置の制御回路 - Google Patents
スイッチング電源装置の制御回路Info
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- JP2003070247A JP2003070247A JP2001257508A JP2001257508A JP2003070247A JP 2003070247 A JP2003070247 A JP 2003070247A JP 2001257508 A JP2001257508 A JP 2001257508A JP 2001257508 A JP2001257508 A JP 2001257508A JP 2003070247 A JP2003070247 A JP 2003070247A
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Abstract
(57)【要約】
【課題】負荷供給電圧に対応するフィードバック電圧Ｖ
ｆｂと発振回路ＯＳＣからの三角波電圧ＶｃｔとをＰＷ
ＭコンパレータＣＰ０を介し比較してできるオン／オフ
信号をバッファ回路ＢＵＦを介し増幅し半導体スイッチ
ング素子への駆動パルスＶｏｕｔとするスイッチング電
源装置の制御回路にて、フィードバック電圧が急変して
ＰＷＭコンパレータが三角波電圧の１周期内に２度のオ
ン信号（ダブルパルス）を出した場合にも２回目のオン
信号が駆動パルスとして外部へ出力されることを防ぐ。 【解決手段】ＰＷＭコンパレータが出した１回目のオン
信号（“Ｈ”）が立下がるときＤフリップフロップＦＦ
１２はインバータＩＮＶ１１を介しセットされ、次に三
角波電圧の昇降が切り替わるリセット信号ＲＳＴ２の出
力時点まで、反転出力ＱＢ（“Ｌ”）によってＡＮＤゲ
ートＧ１を閉じる。このためＰＷＭコンパレータの２回
目のオン信号はＡＮＤゲートＧ１で阻止される。
ｆｂと発振回路ＯＳＣからの三角波電圧ＶｃｔとをＰＷ
ＭコンパレータＣＰ０を介し比較してできるオン／オフ
信号をバッファ回路ＢＵＦを介し増幅し半導体スイッチ
ング素子への駆動パルスＶｏｕｔとするスイッチング電
源装置の制御回路にて、フィードバック電圧が急変して
ＰＷＭコンパレータが三角波電圧の１周期内に２度のオ
ン信号（ダブルパルス）を出した場合にも２回目のオン
信号が駆動パルスとして外部へ出力されることを防ぐ。 【解決手段】ＰＷＭコンパレータが出した１回目のオン
信号（“Ｈ”）が立下がるときＤフリップフロップＦＦ
１２はインバータＩＮＶ１１を介しセットされ、次に三
角波電圧の昇降が切り替わるリセット信号ＲＳＴ２の出
力時点まで、反転出力ＱＢ（“Ｌ”）によってＡＮＤゲ
ートＧ１を閉じる。このためＰＷＭコンパレータの２回
目のオン信号はＡＮＤゲートＧ１で阻止される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体スイッチン
グ素子をオン／オフ駆動して、少なくともエネルギ源と
なる原直流電源を開閉し、安定化直流電源を作って外部
の負荷へ供給するスイッチング電源装置を制御する回路
としての、電源制御用ＩＣなどの制御回路であって、特
に安定化直流電源の検出電圧としてのフィードバック電
圧が急変したり、フィードバック電圧にノイズが重畳し
た場合にも、半導体スイッチング素子を駆動するパルス
がいわゆるダブルパルスになったり、パルス割れしたり
することを防ぐ機能を備えたスイッチング電源装置の制
御回路に関する。
グ素子をオン／オフ駆動して、少なくともエネルギ源と
なる原直流電源を開閉し、安定化直流電源を作って外部
の負荷へ供給するスイッチング電源装置を制御する回路
としての、電源制御用ＩＣなどの制御回路であって、特
に安定化直流電源の検出電圧としてのフィードバック電
圧が急変したり、フィードバック電圧にノイズが重畳し
た場合にも、半導体スイッチング素子を駆動するパルス
がいわゆるダブルパルスになったり、パルス割れしたり
することを防ぐ機能を備えたスイッチング電源装置の制
御回路に関する。
【０００２】なお、以下各図において同一の符号は同一
もしくは相当部分を示す。
もしくは相当部分を示す。
【０００３】
【従来の技術】スイッチング電源装置を制御する制御用
ＩＣとしては、従来から主にパイポーラ・プロセスを用
いたＩＣが使われてきた。しかし最近では、低消費電力
化・低価格化の要求が厳しくなって、制御用ＩＣの製造
プロセスはＢｉＣＭＯＳ、ＣＭＯＳプロセスヘの移行が
進んできている。
ＩＣとしては、従来から主にパイポーラ・プロセスを用
いたＩＣが使われてきた。しかし最近では、低消費電力
化・低価格化の要求が厳しくなって、制御用ＩＣの製造
プロセスはＢｉＣＭＯＳ、ＣＭＯＳプロセスヘの移行が
進んできている。
【０００４】図５は、この種の制御用ＩＣとフライバッ
ク方式のトランスを用い、商用交流電源から安定化直流
電源を得るスイッチング電源装置の回路例を示す。同図
において、半導体の主スイッチング素子としてのＮチャ
ネルＭＯＳＦＥＴのＭＮ１は、スイッチング電源制御用
ＩＣ０１の出力端子ＯＵＴからＨｉｇｈ／Ｌｏｗに変化
して出力される、ＰＷＭ制御（パルス幅変調の意、この
場合デューテイ制御ともいう）された駆動パルスＶｏｕ
ｔによってオン／オフ駆動される。
ク方式のトランスを用い、商用交流電源から安定化直流
電源を得るスイッチング電源装置の回路例を示す。同図
において、半導体の主スイッチング素子としてのＮチャ
ネルＭＯＳＦＥＴのＭＮ１は、スイッチング電源制御用
ＩＣ０１の出力端子ＯＵＴからＨｉｇｈ／Ｌｏｗに変化
して出力される、ＰＷＭ制御（パルス幅変調の意、この
場合デューテイ制御ともいう）された駆動パルスＶｏｕ
ｔによってオン／オフ駆動される。
【０００５】これにより、ＭＯＳＦＥＴのＭＮ1 は、商
用電源（ＡＣ１００Ｖ）を全波整流器ＤＢ１とコンデン
サＣ１０１を介し整流・平滑化した直流電源を、通常は
所定の周波数で、且つフライバックトランスＴｆの２次
側の直流出力ＤＣＶの電圧が一定となるようなデューテ
イ、即ちオン比率＝オン期間／（オン期間＋オフ期間）
により断続してトランスＴｆの１次巻線ｎ１に印加す
る。
用電源（ＡＣ１００Ｖ）を全波整流器ＤＢ１とコンデン
サＣ１０１を介し整流・平滑化した直流電源を、通常は
所定の周波数で、且つフライバックトランスＴｆの２次
側の直流出力ＤＣＶの電圧が一定となるようなデューテ
イ、即ちオン比率＝オン期間／（オン期間＋オフ期間）
により断続してトランスＴｆの１次巻線ｎ１に印加す
る。
【０００６】ここでＭＯＳＦＥＴのＭＮ1 のオン時には
トランスＴｆの１次巻線ｎ１に電流が流れ、１次巻線ｎ
１にエネルギが蓄えられる。次にＭＯＳＦＥＴのＭＮ１
がオフすると、トランスＴｆの２次巻線ｎ２には、それ
まで１次巻線ｎ１を流れていた電流を維持する方向に電
圧が発生してダイオードＤ２が導通し、この電圧はコン
デンサＣ１０２により平滑化され、直流出力ＤＣＶとし
て外部の負荷に供給される。こうして１次巻線ｎ１に蓄
えられたエネルギが２次巻線ｎ２側に供給されることに
なる。
トランスＴｆの１次巻線ｎ１に電流が流れ、１次巻線ｎ
１にエネルギが蓄えられる。次にＭＯＳＦＥＴのＭＮ１
がオフすると、トランスＴｆの２次巻線ｎ２には、それ
まで１次巻線ｎ１を流れていた電流を維持する方向に電
圧が発生してダイオードＤ２が導通し、この電圧はコン
デンサＣ１０２により平滑化され、直流出力ＤＣＶとし
て外部の負荷に供給される。こうして１次巻線ｎ１に蓄
えられたエネルギが２次巻線ｎ２側に供給されることに
なる。
【０００７】直流出力電圧ＤＣＶは、トランスＴｆの２
次側に設けられた抵抗Ｒ１，ホトカプラＰＣ１，シャン
トレギュレータＳＲ１の直列回路で検出され、直流出力
電圧ＤＣＶが設定値より高くなった場合は、ホトカプラ
ＰＣ１の発光ダイオードＰＤの電流（従ってその光量）
が増大し、逆に出力電圧が低くなった場合はホトカプラ
ＰＣ１の発光ダイオードＰＤの電流が滅少する。
次側に設けられた抵抗Ｒ１，ホトカプラＰＣ１，シャン
トレギュレータＳＲ１の直列回路で検出され、直流出力
電圧ＤＣＶが設定値より高くなった場合は、ホトカプラ
ＰＣ１の発光ダイオードＰＤの電流（従ってその光量）
が増大し、逆に出力電圧が低くなった場合はホトカプラ
ＰＣ１の発光ダイオードＰＤの電流が滅少する。
【０００８】この発光ダイオードＰＤの電流の変化はホ
トカプラＰＣ１のホトトランジスタＰＴｒを介してトラ
ンスＴｆの１次側の制御用ＩＣ０１のフィードバック端
子ＦＢの電圧としてのフィードバック電圧Ｖｆｂを引き
下げたり、引き上げたりすることで、制御用ＩＣ０１の
ＯＵＴ端子の出力する駆動パルスＶｏｕｔのパルス幅を
制御する。
トカプラＰＣ１のホトトランジスタＰＴｒを介してトラ
ンスＴｆの１次側の制御用ＩＣ０１のフィードバック端
子ＦＢの電圧としてのフィードバック電圧Ｖｆｂを引き
下げたり、引き上げたりすることで、制御用ＩＣ０１の
ＯＵＴ端子の出力する駆動パルスＶｏｕｔのパルス幅を
制御する。
【０００９】例えば２次側出力電圧ＤＣＶが高すぎる場
合、２次側発光ダイオードＰＤの電流が増大する。そこ
で１次側フォトトランジスタＰＴｒの抵抗が下がり、制
御用ＩＣ０１のフィードバック電圧Ｖｆｂが下がる。こ
の結果、制御用ＩＣ０１の駆動パルスＶｏｕｔのパルス
幅（ＭＯＳＦＥＴのＭＮ１のオン期間を与える）が狭く
なり、トランスに供給されるエネルギが減り、結果とし
て２次側出力電圧ＤＣＶが下がるというように負帰還ル
ープによる制御が行われる。
合、２次側発光ダイオードＰＤの電流が増大する。そこ
で１次側フォトトランジスタＰＴｒの抵抗が下がり、制
御用ＩＣ０１のフィードバック電圧Ｖｆｂが下がる。こ
の結果、制御用ＩＣ０１の駆動パルスＶｏｕｔのパルス
幅（ＭＯＳＦＥＴのＭＮ１のオン期間を与える）が狭く
なり、トランスに供給されるエネルギが減り、結果とし
て２次側出力電圧ＤＣＶが下がるというように負帰還ル
ープによる制御が行われる。
【００１０】なお、図５において、トランスＴｆの３次
巻線ｎ３の誘起電圧は、２次巻線ｎ２と同様にダイオー
ドＤ３を介して取り出され、ツエナーダイオードＺＤと
コンデンサＣ１００によって一定の直流電圧となり、制
御用ＩＣ０１の電源端子ＶＣＣに供給される。また、制
御用ＩＣ０１のタイミング抵抗端子ＲＴには、後述する
発振回路の周波数を定めるタイミング抵抗Ｒｔが接続さ
れ、同じく端子ＩＳ＋には、このスイッチング電源の過
電流保護のためにトランス１次巻線ｎ１に接続された電
流検出抵抗Ｒｉｓの電圧が入力され、同じく端子ＣＳに
は、保護動作の時限を定めるコンデンサが接続される。
巻線ｎ３の誘起電圧は、２次巻線ｎ２と同様にダイオー
ドＤ３を介して取り出され、ツエナーダイオードＺＤと
コンデンサＣ１００によって一定の直流電圧となり、制
御用ＩＣ０１の電源端子ＶＣＣに供給される。また、制
御用ＩＣ０１のタイミング抵抗端子ＲＴには、後述する
発振回路の周波数を定めるタイミング抵抗Ｒｔが接続さ
れ、同じく端子ＩＳ＋には、このスイッチング電源の過
電流保護のためにトランス１次巻線ｎ１に接続された電
流検出抵抗Ｒｉｓの電圧が入力され、同じく端子ＣＳに
は、保護動作の時限を定めるコンデンサが接続される。
【００１１】また、制御用ＩＣ０１の端子ＲＥＦは、こ
のＩＣ０１内で作られる５Ｖの基準電源Ｖｄｄ１を参照
するための端子で、この例では平滑コンデンサが接続さ
れている。図７は制御用ＩＣ０１内のＰＷＭ制御パルス
生成回路の基本構成を示す。同図においてＯＳＣは所定
振幅の三角波電圧Ｖｃｔを発振出力する発振回路、ＣＰ
０は三角波電圧Ｖｃｔとフィードバック電圧Ｖｆｂを比
較し、その比較出力としてのＰＷＭ制御されたオン／オ
フ信号を出力するＰＷＭコンパレータ、ＢＵＦはこのＰ
ＷＭコンパレータの出力信号を増幅し、図外の半導体ス
イッチング素子ＭＮ１へ駆動パルスＶｏｕｔとして与え
るバッファ回路である。なお、二重丸で示した端子ＦＢ
とＯＵＴは制御用ＩＣ０１の端子を意味している。
のＩＣ０１内で作られる５Ｖの基準電源Ｖｄｄ１を参照
するための端子で、この例では平滑コンデンサが接続さ
れている。図７は制御用ＩＣ０１内のＰＷＭ制御パルス
生成回路の基本構成を示す。同図においてＯＳＣは所定
振幅の三角波電圧Ｖｃｔを発振出力する発振回路、ＣＰ
０は三角波電圧Ｖｃｔとフィードバック電圧Ｖｆｂを比
較し、その比較出力としてのＰＷＭ制御されたオン／オ
フ信号を出力するＰＷＭコンパレータ、ＢＵＦはこのＰ
ＷＭコンパレータの出力信号を増幅し、図外の半導体ス
イッチング素子ＭＮ１へ駆動パルスＶｏｕｔとして与え
るバッファ回路である。なお、二重丸で示した端子ＦＢ
とＯＵＴは制御用ＩＣ０１の端子を意味している。
【００１２】また図６は制御用ＩＣ０１内の発振回路Ｏ
ＳＣの原理説明用の簡略回路を示す。次に図６により発
振の仕組みを説明する。 内部の５Ｖの基準電圧Ｖｄｄ１から所定の電流値の２
つの電流源Ｉｃｔ１及びＩｃｔ２を作る。なお、図５で
述べたタイミング抵抗Ｒｔは、その電流により電流源Ｉ
ｃｔ１及びＩｃｔ２の電流値を定め、この発振回路の発
振周波数を定める役割を持つ。
ＳＣの原理説明用の簡略回路を示す。次に図６により発
振の仕組みを説明する。 内部の５Ｖの基準電圧Ｖｄｄ１から所定の電流値の２
つの電流源Ｉｃｔ１及びＩｃｔ２を作る。なお、図５で
述べたタイミング抵抗Ｒｔは、その電流により電流源Ｉ
ｃｔ１及びＩｃｔ２の電流値を定め、この発振回路の発
振周波数を定める役割を持つ。
【００１３】この電流源Ｉｃｔ１及びＩｃｔ２の出力
する定電流で右端のタイミングコンデンサＣｔを充放電
する。スイッチＳＷ１の上側に配置した電流源Ｉｃｔ１
は充電用、スイッチＳＷ２の下側の電流源Ｉｃｔ２は放
電用に用い、スイッチＳＷ１，ＳＷ２を交互にオンする
ことで充放電を行う。なお、スイッチＳＷ１，ＳＷ２は
実際はＣＭＯＳトランジスタで構成されている。
する定電流で右端のタイミングコンデンサＣｔを充放電
する。スイッチＳＷ１の上側に配置した電流源Ｉｃｔ１
は充電用、スイッチＳＷ２の下側の電流源Ｉｃｔ２は放
電用に用い、スイッチＳＷ１，ＳＷ２を交互にオンする
ことで充放電を行う。なお、スイッチＳＷ１，ＳＷ２は
実際はＣＭＯＳトランジスタで構成されている。
【００１４】タイミングコンデンサＣｔの電圧（三角
波電圧または発振波電圧という）Ｖｃｔを２つのコンパ
レータＣＰｌ、ＣＰ２に入力し、発振波形の上下限電圧
と比較する。 図の例では、コンパレータＣＰｌが上限電圧３Ｖ、Ｃ
Ｐ２が下限電圧１Ｖとの比較を行っており、この上限電
圧３Ｖと下限電圧１Ｖは、５Ｖの基準電圧Ｖｄｄ１を分
割する分圧抵抗Ｒ１１〜Ｒ１３により作り出される。
波電圧または発振波電圧という）Ｖｃｔを２つのコンパ
レータＣＰｌ、ＣＰ２に入力し、発振波形の上下限電圧
と比較する。 図の例では、コンパレータＣＰｌが上限電圧３Ｖ、Ｃ
Ｐ２が下限電圧１Ｖとの比較を行っており、この上限電
圧３Ｖと下限電圧１Ｖは、５Ｖの基準電圧Ｖｄｄ１を分
割する分圧抵抗Ｒ１１〜Ｒ１３により作り出される。
【００１５】コンパレータＣＰｌ，ＣＰ２の出力はＮ
ＡＮＤゲートからなるＲＳフリップフロツプＦＦ１とイ
ンバータＩＮＶ１，ＩＮＶ２を介して、スイッチＳＷ
１，ＳＷ２を切り換える入力とする。 タイミングコンデンサＣｔの電圧Ｖｃｔが１Ｖ以下の
場合、コンパレータの出力はＣＰｌが“Ｈ”、ＣＰ２が
“Ｌ”となり、フリップフロツプＦＦ１の出力が“Ｈ”
になるため、上側のスイッチＳＷ１がオンしてコンデン
サＣｔの充電を行う。充電が開始され、コンデンサＣｔ
の電圧Ｖｃｔが３Ｖ以上になると、コンパレータＣＰｌ
の出力が“Ｌ”、ＣＰ２の出力が“Ｈ”となり、フリッ
プフロツプＦＦ１は“Ｌ”を出力する。そのため、上側
のスイッチＳＷ１は切れて下側のスイッチＳＷ２が入
り、コンデンサＣｔの放電が開始される。
ＡＮＤゲートからなるＲＳフリップフロツプＦＦ１とイ
ンバータＩＮＶ１，ＩＮＶ２を介して、スイッチＳＷ
１，ＳＷ２を切り換える入力とする。 タイミングコンデンサＣｔの電圧Ｖｃｔが１Ｖ以下の
場合、コンパレータの出力はＣＰｌが“Ｈ”、ＣＰ２が
“Ｌ”となり、フリップフロツプＦＦ１の出力が“Ｈ”
になるため、上側のスイッチＳＷ１がオンしてコンデン
サＣｔの充電を行う。充電が開始され、コンデンサＣｔ
の電圧Ｖｃｔが３Ｖ以上になると、コンパレータＣＰｌ
の出力が“Ｌ”、ＣＰ２の出力が“Ｈ”となり、フリッ
プフロツプＦＦ１は“Ｌ”を出力する。そのため、上側
のスイッチＳＷ１は切れて下側のスイッチＳＷ２が入
り、コンデンサＣｔの放電が開始される。
【００１６】この充放電は定電流で行われるため、充
放電の速度が一定である。従って、コンデンサＣｔの電
圧Ｖｃｔは、上下限電圧（この例では３Ｖと１Ｖ）の間
を一定の時間をかけて昇降する。 以上の仕組みによるタイミングコンデンサＣｔの電圧
Ｖｃｔの波形が図の三角波電圧端子ＣＴ部分に示すよう
な発振波形で、立上り時間と立下がり時間の等しい三角
波の発振波形となる。
放電の速度が一定である。従って、コンデンサＣｔの電
圧Ｖｃｔは、上下限電圧（この例では３Ｖと１Ｖ）の間
を一定の時間をかけて昇降する。 以上の仕組みによるタイミングコンデンサＣｔの電圧
Ｖｃｔの波形が図の三角波電圧端子ＣＴ部分に示すよう
な発振波形で、立上り時間と立下がり時間の等しい三角
波の発振波形となる。
【００１７】このように、スイッチング電源装置を制御
するＰＷＭ制御方式の制御用ＩＣ０１では、ＲＴ端子の
タイミング抵抗Ｒｔに流れる電流によって定まる定電流
で、制御用ＩＣ内のＣＴ端子に接続されたタイミングコ
ンデンサＣｔを一定の電圧振幅範囲内で充放電し、その
三角波によって一定の周波数で周期を刻み、この三角波
の発振電圧波形ＶｃｔとＦＢ端子のフィードバック電圧
ＶｆｂをＰＷＭコンパレータＣＰ０で比較し、三角波電
圧波形Ｖｃｔより、フィードバック電圧Ｖｆｂが高い期
間、オンパルスを発生する回路方式が一般的である。
するＰＷＭ制御方式の制御用ＩＣ０１では、ＲＴ端子の
タイミング抵抗Ｒｔに流れる電流によって定まる定電流
で、制御用ＩＣ内のＣＴ端子に接続されたタイミングコ
ンデンサＣｔを一定の電圧振幅範囲内で充放電し、その
三角波によって一定の周波数で周期を刻み、この三角波
の発振電圧波形ＶｃｔとＦＢ端子のフィードバック電圧
ＶｆｂをＰＷＭコンパレータＣＰ０で比較し、三角波電
圧波形Ｖｃｔより、フィードバック電圧Ｖｆｂが高い期
間、オンパルスを発生する回路方式が一般的である。
【００１８】電源が安定動作している状態では、制御用
ＩＣ０１のＦＢ端子のフィードバック電圧Ｖｆｂは一定
値に安定し、その電圧値に相当する期間、ＭＯＳＦＥＴ
のＭＮ１をオンさせる駆動パルスＶｏｕｔが、制御用Ｉ
Ｃ０１のＯＵＴ端子からＭＯＳＦＥＴのゲートに出力さ
れる。
ＩＣ０１のＦＢ端子のフィードバック電圧Ｖｆｂは一定
値に安定し、その電圧値に相当する期間、ＭＯＳＦＥＴ
のＭＮ１をオンさせる駆動パルスＶｏｕｔが、制御用Ｉ
Ｃ０１のＯＵＴ端子からＭＯＳＦＥＴのゲートに出力さ
れる。
【００１９】
【発明が解決しようとする課題】前述のようにスイッチ
ング電源制御用ＩＣは、最近は低消費電力化の要求から
ＣＭＯＳ化が進んでいる。この結果、動作電流が減って
端子のインピーダンスが大きくなりノイズ耐量が低下す
るなどの不具合が発生することがある。また、さらに低
消費電力化を進めるため、軽負荷時には発振器のＲＴ端
子部のタイミング抵抗Ｒｔの電流を調整し、三角波電圧
の発振周波数を低減させスイッチングロスの削減を行う
機能を内蔵した制御用ＩＣもある。このような制御用Ｉ
Ｃでは軽負荷状態で次のような問題を発生し易くなる。
ング電源制御用ＩＣは、最近は低消費電力化の要求から
ＣＭＯＳ化が進んでいる。この結果、動作電流が減って
端子のインピーダンスが大きくなりノイズ耐量が低下す
るなどの不具合が発生することがある。また、さらに低
消費電力化を進めるため、軽負荷時には発振器のＲＴ端
子部のタイミング抵抗Ｒｔの電流を調整し、三角波電圧
の発振周波数を低減させスイッチングロスの削減を行う
機能を内蔵した制御用ＩＣもある。このような制御用Ｉ
Ｃでは軽負荷状態で次のような問題を発生し易くなる。
【００２０】図８は従来のＰＷＭ制御パルス生成回路の
問題点を説明するための図７の各部の波形図である。図
７では前述のように発振回路ＯＳＣからの三角波電圧Ｖ
ｃｔと、ＦＢ端子のフィードバック電圧Ｖｆｂを比較
し、フィードバック電圧Ｖｆｂが三角波電圧Ｖｃｔより
高い時にＯＵＴ端子がＨｉｇｈレベルの駆動パルスＶｏ
ｕｔを出力し、図外の半導体スイッチング素子としての
ＭＯＳＦＥＴのＭＮ１をオンさせる。
問題点を説明するための図７の各部の波形図である。図
７では前述のように発振回路ＯＳＣからの三角波電圧Ｖ
ｃｔと、ＦＢ端子のフィードバック電圧Ｖｆｂを比較
し、フィードバック電圧Ｖｆｂが三角波電圧Ｖｃｔより
高い時にＯＵＴ端子がＨｉｇｈレベルの駆動パルスＶｏ
ｕｔを出力し、図外の半導体スイッチング素子としての
ＭＯＳＦＥＴのＭＮ１をオンさせる。
【００２１】この場合、図８の波形に示したように、駆
動パルスＶｏｕｔのＨｉｇｈレベルの期間（オン期間）
が短くなっている軽負荷状態で、発振回路ＯＳＣの発振
周波数が遅くなっている（つまり、三角波電圧Ｖｃｔの
昇降の勾配が緩やかな）時に、急激に負荷が重くなるよ
うな状態を想定してＦＢ端子のフィードバック電圧Ｖｆ
ｂが周期の後半で急激に上昇したとすると、駆動パルス
Ｖｏｕｔに斜線部のような不要なオンパルスが発生し、
三角波電圧Ｖｃｔの１周期の中で２度のオンパルス（い
わゆるダブルパルス）が発生する場合が生ずる。
動パルスＶｏｕｔのＨｉｇｈレベルの期間（オン期間）
が短くなっている軽負荷状態で、発振回路ＯＳＣの発振
周波数が遅くなっている（つまり、三角波電圧Ｖｃｔの
昇降の勾配が緩やかな）時に、急激に負荷が重くなるよ
うな状態を想定してＦＢ端子のフィードバック電圧Ｖｆ
ｂが周期の後半で急激に上昇したとすると、駆動パルス
Ｖｏｕｔに斜線部のような不要なオンパルスが発生し、
三角波電圧Ｖｃｔの１周期の中で２度のオンパルス（い
わゆるダブルパルス）が発生する場合が生ずる。
【００２２】この状態はトランスの飽和、従って１次電
流の急増を招き易いため避けたいところである。そこ
で、主として請求項１，２に関わる発明（以下第１発明
という）は、このダブルパルスの発生を防止するスイッ
チング電源装置の制御回路を提供することを目的とす
る。また、図９は従来のＰＷＭ制御パルス生成回路のみ
ならず、第１発明の同回路においても残る問題点を説明
するための波形図である。図９に示すように発振回路Ｏ
ＳＣの発振周波数が遅く、三角波電圧Ｖｃｔの傾きが少
ない場合に、ＦＢ端子のフィードバック電圧ＶｆｂにＯ
ＵＴ端子の駆動パルスＶｏｕｔに同期したスイッチング
ノイズが重畳した場合、従来回路においては駆動パルス
ＶｏｕｔがＨｉｇｈレベルに変化した直後にパルス割れ
する場合がある。
流の急増を招き易いため避けたいところである。そこ
で、主として請求項１，２に関わる発明（以下第１発明
という）は、このダブルパルスの発生を防止するスイッ
チング電源装置の制御回路を提供することを目的とす
る。また、図９は従来のＰＷＭ制御パルス生成回路のみ
ならず、第１発明の同回路においても残る問題点を説明
するための波形図である。図９に示すように発振回路Ｏ
ＳＣの発振周波数が遅く、三角波電圧Ｖｃｔの傾きが少
ない場合に、ＦＢ端子のフィードバック電圧ＶｆｂにＯ
ＵＴ端子の駆動パルスＶｏｕｔに同期したスイッチング
ノイズが重畳した場合、従来回路においては駆動パルス
ＶｏｕｔがＨｉｇｈレベルに変化した直後にパルス割れ
する場合がある。
【００２３】また第１発明の回路では後述のように三角
波電圧Ｖｃｔの発振の１周期内における駆動パルスＶｏ
ｕｔの２度目のオンパルスはＯＵＴ端子からは出力され
ないため、駆動パルスＶｏｕｔが１回目の非常に細いオ
ンパルスのみとなってしまう場合がある。このような駆
動パルスＶｏｕｔが有害であることは言うまでもない。
そこで、主として請求項３，４に関わる発明（以下第２
発明という）は、この駆動パルスＶｏｕｔのパルス割れ
を防止するスイッチング電源装置の制御回路を提供する
ことを目的とする。
波電圧Ｖｃｔの発振の１周期内における駆動パルスＶｏ
ｕｔの２度目のオンパルスはＯＵＴ端子からは出力され
ないため、駆動パルスＶｏｕｔが１回目の非常に細いオ
ンパルスのみとなってしまう場合がある。このような駆
動パルスＶｏｕｔが有害であることは言うまでもない。
そこで、主として請求項３，４に関わる発明（以下第２
発明という）は、この駆動パルスＶｏｕｔのパルス割れ
を防止するスイッチング電源装置の制御回路を提供する
ことを目的とする。
【００２４】
【課題を解決するための手段】前記の課題を解決するた
めに、 請求項１のスイッチング電源装置の制御回路
は、半導体スイッチング素子（ＭＯＳＦＥＴのＭＮ１な
ど）をオン／オフ駆動して、少なくともエネルギ源とな
る原直流電源（商用電源を全波整流器ＤＢ１を介し整流
してコンデンサＣ１０１の両端に得られた直流電源な
ど）を開閉し、安定化直流電源（コンデンサＣ１０２等
の両端に得られた直流電源など）を作って外部の負荷へ
供給するスイッチング電源装置を制御する回路であっ
て、所定の最大値と最小値との間で昇降を繰り返す三角
波電圧（Ｖｃｔ）を発振出力する発振手段（発振回路Ｏ
ＳＣ）、前記安定化直流電源の外部負荷への供給電圧に
対応するフィードバック電圧（Ｖｆｂ）と前記三角波電
圧とを比較してこの比較結果を示す（“Ｈ”，“Ｌ”な
どの）２値信号を、該２値信号のうち前記フィードバッ
ク電圧の波形が正常な状態で前記供給電圧が上昇したと
き時間幅が減少すべき側（“Ｈ”など）の信号をオン信
号、同じく時間幅が増加すべき側（“Ｌ”など）の信号
をオフ信号とするＰＷＭ制御信号として出力するＰＷＭ
比較手段（ＰＷＭコンパレータＣＰ０）、該ＰＷＭ制御
信号のオン信号が前記オン／オフ駆動のオン駆動に対応
するように前記ＰＷＭ制御信号を増幅し、駆動パルス
（Ｖｏｕｔ）として前記半導体スイッチング素子に与え
るバッファ手段（バッファ回路ＢＵＦ））を備えたスイ
ッチング電源装置の制御回路（制御用ＩＣ０１など）に
おいて、前記ＰＷＭ制御信号のオン信号が消滅した第１
の時点（ｔ４など）から、前記オン信号が正常に消滅す
べき時点（ｔ４）の後に最初に前記三角波電圧の昇降が
切り替わる第２の時点（ｔ５）までの間、前記ＰＷＭ制
御信号のオン信号が前記バッファ手段に入力されること
を阻止するダブルパルス防止手段を備えたものとする。
めに、 請求項１のスイッチング電源装置の制御回路
は、半導体スイッチング素子（ＭＯＳＦＥＴのＭＮ１な
ど）をオン／オフ駆動して、少なくともエネルギ源とな
る原直流電源（商用電源を全波整流器ＤＢ１を介し整流
してコンデンサＣ１０１の両端に得られた直流電源な
ど）を開閉し、安定化直流電源（コンデンサＣ１０２等
の両端に得られた直流電源など）を作って外部の負荷へ
供給するスイッチング電源装置を制御する回路であっ
て、所定の最大値と最小値との間で昇降を繰り返す三角
波電圧（Ｖｃｔ）を発振出力する発振手段（発振回路Ｏ
ＳＣ）、前記安定化直流電源の外部負荷への供給電圧に
対応するフィードバック電圧（Ｖｆｂ）と前記三角波電
圧とを比較してこの比較結果を示す（“Ｈ”，“Ｌ”な
どの）２値信号を、該２値信号のうち前記フィードバッ
ク電圧の波形が正常な状態で前記供給電圧が上昇したと
き時間幅が減少すべき側（“Ｈ”など）の信号をオン信
号、同じく時間幅が増加すべき側（“Ｌ”など）の信号
をオフ信号とするＰＷＭ制御信号として出力するＰＷＭ
比較手段（ＰＷＭコンパレータＣＰ０）、該ＰＷＭ制御
信号のオン信号が前記オン／オフ駆動のオン駆動に対応
するように前記ＰＷＭ制御信号を増幅し、駆動パルス
（Ｖｏｕｔ）として前記半導体スイッチング素子に与え
るバッファ手段（バッファ回路ＢＵＦ））を備えたスイ
ッチング電源装置の制御回路（制御用ＩＣ０１など）に
おいて、前記ＰＷＭ制御信号のオン信号が消滅した第１
の時点（ｔ４など）から、前記オン信号が正常に消滅す
べき時点（ｔ４）の後に最初に前記三角波電圧の昇降が
切り替わる第２の時点（ｔ５）までの間、前記ＰＷＭ制
御信号のオン信号が前記バッファ手段に入力されること
を阻止するダブルパルス防止手段を備えたものとする。
【００２５】また請求項２のスイッチング電源装置の制
御回路は、請求項１に記載のスイッチング電源装置の制
御回路において、前記ダブルパルス防止手段が、（クロ
ック端子ＣＬＫに入力する）前記ＰＷＭ制御信号のオン
信号の消滅によって前記第１の時点にセットされ、この
セットの後の前記第２の時点に前記発振手段から得ら
れ、少なくとも前記三角波電圧の昇降を切り換えるタイ
ミングを示す信号（リセット信号ＲＳＴ２）によってリ
セットされるフリップフロップ（ＤフリップフロップＦ
Ｆ１２など）と、前記ＰＷＭ比較手段とバッファ手段と
の間に挿入され、前記ＰＷＭ制御信号のオン信号が前記
バッファ手段に入力されることを前記フリップフロップ
のセット時の出力信号（ＱＢまたはＱ）によって阻止す
るゲート回路（ＡＮＤゲートＧ１，ＮＡＮＤゲートＧ
１’など）とを備えたものとする。
御回路は、請求項１に記載のスイッチング電源装置の制
御回路において、前記ダブルパルス防止手段が、（クロ
ック端子ＣＬＫに入力する）前記ＰＷＭ制御信号のオン
信号の消滅によって前記第１の時点にセットされ、この
セットの後の前記第２の時点に前記発振手段から得ら
れ、少なくとも前記三角波電圧の昇降を切り換えるタイ
ミングを示す信号（リセット信号ＲＳＴ２）によってリ
セットされるフリップフロップ（ＤフリップフロップＦ
Ｆ１２など）と、前記ＰＷＭ比較手段とバッファ手段と
の間に挿入され、前記ＰＷＭ制御信号のオン信号が前記
バッファ手段に入力されることを前記フリップフロップ
のセット時の出力信号（ＱＢまたはＱ）によって阻止す
るゲート回路（ＡＮＤゲートＧ１，ＮＡＮＤゲートＧ
１’など）とを備えたものとする。
【００２６】また請求項３のスイッチング電源装置の制
御回路は、請求項１の前文に記したと同様なスイッチン
グ電源装置の制御回路において、前記ＰＷＭ制御信号の
オン信号が発生した第１の時点（ｔ２など）から、前記
オン信号が正常に発生すべき時点（ｔ２）の後に最初に
前記三角波電圧の昇降が切り替わる第２の時点（ｔ３）
までの間、前記ＰＷＭ制御信号のオフ信号が前記バッフ
ァ手段に入力されることを阻止するパルス割れ防止手段
を備えたものとする。
御回路は、請求項１の前文に記したと同様なスイッチン
グ電源装置の制御回路において、前記ＰＷＭ制御信号の
オン信号が発生した第１の時点（ｔ２など）から、前記
オン信号が正常に発生すべき時点（ｔ２）の後に最初に
前記三角波電圧の昇降が切り替わる第２の時点（ｔ３）
までの間、前記ＰＷＭ制御信号のオフ信号が前記バッフ
ァ手段に入力されることを阻止するパルス割れ防止手段
を備えたものとする。
【００２７】また請求項４のスイッチング電源装置の制
御回路は、請求項３に記載のスイッチング電源装置の制
御回路において、前記パルス割れ防止手段が、前記ＰＷ
Ｍ制御信号のオン信号の発生によって前記第１の時点に
セットされ、このセットの後の前記第２の時点に前記発
振手段から得られ、少なくとも前記三角波電圧の昇降を
切り換えるタイミングを示す信号（リセット信号ＲＳＴ
１）によってリセットされるフリップフロップ（ＲＳフ
リップフロップＦＦ１１など）と、前記ＰＷＭ比較手段
とバッファ手段との間に挿入され、前記ＰＷＭ制御信号
のオフ信号が前記バッファ手段に入力されることを前記
フリップフロップのセット時の出力信号（Ｑなど）によ
って阻止するゲート回路（ＮＯＲゲートＧ２など）とを
備えたものとする。
御回路は、請求項３に記載のスイッチング電源装置の制
御回路において、前記パルス割れ防止手段が、前記ＰＷ
Ｍ制御信号のオン信号の発生によって前記第１の時点に
セットされ、このセットの後の前記第２の時点に前記発
振手段から得られ、少なくとも前記三角波電圧の昇降を
切り換えるタイミングを示す信号（リセット信号ＲＳＴ
１）によってリセットされるフリップフロップ（ＲＳフ
リップフロップＦＦ１１など）と、前記ＰＷＭ比較手段
とバッファ手段との間に挿入され、前記ＰＷＭ制御信号
のオフ信号が前記バッファ手段に入力されることを前記
フリップフロップのセット時の出力信号（Ｑなど）によ
って阻止するゲート回路（ＮＯＲゲートＧ２など）とを
備えたものとする。
【００２８】また請求項５のスイッチング電源装置の制
御回路は、請求項１ないし４のいずれかに記載のスイッ
チング電源装置の制御回路において、ＩＣ回路からなる
ものとする。即ち、主として請求項１，２に関わる第１
発明（主として請求項３，４に関わる第２発明）の作用
は、ＰＷＭコンパレータＣＰ０が現実にオフ（オン）信
号を発生した時点から、ＰＷＭコンパレータＣＰ０が正
常にオフ（オン）信号を発生すべき時点の後に最初に三
角波電圧の昇降が切り替わる時点までの間は、オン（オ
フ）信号がＰＷＭコンパレータＣＰ０の出力信号を増幅
するバッファ回路ＢＵＦに入力されることを阻止し、バ
ッファ回路ＢＵＦが半導体スイッチング素子へ与える駆
動パルスＶｏｕｔが、ダブルパルスになる（パルス割れ
する）ことを防止するものである。
御回路は、請求項１ないし４のいずれかに記載のスイッ
チング電源装置の制御回路において、ＩＣ回路からなる
ものとする。即ち、主として請求項１，２に関わる第１
発明（主として請求項３，４に関わる第２発明）の作用
は、ＰＷＭコンパレータＣＰ０が現実にオフ（オン）信
号を発生した時点から、ＰＷＭコンパレータＣＰ０が正
常にオフ（オン）信号を発生すべき時点の後に最初に三
角波電圧の昇降が切り替わる時点までの間は、オン（オ
フ）信号がＰＷＭコンパレータＣＰ０の出力信号を増幅
するバッファ回路ＢＵＦに入力されることを阻止し、バ
ッファ回路ＢＵＦが半導体スイッチング素子へ与える駆
動パルスＶｏｕｔが、ダブルパルスになる（パルス割れ
する）ことを防止するものである。
【００２９】
【発明の実施の形態】（実施の形態１）図１は第１発明
の１実施例としての、負荷急変時における駆動パルスＶ
ｏｕｔのダブルパルス化を防止するＰＷＭ制御パルス生
成回路を示し、この図は図７に対応している。図１にお
いては、ＰＷＭコンパレータＣＰ０とバッファ回路ＢＵ
Ｆとの間に、インバータＩＮＶ１１、Ｄフリップフロッ
プＦＦ１２、ＡＮＤゲートＧ１が挿入されている。
の１実施例としての、負荷急変時における駆動パルスＶ
ｏｕｔのダブルパルス化を防止するＰＷＭ制御パルス生
成回路を示し、この図は図７に対応している。図１にお
いては、ＰＷＭコンパレータＣＰ０とバッファ回路ＢＵ
Ｆとの間に、インバータＩＮＶ１１、Ｄフリップフロッ
プＦＦ１２、ＡＮＤゲートＧ１が挿入されている。
【００３０】ＤフリップフロップＦＦ１２は、三角波電
圧Ｖｃｔが上昇過程から下降過程に、換言すればタイミ
ングコンデンサＣｔが充電過程から放電過程に切り替わ
る時点ごとに、立上がっては直ちに立下がる極く狭幅の
信号として発振回路ＯＳＣから取出されるリセット信号
ＲＳＴ２によってリセットされて、その反転出力ＱＢが
“Ｈ”となり、インバータＩＮＶ１１の立上がり出力、
従ってＰＷＭコンパレータＣＰ０の立下がり出力によっ
てセットされて、反転出力ＱＢが“Ｌ”となる。
圧Ｖｃｔが上昇過程から下降過程に、換言すればタイミ
ングコンデンサＣｔが充電過程から放電過程に切り替わ
る時点ごとに、立上がっては直ちに立下がる極く狭幅の
信号として発振回路ＯＳＣから取出されるリセット信号
ＲＳＴ２によってリセットされて、その反転出力ＱＢが
“Ｈ”となり、インバータＩＮＶ１１の立上がり出力、
従ってＰＷＭコンパレータＣＰ０の立下がり出力によっ
てセットされて、反転出力ＱＢが“Ｌ”となる。
【００３１】そして、この反転出力ＱＢがＡＮＤゲート
Ｇ１に入力されて、ＡＮＤゲートＧ１がＰＷＭコンパレ
ータＣＰ０の出力のバッファ回路ＢＵＦ側への通過を開
閉する構成となっている。図２は図１の要部の信号波形
を示し、同図（Ａ）はフィードバック電圧Ｖｆｂが安定
している状態を、同図（Ｂ）はフィードバック電圧Ｖｆ
ｂが急変する状態をそれぞれ示す。
Ｇ１に入力されて、ＡＮＤゲートＧ１がＰＷＭコンパレ
ータＣＰ０の出力のバッファ回路ＢＵＦ側への通過を開
閉する構成となっている。図２は図１の要部の信号波形
を示し、同図（Ａ）はフィードバック電圧Ｖｆｂが安定
している状態を、同図（Ｂ）はフィードバック電圧Ｖｆ
ｂが急変する状態をそれぞれ示す。
【００３２】ここで先ず図２の（Ａ）を説明すると、時
点ｔ１でフリップフロップＦＦ１２はリセットされて、
反転出力ＱＢが“Ｈ”となり、以後、時点ｔ４までＰＷ
ＭコンパレータＣＰ０の出力はＡＮＤゲートＧ１を素通
りする。なお、ＰＷＭコンパレータＣＰ０の出力は時点
ｔ２〜ｔ４の間は、三角波電圧Ｖｃｔがフィードバック
電圧Ｖｆｂを下回るため“Ｈ”となり、時点ｔ２〜ｔ４
の期間を“Ｈ”（オン）とする駆動パルスＶｏｕｔが出
力される。
点ｔ１でフリップフロップＦＦ１２はリセットされて、
反転出力ＱＢが“Ｈ”となり、以後、時点ｔ４までＰＷ
ＭコンパレータＣＰ０の出力はＡＮＤゲートＧ１を素通
りする。なお、ＰＷＭコンパレータＣＰ０の出力は時点
ｔ２〜ｔ４の間は、三角波電圧Ｖｃｔがフィードバック
電圧Ｖｆｂを下回るため“Ｈ”となり、時点ｔ２〜ｔ４
の期間を“Ｈ”（オン）とする駆動パルスＶｏｕｔが出
力される。
【００３３】時点ｔ４において、ＰＷＭコンパレータＣ
Ｐ０の出力が“Ｌ”に立下がると、フリップフロップＦ
Ｆ１２はインバータＩＮＶ１１を介し、クロック端子Ｃ
ＬＫでこのエッジを捉えてセットされ、フリップフロッ
プＦＦ１２の反転出力ＱＢは“Ｌ”になる。このため、
時点ｔ４からフリップフロップＦＦ１２が次にリセット
される時点ｔ５までは、ＰＷＭコンパレータＣＰ０の出
力と無関係にＡＮＤゲートＧ１の出力は“Ｌ”となり、
駆動パルスＶｏｕｔもオフ状態を保つ。
Ｐ０の出力が“Ｌ”に立下がると、フリップフロップＦ
Ｆ１２はインバータＩＮＶ１１を介し、クロック端子Ｃ
ＬＫでこのエッジを捉えてセットされ、フリップフロッ
プＦＦ１２の反転出力ＱＢは“Ｌ”になる。このため、
時点ｔ４からフリップフロップＦＦ１２が次にリセット
される時点ｔ５までは、ＰＷＭコンパレータＣＰ０の出
力と無関係にＡＮＤゲートＧ１の出力は“Ｌ”となり、
駆動パルスＶｏｕｔもオフ状態を保つ。
【００３４】この場合は図示のように、ＰＷＭコンパレ
ータＣＰ０の出力波形と駆動パルスＶｏｕｔの波形は一
致する。次に図２の（Ｂ）を説明する。上述の時点ｔ１
からｔ５までの説明は、ＰＷＭコンパレータＣＰ０の出
力波形を除き、この場合も同様に当てはまる。この場
合、時点ｔ４において、ＰＷＭコンパレータＣＰ０の出
力が立下がることによりフリップフロップ反転出力ＱＢ
が“Ｌ”に反転したのち、フィードバック電圧Ｖｆｂの
急変によって時点ｔａ〜ｔｂの間に、ＰＷＭコンパレー
タＣＰ０が斜線部のような“Ｈ”の信号（つまり、三角
波電圧Ｖｃｔの１発振周期内の２回目の駆動パルスに相
当する信号）を出している。
ータＣＰ０の出力波形と駆動パルスＶｏｕｔの波形は一
致する。次に図２の（Ｂ）を説明する。上述の時点ｔ１
からｔ５までの説明は、ＰＷＭコンパレータＣＰ０の出
力波形を除き、この場合も同様に当てはまる。この場
合、時点ｔ４において、ＰＷＭコンパレータＣＰ０の出
力が立下がることによりフリップフロップ反転出力ＱＢ
が“Ｌ”に反転したのち、フィードバック電圧Ｖｆｂの
急変によって時点ｔａ〜ｔｂの間に、ＰＷＭコンパレー
タＣＰ０が斜線部のような“Ｈ”の信号（つまり、三角
波電圧Ｖｃｔの１発振周期内の２回目の駆動パルスに相
当する信号）を出している。
【００３５】しかし、この斜線部の“Ｈ”信号はフリッ
プフロップ反転出力ＱＢが“Ｌ”のため、ＡＮＤゲート
Ｇ１により阻止されバッファ回路ＢＵＦ側には出力され
ない。このようにして、駆動パルスＶｏｕｔのダブルパ
ルス化を防止することができる。 （実施の形態２）図３は第２発明の１実施例としての、
フィードバック電圧Ｖｆｂのノイズ変動時における駆動
パルスＶｏｕｔのパルス割れを防止するＰＷＭ制御パル
ス生成回路を示し、図４は図３の要部の動作波形を示
す。但し図３の実施例は第１発明も併せ実施した場合を
示している。
プフロップ反転出力ＱＢが“Ｌ”のため、ＡＮＤゲート
Ｇ１により阻止されバッファ回路ＢＵＦ側には出力され
ない。このようにして、駆動パルスＶｏｕｔのダブルパ
ルス化を防止することができる。 （実施の形態２）図３は第２発明の１実施例としての、
フィードバック電圧Ｖｆｂのノイズ変動時における駆動
パルスＶｏｕｔのパルス割れを防止するＰＷＭ制御パル
ス生成回路を示し、図４は図３の要部の動作波形を示
す。但し図３の実施例は第１発明も併せ実施した場合を
示している。
【００３６】次に図４を参照しつつ図３の構成と動作を
述べる。この図３においては、ＰＷＭコンパレータＣＰ
０とバッファ回路ＢＵＦの間にＲＳフリップフロップＦ
Ｆ１１、ＤフリップフロップＦＦ１２、ＮＯＲゲートＧ
２、ＮＡＮＤゲートＧ１’が設けられている。ここで、
第２発明に関わる回路はＲＳフリップフロップＦＦ１１
およびＮＯＲゲートＧ２からなる回路で、Ｄフリップフ
ロップＦＦ１２およびＮＡＮＤゲートＧ１’からなる回
路は、図１のＤフリップフロップＦＦ１２およびＡＮＤ
ゲートＧ１からなる第１発明に関わる回路と同等の機能
を持つ。
述べる。この図３においては、ＰＷＭコンパレータＣＰ
０とバッファ回路ＢＵＦの間にＲＳフリップフロップＦ
Ｆ１１、ＤフリップフロップＦＦ１２、ＮＯＲゲートＧ
２、ＮＡＮＤゲートＧ１’が設けられている。ここで、
第２発明に関わる回路はＲＳフリップフロップＦＦ１１
およびＮＯＲゲートＧ２からなる回路で、Ｄフリップフ
ロップＦＦ１２およびＮＡＮＤゲートＧ１’からなる回
路は、図１のＤフリップフロップＦＦ１２およびＡＮＤ
ゲートＧ１からなる第１発明に関わる回路と同等の機能
を持つ。
【００３７】即ち、図３のＤフリップフロップＦＦ１２
およびＮＡＮＤゲートＧ１’の機能を述べると、Ｄフリ
ップフロップＦＦ１２は三角波電圧Ｖｃｔが上昇から下
降に切り替わる時点ｔ１ごとにリセットされてＮＡＮＤ
ゲートＧ１’を開く。そしてＮＯＲゲートＧ２の出力が
時点ｔ３（三角波電圧Ｖｃｔの下降→上昇の切替時点）
以後に“Ｈ”に立上がる時点（従って本例では、ＰＷＭ
コンパレータＣＰ０の出力が正常に“Ｌ”に立下がる時
点）ｔ４にセットされてＮＡＮＤゲートＧ１’を閉じ
る。
およびＮＡＮＤゲートＧ１’の機能を述べると、Ｄフリ
ップフロップＦＦ１２は三角波電圧Ｖｃｔが上昇から下
降に切り替わる時点ｔ１ごとにリセットされてＮＡＮＤ
ゲートＧ１’を開く。そしてＮＯＲゲートＧ２の出力が
時点ｔ３（三角波電圧Ｖｃｔの下降→上昇の切替時点）
以後に“Ｈ”に立上がる時点（従って本例では、ＰＷＭ
コンパレータＣＰ０の出力が正常に“Ｌ”に立下がる時
点）ｔ４にセットされてＮＡＮＤゲートＧ１’を閉じ
る。
【００３８】ここで、ＤフリップフロップＦＦ１２のセ
ット時点がｔ３以後となるのは、ＰＷＭコンパレータＣ
Ｐ０の出力が最初に“Ｈ”になる時点ｔ２から時点ｔ３
までは、後述する第２発明の働きにより、ＮＯＲゲート
Ｇ２の出力が“Ｌ”に保たれ、ＰＷＭコンパレータＣＰ
０の出力は時点ｔ３以後、ＮＯＲゲートＧ２を自由通過
（但し論理は通過後反転）するようになるからである。
ット時点がｔ３以後となるのは、ＰＷＭコンパレータＣ
Ｐ０の出力が最初に“Ｈ”になる時点ｔ２から時点ｔ３
までは、後述する第２発明の働きにより、ＮＯＲゲート
Ｇ２の出力が“Ｌ”に保たれ、ＰＷＭコンパレータＣＰ
０の出力は時点ｔ３以後、ＮＯＲゲートＧ２を自由通過
（但し論理は通過後反転）するようになるからである。
【００３９】ＤフリップフロップＦＦ１２は、こうして
時点ｔ４から次のリセット時点ｔ５までセットされてＮ
ＡＮＤゲートＧ１’を閉じるため、この間に負荷の急変
などによりＰＷＭコンパレータＣＰ０が２回目のオンパ
ルス（“Ｈ”）を発生したとしても、この２回目のオン
パルスはＮＡＮＤゲートＧ１’によって阻止され、バッ
ファ回路ＢＵＦ側には出力されない。
時点ｔ４から次のリセット時点ｔ５までセットされてＮ
ＡＮＤゲートＧ１’を閉じるため、この間に負荷の急変
などによりＰＷＭコンパレータＣＰ０が２回目のオンパ
ルス（“Ｈ”）を発生したとしても、この２回目のオン
パルスはＮＡＮＤゲートＧ１’によって阻止され、バッ
ファ回路ＢＵＦ側には出力されない。
【００４０】なお、図３のＤフリップフロップＦＦ１２
およびＮＡＮＤゲートＧ１’の回路が図１の対応する回
路と異なる点は、図３の場合、ＮＡＮＤゲートＧ１’と
ＰＷＭコンパレータＣＰ０との間にＮＯＲゲートＧ２が
挿入されているため、ＮＡＮＤゲートＧ１’が図１とは
逆論理の信号を開閉するようにし、このために図３のＤ
フリップフロップＦＦ１２からＮＡＮＤゲートＧ１’へ
も図１とは逆論理のＱ出力を与えている点である。
およびＮＡＮＤゲートＧ１’の回路が図１の対応する回
路と異なる点は、図３の場合、ＮＡＮＤゲートＧ１’と
ＰＷＭコンパレータＣＰ０との間にＮＯＲゲートＧ２が
挿入されているため、ＮＡＮＤゲートＧ１’が図１とは
逆論理の信号を開閉するようにし、このために図３のＤ
フリップフロップＦＦ１２からＮＡＮＤゲートＧ１’へ
も図１とは逆論理のＱ出力を与えている点である。
【００４１】次に、本第２発明の主眼となるＲＳフリッ
プフロップＦＦ１１およびＮＯＲゲートＧ２の機能を説
明する。時点ｔ２においてＰＷＭコンパレータＣＰ０の
出力が一度“Ｈ”になると、この“Ｈ”の信号がＲＳフ
リップ・フロツプＦＦ１１のセット信号となり、その出
力Ｑを“Ｈ”とする。ＲＳフリップ・フロツプＦＦ１１
のリセット信号には、タイミングコンデンサＣｔの充電
期間に“Ｈ”、放電期間に“Ｌ”となる発振回路ＯＳＣ
からのリセット信号ＲＳＴ１が用いられ、ＲＳフリップ
・フロツプＦＦ１１はタイミングコンデンサＣｔが放電
から充電に切り替わる時点ｔ３にリセットされてその出
力Ｑが“Ｌ”となる。従って、ＲＳフリップ・フロツプ
ＦＦ１１の出力Ｑは時点ｔ２からｔ３まで“Ｈ”を保
つ。
プフロップＦＦ１１およびＮＯＲゲートＧ２の機能を説
明する。時点ｔ２においてＰＷＭコンパレータＣＰ０の
出力が一度“Ｈ”になると、この“Ｈ”の信号がＲＳフ
リップ・フロツプＦＦ１１のセット信号となり、その出
力Ｑを“Ｈ”とする。ＲＳフリップ・フロツプＦＦ１１
のリセット信号には、タイミングコンデンサＣｔの充電
期間に“Ｈ”、放電期間に“Ｌ”となる発振回路ＯＳＣ
からのリセット信号ＲＳＴ１が用いられ、ＲＳフリップ
・フロツプＦＦ１１はタイミングコンデンサＣｔが放電
から充電に切り替わる時点ｔ３にリセットされてその出
力Ｑが“Ｌ”となる。従って、ＲＳフリップ・フロツプ
ＦＦ１１の出力Ｑは時点ｔ２からｔ３まで“Ｈ”を保
つ。
【００４２】ＮＯＲゲートＧ２は、ＰＷＭコンパレータ
ＣＰ０の出力とこのＲＳフリップ・フロツプＦＦ１１の
出力Ｑとを入力とするので、ＮＯＲゲートＧ２の出力は
時点ｔ２からｔ３までは“Ｌ”を保ち、ＰＷＭコンパレ
ータＣＰ０の出力が時点ｔ２の直後の時点ｔｃ〜ｔｄの
期間のようにパルス割れを起こしても変化しない。そし
て、ＮＯＲゲートＧ２は、時点ｔ３以後は次のセット時
点までＰＷＭコンパレータＣＰ０の出力を自由に反転通
過させる。この結果、ＮＯＲゲートＧ２の出力は時点ｔ
２〜ｔ４の期間、パルス割れなしに“Ｌ”となる。
ＣＰ０の出力とこのＲＳフリップ・フロツプＦＦ１１の
出力Ｑとを入力とするので、ＮＯＲゲートＧ２の出力は
時点ｔ２からｔ３までは“Ｌ”を保ち、ＰＷＭコンパレ
ータＣＰ０の出力が時点ｔ２の直後の時点ｔｃ〜ｔｄの
期間のようにパルス割れを起こしても変化しない。そし
て、ＮＯＲゲートＧ２は、時点ｔ３以後は次のセット時
点までＰＷＭコンパレータＣＰ０の出力を自由に反転通
過させる。この結果、ＮＯＲゲートＧ２の出力は時点ｔ
２〜ｔ４の期間、パルス割れなしに“Ｌ”となる。
【００４３】一方、前述のように時点ｔ１〜ｔ４の期
間、従って時点ｔ２からｔ４まではＮＡＮＤゲートＧ
１’は開の状態にある。結果としてＮＡＮＤゲートＧ
１’の出力、従って駆動パルスＶｏｕｔは時点ｔ２〜ｔ
４の期間、パルス割れのない“Ｈ”（オン）のパルスと
なる。このようにして、フィードバック電圧Ｖｆｂにノ
イズ変動があっても、正常なパルス幅の駆動パルスＶｏ
ｕｔを得ることができる。
間、従って時点ｔ２からｔ４まではＮＡＮＤゲートＧ
１’は開の状態にある。結果としてＮＡＮＤゲートＧ
１’の出力、従って駆動パルスＶｏｕｔは時点ｔ２〜ｔ
４の期間、パルス割れのない“Ｈ”（オン）のパルスと
なる。このようにして、フィードバック電圧Ｖｆｂにノ
イズ変動があっても、正常なパルス幅の駆動パルスＶｏ
ｕｔを得ることができる。
【００４４】
【発明の効果】三角波電圧Ｖｃｔを発振出力する発振回
路ＯＳＣ、外部負荷への供給電圧に対応するフィードバ
ック電圧Ｖｆｂと三角波電圧とを比較してその比較結果
を半導体スイッチング素子のオン／オフ期間を定めるＰ
ＷＭ制御信号として出力するＰＷＭコンパレータＣＰ
０、ＰＷＭ制御信号を増幅し、駆動パルスＶｏｕｔとし
て半導体スイッチング素子に与えるバッファ回路ＢＵＦ
を備えたスイッチング電源装置の制御回路において、第
１発明によれば、ＰＷＭコンパレータＣＰ０が現実にオ
フ信号（オフのＰＷＭ制御信号）を発生した時点から、
ＰＷＭコンパレータＣＰ０が正常にオフ信号を発生すべ
き時点の後に最初に三角波電圧の昇降が切り替わる時点
までの間は、ＰＷＭコンパレータＣＰ０とバッファ回路
ＢＵＦとの間に挿入したゲート回路をフリップフロップ
により閉状態として、オン信号（オンのＰＷＭ制御信
号）がバッファ回路ＢＵＦに入力されることを阻止する
ようにしたので、軽負荷状態のスイッチング電源装置に
急激に負荷が掛かり、フィードバック電圧が急変し、Ｐ
ＷＭコンパレータＣＰ０が三角波電圧の１周期内に２回
目のオン信号を出した場合にも、この２回目のオン信号
はバッファ回路ＢＵＦに入力されず、半導体スイッチン
グ素子への駆動パルスＶｏｕｔがダブルパルスになるこ
とを防止することができる。
路ＯＳＣ、外部負荷への供給電圧に対応するフィードバ
ック電圧Ｖｆｂと三角波電圧とを比較してその比較結果
を半導体スイッチング素子のオン／オフ期間を定めるＰ
ＷＭ制御信号として出力するＰＷＭコンパレータＣＰ
０、ＰＷＭ制御信号を増幅し、駆動パルスＶｏｕｔとし
て半導体スイッチング素子に与えるバッファ回路ＢＵＦ
を備えたスイッチング電源装置の制御回路において、第
１発明によれば、ＰＷＭコンパレータＣＰ０が現実にオ
フ信号（オフのＰＷＭ制御信号）を発生した時点から、
ＰＷＭコンパレータＣＰ０が正常にオフ信号を発生すべ
き時点の後に最初に三角波電圧の昇降が切り替わる時点
までの間は、ＰＷＭコンパレータＣＰ０とバッファ回路
ＢＵＦとの間に挿入したゲート回路をフリップフロップ
により閉状態として、オン信号（オンのＰＷＭ制御信
号）がバッファ回路ＢＵＦに入力されることを阻止する
ようにしたので、軽負荷状態のスイッチング電源装置に
急激に負荷が掛かり、フィードバック電圧が急変し、Ｐ
ＷＭコンパレータＣＰ０が三角波電圧の１周期内に２回
目のオン信号を出した場合にも、この２回目のオン信号
はバッファ回路ＢＵＦに入力されず、半導体スイッチン
グ素子への駆動パルスＶｏｕｔがダブルパルスになるこ
とを防止することができる。
【００４５】また第２発明によれば、ＰＷＭコンパレー
タＣＰ０が現実にオン信号を発生した時点から、ＰＷＭ
コンパレータＣＰ０が正常にオン信号を発生すべき時点
の後に最初に三角波電圧の昇降が切り替わる時点までの
間は、ＰＷＭコンパレータＣＰ０とバッファ回路ＢＵＦ
との間に挿入したゲート回路をフリップフロップにより
閉状態として、オフ信号がバッファ回路ＢＵＦに入力さ
れることを阻止するようにしたので、三角波電圧の発振
周波数が低い状態でフィードバック電圧がノイズによっ
て変動し、ＰＷＭコンパレータＣＰ０のオン信号が割れ
て、本来のオン信号内にオフ信号が介入した場合にも、
この介入したオフ信号はバッファ回路ＢＵＦに入力され
ず、半導体スイッチング素子への駆動パルスＶｏｕｔが
パルス割れすることを防止することができる。
タＣＰ０が現実にオン信号を発生した時点から、ＰＷＭ
コンパレータＣＰ０が正常にオン信号を発生すべき時点
の後に最初に三角波電圧の昇降が切り替わる時点までの
間は、ＰＷＭコンパレータＣＰ０とバッファ回路ＢＵＦ
との間に挿入したゲート回路をフリップフロップにより
閉状態として、オフ信号がバッファ回路ＢＵＦに入力さ
れることを阻止するようにしたので、三角波電圧の発振
周波数が低い状態でフィードバック電圧がノイズによっ
て変動し、ＰＷＭコンパレータＣＰ０のオン信号が割れ
て、本来のオン信号内にオフ信号が介入した場合にも、
この介入したオフ信号はバッファ回路ＢＵＦに入力され
ず、半導体スイッチング素子への駆動パルスＶｏｕｔが
パルス割れすることを防止することができる。
【図１】第１発明の１実施例としてのＰＷＭ制御パルス
生成回路の構成を示す回路図
生成回路の構成を示す回路図
【図２】図１の要部の槻略の動作波形図
【図３】第２発明の１実施例としてのＰＷＭ制御パルス
生成回路の構成を示す回路図
生成回路の構成を示す回路図
【図４】図３の要部の槻略の動作波形図
【図５】スイッチング電源装置の構成例を示す回路図
【図６】スイッチング電源装置の制御用ＩＣ内の発振回
路の原理説明用の回路図
路の原理説明用の回路図
【図７】図１に対応する従来の回路図
【図８】ダブルパルス説明用の波形図
【図９】パルス割れ説明用の波形図
０１ 制御用ＩＣ
ＭＮ１ ＮチャネルＭＯＳＦＥＴ（半導体スイ
ッチング素子） ＤＢ１ 全波整流器 Ｃ１０１，Ｃ１０２ コンデンサ Ｃｔ タイミングコンデンサ Ｒｔ タイミング抵抗 ＣＰ０ ＰＷＭコンパレータ ＢＵＦ バッファ回路 ＯＳＣ 発振回路 ＦＦ１１ ＲＳフリップフロップ ＦＦ１２ Ｄフリップフロップ Ｇ１ ＡＮＤゲート Ｇ１’ ＮＡＮＤゲート Ｇ２ ＮＯＲゲート ＩＮＶ１１ インバータ Ｖｃｔ 三角波電圧（発振波電圧） Ｖｆｂ フィードバック電圧 Ｖｏｕｔ 駆動パルス ＲＳＴ１，ＲＳＴ２ リセット信号 ＣＴ 三角波電圧端子 ＦＢ フィードバック電圧端子 ＲＴ タイミング抵抗端子 ＯＵＴ 駆動パルス出力端子
ッチング素子） ＤＢ１ 全波整流器 Ｃ１０１，Ｃ１０２ コンデンサ Ｃｔ タイミングコンデンサ Ｒｔ タイミング抵抗 ＣＰ０ ＰＷＭコンパレータ ＢＵＦ バッファ回路 ＯＳＣ 発振回路 ＦＦ１１ ＲＳフリップフロップ ＦＦ１２ Ｄフリップフロップ Ｇ１ ＡＮＤゲート Ｇ１’ ＮＡＮＤゲート Ｇ２ ＮＯＲゲート ＩＮＶ１１ インバータ Ｖｃｔ 三角波電圧（発振波電圧） Ｖｆｂ フィードバック電圧 Ｖｏｕｔ 駆動パルス ＲＳＴ１，ＲＳＴ２ リセット信号 ＣＴ 三角波電圧端子 ＦＢ フィードバック電圧端子 ＲＴ タイミング抵抗端子 ＯＵＴ 駆動パルス出力端子
Claims (5)
- 【請求項１】半導体スイッチング素子をオン／オフ駆動
して、少なくともエネルギ源となる原直流電源を開閉
し、安定化直流電源を作って外部の負荷へ供給するスイ
ッチング電源装置を制御する回路であって、 所定の最大値と最小値との間で昇降を繰り返す三角波電
圧を発振出力する発振手段、 前記安定化直流電源の外部負荷への供給電圧に対応する
フィードバック電圧と前記三角波電圧とを比較してこの
比較結果を示す２値信号を、該２値信号のうち前記フィ
ードバック電圧の波形が正常な状態で前記供給電圧が上
昇したとき時間幅が減少すべき側の信号をオン信号、同
じく時間幅が増加すべき側の信号をオフ信号とするＰＷ
Ｍ制御信号として出力するＰＷＭ比較手段、 該ＰＷＭ制御信号のオン信号が前記オン／オフ駆動のオ
ン駆動に対応するように前記ＰＷＭ制御信号を増幅し、
駆動パルスとして前記半導体スイッチング素子に与える
バッファ手段を備えたスイッチング電源装置の制御回路
において、 前記ＰＷＭ制御信号のオン信号が消滅した第１の時点か
ら、前記オン信号が正常に消滅すべき時点の後に最初に
前記三角波電圧の昇降が切り替わる第２の時点までの
間、前記ＰＷＭ制御信号のオン信号が前記バッファ手段
に入力されることを阻止するダブルパルス防止手段を備
えたことを特徴とするスイッチング電源装置の制御回
路。 - 【請求項２】請求項１に記載のスイッチング電源装置の
制御回路において、 前記ダブルパルス防止手段が、前記ＰＷＭ制御信号のオ
ン信号の消滅によって前記第１の時点にセットされ、こ
のセットの後の前記第２の時点に前記発振手段から得ら
れ、少なくとも前記三角波電圧の昇降を切り換えるタイ
ミングを示す信号によってリセットされるフリップフロ
ップと、 前記ＰＷＭ比較手段とバッファ手段との間に挿入され、
前記ＰＷＭ制御信号のオン信号が前記バッファ手段に入
力されることを前記フリップフロップのセット時の出力
信号によって阻止するゲート回路とを備えたことを特徴
とするスイッチング電源装置の制御回路。 - 【請求項３】半導体スイッチング素子をオン／オフ駆動
して、少なくともエネルギ源となる原直流電源を開閉
し、安定化直流電源を作って外部の負荷へ供給するスイ
ッチング電源装置を制御する回路であって、 所定の最大値と最小値との間で昇降を繰り返す三角波電
圧を発振出力する発振手段、 前記安定化直流電源の外部負荷への供給電圧に対応する
フィードバック電圧と前記三角波電圧とを比較してこの
比較結果を示す２値信号を、該２値信号のうち前記フィ
ードバック電圧の波形が正常な状態で前記供給電圧が上
昇したとき時間幅が減少すべき側の信号をオン信号、同
じく時間幅が増加すべき側の信号をオフ信号とするＰＷ
Ｍ制御信号として出力するＰＷＭ比較手段、 該ＰＷＭ制御信号のオン信号が前記オン／オフ駆動のオ
ン駆動に対応するように前記ＰＷＭ制御信号を増幅し、
駆動パルスとして前記半導体スイッチング素子に与える
バッファ手段を備えたスイッチング電源装置の制御回路
において、 前記ＰＷＭ制御信号のオン信号が発生した第１の時点か
ら、前記オン信号が正常に発生すべき時点の後に最初に
前記三角波電圧の昇降が切り替わる第２の時点までの
間、前記ＰＷＭ制御信号のオフ信号が前記バッファ手段
に入力されることを阻止するパルス割れ防止手段を備え
たことを特徴とするスイッチング電源装置の制御回路。 - 【請求項４】請求項３に記載のスイッチング電源装置の
制御回路において、 前記パルス割れ防止手段が、前記ＰＷＭ制御信号のオン
信号の発生によって前記第１の時点にセットされ、この
セットの後の前記第２の時点に前記発振手段から得ら
れ、少なくとも前記三角波電圧の昇降を切り換えるタイ
ミングを示す信号によってリセットされるフリップフロ
ップと、 前記ＰＷＭ比較手段とバッファ手段との間に挿入され、
前記ＰＷＭ制御信号のオフ信号が前記バッファ手段に入
力されることを前記フリップフロップのセット時の出力
信号によって阻止するゲート回路とを備えたことを特徴
とするスイッチング電源装置の制御回路。 - 【請求項５】請求項１ないし４のいずれかに記載のスイ
ッチング電源装置の制御回路において、 ＩＣ回路からなることを特徴とするスイッチング電源装
置の制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001257508A JP4764997B2 (ja) | 2001-08-28 | 2001-08-28 | スイッチング電源装置の制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001257508A JP4764997B2 (ja) | 2001-08-28 | 2001-08-28 | スイッチング電源装置の制御回路 |
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| Publication Number | Publication Date |
|---|---|
| JP2003070247A true JP2003070247A (ja) | 2003-03-07 |
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| JP (1) | JP4764997B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004153922A (ja) * | 2002-10-30 | 2004-05-27 | Seiko Instruments Inc | スイッチングレギュレータ |
| WO2004098034A1 (en) * | 2003-04-28 | 2004-11-11 | Ricoh Company, Ltd. | Step-up/down dc-dc converter |
| WO2007000997A1 (ja) * | 2005-06-29 | 2007-01-04 | Rohm Co., Ltd. | ビデオ信号処理回路、およびそれを搭載した電子機器 |
| JP2007097361A (ja) * | 2005-09-30 | 2007-04-12 | Matsushita Electric Ind Co Ltd | 昇降圧コンバータ |
| WO2007077821A1 (ja) * | 2006-01-05 | 2007-07-12 | Kabushiki Kaisha Toshiba | パルス幅変調装置 |
| JP2009005461A (ja) * | 2007-06-20 | 2009-01-08 | Renesas Technology Corp | 半導体装置およびそれを用いた電源装置 |
| CN101917123A (zh) * | 2010-09-06 | 2010-12-15 | Bcd半导体制造有限公司 | 具有内置线性降频的pwm控制器和pwm控制电路 |
| JP2012143052A (ja) * | 2010-12-28 | 2012-07-26 | Shindengen Electric Mfg Co Ltd | 制御回路 |
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|---|---|---|---|---|
| JPS60249867A (ja) * | 1984-05-22 | 1985-12-10 | Fujitsu Denso Ltd | スイッチングレギュレータのパルス幅制御回路 |
| JPH033660A (ja) * | 1989-05-31 | 1991-01-09 | Nec Corp | スイッチング電源回路 |
-
2001
- 2001-08-28 JP JP2001257508A patent/JP4764997B2/ja not_active Expired - Fee Related
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| US7847639B2 (en) | 2006-01-05 | 2010-12-07 | Kabushiki Kaisha Toshiba | Pulse width modulation device |
| JP2009005461A (ja) * | 2007-06-20 | 2009-01-08 | Renesas Technology Corp | 半導体装置およびそれを用いた電源装置 |
| US8125206B2 (en) | 2007-06-20 | 2012-02-28 | Renesas Electronics Corporation | Semiconductor device and power supply using the same |
| CN101917123A (zh) * | 2010-09-06 | 2010-12-15 | Bcd半导体制造有限公司 | 具有内置线性降频的pwm控制器和pwm控制电路 |
| JP2012143052A (ja) * | 2010-12-28 | 2012-07-26 | Shindengen Electric Mfg Co Ltd | 制御回路 |
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