JPH033660A - スイッチング電源回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、スイッチング電源回路の制御回路の誤動作に
よる漏磁防止回路に属する。

［従来の技術〕 従来、この種のスイッチング電源回路は、第５図のよう
に、入力端子１．２より入力した電圧を。

安定化直流電圧にして出力端子３．４に供給し。

メインスイッチング回路５の出力電圧をパルス幅制御回
路６に入力し９パルス幅制御回路６は、前記入力電圧と
内蔵の設定した基２Ｉ！電源との誤差を増幅したレベル
で内蔵の三角波または短歯状波をスライスすることによ
り前記パルス幅制御回路６の第１及び第２の出力パルス
の幅を決め、前記メインスイッチング回路の出力電圧が
前記パルス幅制御回路内蔵の設定した基準電圧源より高
い場合は前記第１及び第２の出力パルスの幅を狭くシ。

出力電圧が低い場合は出力パルスの幅を広くすることに
より前記メインスイッチング回路５の出力電圧を一定に
保つようにパルス幅が制御され、前記パルス幅制御回路
６の第１及び第２の出力パルスは第６図のように各々Ｔ
の周期で出力され、交互にＴ／２ずつずれて出力されメ
インスイッチング回路５に供給され、前記メインスイッ
チング回路５はハーフブリッジ型またはフルブリッジ型
のスイッチング回路でＴ／２ずつずれて交互にメインス
イッチング素子を前記出力パルスの幅だけ導通すること
により出力端子に電力を供給する。

［発明が解決しようとする課題］ しかしながら、上述した従来のスイッチング電源回路は
、第７図のように、パルス幅制御回路の出力パルスの一
方が、ノイズによる誤動作により。

Ｔの周期間隔が突然Ｔ／２の周期で連続して発生するこ
とがあり、それを防止できないため、メインスイッチン
グ電源回路内のメイントランスの偏磁をおこさせ、過電
流により電源ダウンとなるという欠点がある。

［課題を解決するための手段］ 本願発明によると、入力電圧を受け１該入力電圧を第１
及び第２の制御信号によって制御される複数のスイッチ
ング素子によってスイッチングされた電圧に変換し、該
スイッチングされた電圧を安定化直流電圧に整流し、該
１１流された安定化直流電圧を出力電圧として出力する
メインスイッチング回路と。

前記出力電圧を受け、該出力電圧を処理して前記第１及
び第２の制御信号を前記メインスイッチング回路に供給
する制御信号発生手段とを有するスイッチング電源回路
において。

前記制御信号発生手段は。

前記出力電圧を受け、該出力電圧を予め設定された基準
電圧と比較し、前記出力電圧が前記基準電圧より高いと
きは狭く、低いときは広いパルス幅を持ち、且つ、前記
パルス幅の２倍より長い所定のパルス周期を有し、ノイ
ズによる誤動作によって発生される誤りパルスを含む、
互いに位相が逆相の第１及び第２のパルス幅制御された
パルス列を出力するパルス幅制御回路と。

前記第１及び第２のパルス幅制御されたパルス列を受け
、前記第１のパルス幅制御されたパルス列に前記誤りパ
ルスがあるが否かを前記第２のパルス幅制御されたパル
ス列を使用して判定し、前記誤りパルスがある位置を示
す第１の判定結果信号を出力する第１の判定手段と。

前記第１及び第２のパルス幅制御されたパルス列を受け
、前記第２のパルス幅制御されたパルス列に前記誤りパ
ルスがあるが否かを前記第１のパルス幅制御されたパル
ス列を使用して判定し、前記誤りパルスがある位１を示
す第２の判定結果信号を出力する第２の判定手段と。

前記第１のパルス幅制御されたパルス列がら前記第１の
判定結果信号により前記誤りパルスを抑止し、該抑止さ
れた第１のパルス列を前記第１の制御信号として出力す
る第１の抑止手段と。

前記第２のパルス幅制御されたパルス列から前記第２の
判定結果信号により前記誤りパルスを抑止し、該抑止さ
れた第２のパルス列を前記第２の制御信号として出力す
る第２の抑止手段とを有することを特徴とするスイッチ
ング電源回路が得られる。

また、入力電圧を受け、該入力電圧を第１及び第２の制
御信号によって制御される複数のスイッチング素゛子に
よってスイッチングされた電圧に変換し、該スイッチン
グされた電圧を安定化直流電圧に整流し、該整流された
安定化直流電圧を出力電圧として出力するメインスイッ
チング回路と。

前記出力電圧を受け、該出力電圧を処理して前記第１及
び第２の制御信号を前記メインスイッチング回路に供給
する制御信号発生手段とを有するスイッチング電源回路
において。

前記制ｍ信号発生手段は。

前記出力電圧を受け、該出力電圧を予め設定された基準
電圧と比較し、前記出力電圧が前記基準電圧より高いと
きは狭く、低いときは広いパルス幅を持ち、且つ、前記
パルス幅の２倍より長い所定のパルス周期を有し、ノイ
ズによる誤動作によって発生される誤りパルスを含む、
互いに位相が逆相の第１及び第２のパルス幅制御された
パルス列を出力するパルス幅制御回路と。

前記第１のパルス幅制御されたパルス列を受け。

該第１のパルス幅制御されたパルス列に同期し。

前記第１のパルス幅制御されたパルス列のパルス幅より
長いパルス幅を持つ第１の同期パルス列を出力する第１
の同期パルス列出力手段と。

前記第１のパルス幅制御されたパルス列と前記同期パル
ス列とから前記誤りパルスを除去し、該誤りパルスの除
去されたパルス列を前記第１の制御信号として出力する
第１の誤りパルス除去手段と。

前記第２のパルス幅制御されたパルス列を受け。

該第２のパルス幅制御されたパルス列に同期し。

前記第２のパルス幅制御されたパルス列のパルス幅より
長いパルス幅を持つ第２の同期パルス列を出力する第２
の同期パルス列出力手段と。

前記第２のパルス幅制御されたパルス列と前記第２の同
期パルス列とから前記誤りパルスを除去し、該誤りパル
スの除去されたパルス列を前記第２の制御信号として出
力する第２の誤りパルス除去手段と を有することを特徴とするスイッチング電源回路が得ら
れる。

［実施例コ 次に本発明について図面を参照して説明する。

第１図は１本発明の第１の実施例のブロック図である。

１．２は入力端子、３．４は出力端子。

５はメイントランス、メインスイッチング素子を内蔵す
るハーフブリッジ型またはフルブリッジ型のメインスイ
ッチング回路、６はパルス幅制御回路、７．８は第１．
第２のパルス記憶回路１９゜１０は第１．第２のインバ
ータ回路、１１　１２は第１．第２の２人カアンド回路
、１３．１８はフリップフロップ回路、１４．１９はイ
ンバータ回路、１５．２０は積分回路、１６．２１は基
準電源、１７．２２は比較回路である。５のメインスイ
ッチング回路は、ハーフブリッジ型またはフルブリッジ
型のメインスイッチング回路で、１１゜１２の２人カア
ンド回路の出力パルスを入力することにより周期ＴでＴ
／２周期ずつずれて内蔵のメインスイッチング素子がス
イッチングし、内蔵のメイントランスを順方向と逆方向
にＴ／２周期で交互にメインスイッチング素子と同期し
て励磁し。

出力に電力を伝送し、６のバルルス幅制御回路は。

５のメインスイッチング回路の安定化された出力電圧を
入力し、あらかじめ設定された内蔵の基準電源と比較し
誤差を増幅した直流レベルと内蔵の三角波または短歯状
波の発振器出力とを内蔵の比較回路で比較し、各々周期
Ｔで、互いにＴ／２周期ずつずれた第１．第２の出力パ
ルスを３１．３２の信号線に出力し、出力パルスの幅は
、メインスイッチング回路５の出力電圧が高い時は出力
パルスの幅を狭くシ、出力電圧が低い時は出力パルスの
幅を広くするように制御し、７のパルス記憶回路は、第
３図のように３１の信号線からの出力パルスを内蔵のフ
リップフロップ１３のセット入力に入力し、前記３１．
３２の出力パルスが負パルスの場合は１３のフリップフ
ロップの出力は負パルスで出力し、１４のインバータ回
路に入力し。

正パルスとしてインバータ回路から出力され、積分回路
１５に入力され、積分回路１５の出力は。

インバータ回路１４の出力のパルス幅の期間、積分する
が、前記パルス幅制御回路６の第２の出力パルス信号線
３２から負パルスを前記フリップフロップ１３のリセッ
ト入力に入力することにより。

フリップフロップ１３の出力から正パルスが出力され、
インバータ１４の出力は、第２図のように積分回路１５
の出力をリセットし、第３図のように第１パルスまたは
第２パルスが各々Ｔの周期で出力されている間は、積分
回路１５の出力は、内蔵の基準電源１６の電位より低く
なるように設定しであるため、比較口Ｆｌ＠　１７の出
力は、ＨＩＧＨレベルとして１１の２人カアンド回路の
第１の入力に入力され、パルス幅制御回路６の第１の出
力パルスは、インバータ回路９に入力され、出力は第３
図のように１１の２人カアンド回路の第２の入力に入力
されることにより、２人カアンド回路１１の出力は、第
３図のような波形として、メインスイッチング回路５に
入力され、８のパルス記憶回路、及び内蔵のフリップフ
ロップ１８．内蔵のインバータ回路１つ、内蔵の積分回
路２０．内蔵の基準電源２１．内蔵の比較図＃１２２．
インバータ回路１０．２人カアンド回路１２は、前述と
同様に周期Ｔ／２ずれて動作し、２人カアンド回路１２
の出力は、メインスイッチング回路５に入力される。

今、第３図のようにパルス幅制御回路６の内部の誤動作
により第１の出力パルスが、第２の出力パルスが出力さ
れるタイミングで連続してパルスを出力した場合、積分
回路１５の出力は、第２出カパルス３２でリセットされ
ないため第２図のように基準電源１６の電位を越え、比
較回路出力１７の出力は、ＬＯＷレベルとなりインバー
タ９の出力とアンドをとることにより２人カアンド回路
１１の出力の連続パルスは、第３図のように狭く抑える
ことができ、メインスイッチング回路５内のメイントラ
ンスが飽和することを防ぐことができ、過電流の検出又
は、スイッチング素子の破壊することによる電源ダウン
を防ぐことが可能となる。

第２図は本発明の第２の実施例である。

≠ ７はダブルパルス防止回路で、第１図に各部のパルス波
形が示され第１出力パルスの１３を入力するとその後縁
をトリガとしてＴ／２の期間遅延パルスを出力するワン
ショット回路９と、第１出力パルス１３の出力と前記ワ
ンショット回路９とのパルスを比較し前記遅延パルスの
期間は出力パルスを出さず遅延パルスの期間を除いた期
間は前記第１出力バルス１３の出力と同期したパルスを
出力する。パルス選択回路１１と、を内蔵している。

また、８のダブルパルス防止回路も同様の動作をするワ
ンショット回路１０と、パルス選択回路１２を内蔵し、
７．８のダブルパルス防止回路出力はメインスイッチン
グ回路５に入力される。

今、第４図のようにパルス幅制御回路６の出力パルスが
誤動作によるダブルパルスを出した場合でも、ダブルパ
ルス防止回路によりパルスが消滅するためメインスイッ
チング回路５内のメイントランスが漏磁することなく、
動作が可能となる。

［発明の効果コ 以上説明したように本発明により、パルス幅制御回路の
パルス出力が誤動作により連続パルスを出力しても、連
続パルスを狭く抑えることができるため、システムダウ
ンにつながる。メイントランスの偏磁による過電流また
はスイッチング素子の破壊を防ぐことかできる効果があ
る。

【図面の簡単な説明】

第１図は本発明の第１の実施例、第２図は本発明の第２
の実施例１第３図は第１図の実施例の各部の波形、第４
図は第２図の実施例の各部の波形。 第５図は従来のスイッチング電源回路、第６図はパルス
幅制御回路の正常な第１．第２の出力パルスを示す図、
第７図はパルス幅制御回路の誤動作時の第１．第２の出
力パルスを示す図である。 １．２は入力端子、３．４は出力端子、５はメインスイ
ッチング回路、６はパルス幅制御回路。 ７．８はパルス記憶回路、９．１０はインバータ回路、
１１．１２は２人カアンド回路、１３．１８はフリップ
フロップ回路、１４．１９はインバータ回路、１５．２
０は積分回路、１６．２１は基準電源、１７．２２は比
較回路、３１．３２は６のパルス幅制御回路の出力信号
線。 第１図 第３図

Claims (1)

1. 【特許請求の範囲】 １、入力電圧を受け、該入力電圧を第１及び第２の制御
   信号によって制御される複数のスイッチング素子によっ
   てスイッチングされた電圧に変換し、該スイッチングさ
   れた電圧を安定化直流電圧に整流し、該整流された安定
   化直流電圧を出力電圧として出力するメインスイッチン
   グ回路と、前記出力電圧を受け、該出力電圧を処理して
   前記第１及び第２の制御信号を前記メインスイッチング
   回路に供給する制御信号発生手段と を有するスイッチング電源回路において、 前記制御信号発生手段は、 前記出力電圧を受け、該出力電圧を予め設定された基準
   電圧と比較し、前記出力電圧が前記基準電圧より高いと
   きは狭く、低いときは広いパルス幅を持ち、且つ、前記
   パルス幅の２倍より長い所定のパルス周期を有し、ノイ
   ズによる誤動作によって発生される誤りパルスを含む、
   互いに位相が逆相の第１及び第２のパルス幅制御された
   パルス列を出力するパルス幅制御回路と、 前記第１及び第２のパルス幅制御されたパルス列を受け
   、前記第１のパルス幅制御されたパルス列に前記誤りパ
   ルスがあるか否かを前記第２のパルス幅制御されたパル
   ス列を使用して判定し、前記誤りパルスがある位置を示
   す第１の判定結果信号を出力する第１の判定手段と、 前記第１及び第２のパルス幅制御されたパルス列を受け
   、前記第２のパルス幅制御されたパルス列に前記誤りパ
   ルスがあるか否かを前記第１のパルス幅制御されたパル
   ス列を使用して判定し、前記誤りパルスがある位置を示
   す第２の判定結果信号を出力する第２の判定手段と、 前記第１のパルス幅制御されたパルス列から前記第１の
   判定結果信号により前記誤りパルスを抑止し、該抑止さ
   れた第１のパルス列を前記第１の制御信号として出力す
   る第１の抑止手段と、前記第２のパルス幅制御されたパ
   ルス列から前記第２の判定結果信号により前記誤りパル
   スを抑止し、該抑止された第２のパルス列を前記第２の
   制御信号として出力する第２の抑止手段と を有することを特徴とするスイッチング電源回路。 ２、入力電圧を受け、該入力電圧を第１及び第２の制御
   信号によって制御される複数のスイッチング素子によっ
   てスイッチングされた電圧に変換し、該スイッチングさ
   れた電圧を安定化直流電圧に整流し、該整流された安定
   化直流電圧を出力電圧として出力するメインスイッチン
   グ回路と、前記出力電圧を受け、該出力電圧を処理して
   前記第１及び第２の制御信号を前記メインスイッチング
   回路に供給する制御信号発生手段と を有するスイッチング電源回路において、 前記制御信号発生手段は、 前記出力電圧を受け、該出力電圧を予め設定された基準
   電圧と比較し、前記出力電圧が前記基準電圧より高いと
   きは狭く、低いときは広いパルス幅を持ち、且つ、前記
   パルス幅の２倍より長い所定のパルス周期を有し、ノイ
   ズによる誤動作によって発生される誤りパルスを含む、
   互いに位相が逆相の第１及び第２のパルス幅制御された
   パルス列を出力するパルス幅制御回路と、 前記第１のパルス幅制御されたパルス列を受け、該第１
   のパルス幅制御されたパルス列に同期し、前記第１のパ
   ルス幅制御されたパルス列のパルス幅より長いパルス幅
   を持つ第１の同期パルス列を出力する第１の同期パルス
   列出力手段と、 前記第１のパルス幅制御されたパルス列と前記同期パル
   ス列とから前記誤りパルスを除去し、該誤りパルスの除
   去されたパルス列を前記第１の制御信号として出力する
   第１の誤りパルス除去手段と、 前記第２のパルス幅制御されたパルス列を受け、該第２
   のパルス幅制御されたパルス列に同期し、前記第２のパ
   ルス幅制御されたパルス列のパルス幅より長いパルス幅
   を持つ第２の同期パルス列を出力する第２の同期パルス
   列出力手段と、 前記第２のパルス幅制御されたパルス列と前記第２の同
   期パルス列とから前記誤りパルスを除去し、該誤りパル
   スの除去されたパルス列を前記第２の制御信号として出
   力する第２の誤りパルス除去手段と を有することを特徴とするスイッチング電源回路。