JP4389310B2 - 電源制御集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は電源制御集積回路に関し、特にスイッチング電源にてスイッチングのための信号を発生させる発振回路およびパルス幅変調（ＰＷＭ）制御回路を備えた電源制御集積回路に関する。
【０００２】
【従来の技術】
商用電源を所望の直流電圧に変換するスイッチング電源の電源制御集積回路は、従来からバイポーラ・プロセスを用いた集積回路が主に使われてきた。
【０００３】
しかし、最近では、低消費電力化・低価格化の要求が厳しくなっており、電源制御集積回路の製造プロセスは、バイポーラトランジスタとＣＭＯＳ（Complementary Metal-Oxide Semiconductor）とを組み合わせたＢｉＣＭＯＳまたはＣＭＯＳプロセスへの移行が進み、また、回路構成も従来よりも消費電流の低減が行われている。
【０００４】
スイッチング電源用の電源制御集積回路は、商用電源を整流した電圧を所望の直流電圧に変換して出力するＤＣ−ＤＣコンバータに対して、そのスイッチング信号を発生させる発振回路およびパルス幅変調制御回路を備えている。ここで、発振およびＰＷＭ制御の仕組みについて述べる。
【０００５】
図１４は従来の発振回路の構成例を示す図、図１５はＰＷＭ制御の概念を示す図である。発振回路は、二つのコンパレータｃｏｍｐ１，ｃｏｍｐ２と、内部基準電圧Ｖｄｄからこれらコンパレータｃｏｍｐ１，ｃｏｍｐ２のための二つの基準電圧を作る三つの抵抗Ｒ１，Ｒ２，Ｒ３と、それぞれコンパレータｃｏｍｐ１，ｃｏｍｐ２の出力を入力した二つのＮＯＲゲートＮＯＲ１，ＮＯＲ２から構成されるＲＳフリップフロップ（ＲＳＦＦ）と、直列接続の二つのインバータＩＮＶ１，ＩＮＶ２と、各インバータＩＮＶ１，ＩＮＶ２の出力によってオン・オフ制御される二つのスイッチＳＷ１，ＳＷ２と、これらスイッチＳＷ１，ＳＷ２の内部基準電圧側とグランド側とに接続された二つの電流源Ｉｃｔ１，Ｉｃｔ２と、タイミングコンデンサＣ＿ＣＴとから構成されている。そして、この発振回路の出力には、発振回路の出力電圧ＶｃｔとＤＣ−ＤＣコンバータの負荷状態を表す電圧Ｖｆｂとを比較するコンパレータｃｏｍｐ３が接続されている。
【０００６】
以上の発振回路の発振の仕組みを説明する。ここで、スイッチＳＷ１，ＳＷ２、電流源Ｉｃｔ１，Ｉｃｔ２およびタイミングコンデンサＣ＿ＣＴは、充放電回路を構成している。すなわち、スイッチＳＷ１の上側に配置された電流源Ｉｃｔ１はタイミングコンデンサＣ＿ＣＴを充電するのに用い、スイッチＳＷ２の下側に配置された電流源Ｉｃｔ２はタイミングコンデンサＣ＿ＣＴを放電するのに用い、スイッチＳＷ１，ＳＷ２はどちらか一方がオンするようになっていて、これらを切り換えることで充放電を行う。
【０００７】
タイミングコンデンサＣ＿ＣＴの端子電圧は、二つのコンパレータｃｏｍｐ１，ｃｏｍｐ２に入力され、発振波形の上下限電圧と比較される。コンパレータｃｏｍｐ１は上限電圧、コンパレータｃｏｍｐ２は下限電圧との比較を行っており、コンパレータｃｏｍｐ１，ｃｏｍｐ２の各々のスレッシュホールド電圧は、抵抗Ｒ１，Ｒ２，Ｒ３によって内部基準電圧を抵抗分割することにより作り出している。図示の例では、５ボルトの内部基準電圧Ｖｄｄから１ボルトおよび３ボルトのスレッシュホールド電圧を作り出している。
【０００８】
また、タイミングコンデンサＣ＿ＣＴへの充放電を切り換えるスイッチＳＷ１，ＳＷ２の制御入力は、コンパレータｃｏｍｐ１，ｃｏｍｐ２の出力がＲＳフリップフロップを通して接続されている。
【０００９】
ここで、タイミングコンデンサＣ＿ＣＴの端子電圧が１ボルト以下の場合、コンパレータｃｏｍｐ１の出力は高レベル、コンパレータｃｏｍｐ２の出力は低レベルとなり、フリップフロップの出力は高レベルとなる。これにより、上側のスイッチＳＷ１がオン、下側のスイッチＳＷ２がオフとなり、タイミングコンデンサＣ＿ＣＴは電流源Ｉｃｔ１による充電が行なわれる。
【００１０】
充電が行われていって、タイミングコンデンサＣ＿ＣＴの端子電圧が３Ｖ以上になると、コンパレータｃｏｍｐ１の出力は低レベル、コンパレータｃｏｍｐ２の出力は高レベルとなり、フリップフロップは低レベルを出力する。そのため、上側のスイッチＳＷ１はオフとなり、下側のスイッチＳＷ２がオンとなって、タイミングコンデンサＣ＿ＣＴの放電を開始する。この放電は、タイミングコンデンサＣ＿ＣＴの端子電圧が１Ｖになるまで続けられる。
【００１１】
タイミングコンデンサＣ＿ＣＴは、電流源Ｉｃｔ１，Ｉｃｔ２により定電流で充放電されるため、充放電速度は一定である。したがって、タイミングコンデンサＣ＿ＣＴの端子電圧は、ある上下限電圧（図示の例では３ボルト，１ボルト）の間を一定時間かけて変化することになる。以上の仕組みによるタイミングコンデンサＣ＿ＣＴの電圧Ｖｃｔの波形が発振波形であり、立ち上り時間および立ち下がり時間の等しい三角波の発振波形を得ることができる。
【００１２】
次に、ＰＷＭ制御（デューティ制御）について説明する。発振回路の出力電圧Ｖｃｔは、コンパレータｃｏｍｐ３の一方の入力に与えられる。このコンパレータｃｏｍｐ３の他方の入力には、負荷の重さをＤＣ−ＤＣコンバータ出力でモニタし、電圧Ｖｃｔと比較できるレベルにしたフィードバック電圧Ｖｆｂが与えられる。ここで、電圧Ｖｆｂは、負荷が軽い時には下がるようなフィードバックとする。
【００１３】
コンパレータｃｏｍｐ３は、図１４に示したように、発振回路の出力電圧Ｖｃｔと電圧Ｖｆｂとを比較し、発振回路の出力電圧Ｖｃｔがフィードバック電圧Ｖｆｂよりも低い時に、コンパレータ出力が高レベルとなる。このコンパレータ出力は、レベルシフターで昇圧された後、電源制御集積回路の出力となる。
【００１４】
このコンパレータ出力のデューティサイクル（ここでは、一つの周期に対してのオン時間の占める割合を表すオンデューティサイクル）において、発振回路の出力電圧Ｖｃｔが一定周期の波形となっているため、フィードバック電圧Ｖｆｂの変化が発振回路の出力電圧Ｖｃｔの一周期に占めるＶｃｔ＜Ｖｆｂの時間の変化となる。フィードバック電圧Ｖｆｂは、スイッチング電源の負荷が軽くなると下がるようにしてあるため、負荷が軽くなると共にデューティは減少する。このコンパレータ出力により、ＤＣ−ＤＣコンバータのスイッチング用のパワートランジスタを制御しているため、負荷が軽くなるにつれて負荷への供給電力を絞るようにしている。
【００１５】
【発明が解決しようとする課題】
ところで、電源制御集積回路は、トランスを介し負荷にあるエネルギーを供給し、負荷に応じて供給電力を調整するためにデューティサイクルの制御を行っている。ＤＣ−ＤＣコンバータでは、デューティサイクルが制御された信号によりパワートランジスタがスイッチングを行うが、そこでスイッチングロスが発生する。
【００１６】
図１６はスイッチングロスの概念を示す図である。この図において、パワートランジスタのスイッチング時に、電圧および電流のレベルが互いに逆になる関係を有している。このスイッチング時では、高レベルと低レベルとの切り換り目でスイッチングロスが発生し、これが変換効率を下げる原因となっている。スイッチングロスは、図１６において、ハッチングを施した部分に相当し、パルスの立ち上り、立ち下がり時間が零では無いことから生じている。
【００１７】
負荷が重い時には、デューティサイクルが大きい、すなわち、コンパレータ出力のオン信号の幅が広いため、供給電力に対してスイッチングロスの占める割合が小さくなり、スイッチングロスの影響は少ない。しかし、軽負荷時には、デューティサイクルが小さくなるため、その影響が顕著になり、電源の効率を下げる原因となる。なお、スイッチングロスは、スイッチング速度を速くすることで低減することができるが、それにも限界があり、皆無にすることはできない。
【００１８】
最近の低消費電力化・低価格化の要求が厳しくなる中、最近の電子製品の機能の一つに待機モードがあるが、このモード時の低消費電力化が特に厳しくなっており、如何にスイッチングロスの影響を少なくし、集積回路の省電力化を図るかが問題となっている。
【００１９】
本発明はこのような点に鑑みてなされたものであり、軽負荷時におけるスイッチングロスを低減し、効率を上げることができる電源制御集積回路を提供することを目的とする。
【００２０】
【課題を解決するための手段】
本発明では上記問題を解決するために、定電流源でタイミングコンデンサを充放電することで発振周波数が決定される発振回路および発振波形と負荷レベルに応じて変化するフィードバック信号とを比較することでスイッチング電源のスイッチング用パワートランジスタの駆動用パルス信号のパルス幅を変調するパルス幅変調制御回路を備えた電源制御集積回路において、前記発振回路は、前記フィードバック信号が所定のレベルより低くなる軽負荷時において、負荷レベルの低下に応じて前記定電流源の値を低減することで発振周波数を低下させる発振周波数可変手段を備え、前記発振周波数可変手段は、発振周波数の負荷に対する変化率を増加させる変化率調整手段を有していることを特徴とする電源制御集積回路が提供される。
【００２１】
このような電源制御集積回路によれば、発振回路は、通常動作時では、フィードバック信号に関係なく所定のレベルで決まる一定の周波数で発振する。一方、軽負荷時では、負荷レベルが低減することに応じて発振周波数が低下する。この結果、スイッチング回数が低減することになる。これにより、スイッチングロスが低減し、効率が改善されることになる。さらに、変化率調整手段により、周波数変化率の調整が可能であるため、同一の電源制御集積回路でより広いニーズに対応することができる。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態を、ＡＣ／ＤＣ電源回路に適用した場合を例に図面を参照して詳細に説明する。
【００２３】
図１は本発明を適用したＡＣ／ＤＣ電源回路の構成例を示す回路図である。ＡＣ／ＤＣ電源回路は、商用電源を整流するブリッジダイオードＢＤおよびコンデンサＣ１を有し、その直流電圧は、トランスＴの一次巻線とパワートランジスタＰＴとを直列接続した回路に印加される。電源制御集積回路ＩＣは、デュアルインラインパッケージタイプのもので８本の端子を有している。すなわち、タイミング抵抗接続端子ＲＴ、フィードバック端子ＦＢ、過電流検出端子ＩＳ、グランド端子ＧＮＤ、出力端子ＯＵＴ、電源端子ＶＣＣ、基準電圧端子ＲＥＦおよびソフトスタート端子ＣＳを有している。
【００２４】
タイミング抵抗接続端子ＲＴはタイミング抵抗Ｒ＿ＲＴに接続され、フィードバック端子ＦＢはフォトカプラＰＣのフォトトランジスタＰｈ＿Ｔｒに接続され、過電流検出端子ＩＳにはパワートランジスタＰＴの電流を検出する抵抗Ｒ＿ＩＳがその端子電圧を入力するように接続され、グランド端子ＧＮＤは接地され、出力端子ＯＵＴはパワートランジスタＰＴのゲートに接続され、電源端子ＶＣＣは抵抗Ｒｓｔ、コンデンサＣ２およびツェナーダイオードＺＤからなる降圧安定化回路に接続され、基準電圧端子ＲＥＦは内部基準電圧を安定化させるコンデンサＣ３に接続され、ソフトスタート端子ＣＳは内蔵ソフトスタート回路用のコンデンサＣ４に接続されている。また、電源端子ＶＣＣにはダイオードＤ１が接続され、トランスＴにて誘起された電圧を受けるようにして、電源制御集積回路ＩＣの起動後に商用電源からの消費電流を減らすようにしている。
【００２５】
トランスＴの二次巻線は、ダイオードＤ２およびコンデンサＣ５からなる整流回路を介して、ＡＣ／ＤＣ電源回路の出力端子に接続されている。また、その出力端子には、フォトカプラＰＣのフォトダイオードＰｈ＿Ｄが接続されており、負荷レベルに対応したレベルの信号を電源制御集積回路ＩＣのフィードバック端子ＦＢに供給するようにしている。
【００２６】
電源制御集積回路ＩＣは、内部に持つ発振回路によって発振された三角波の出力電圧とフィードバック端子ＦＢで受けた負荷レベルとによりパルス幅変調制御されたパルス信号を出力端子ＯＵＴより出力し、パワートランジスタＰＴをオン・オフ制御する。これにより、トランスＴの一次巻線に流れる電流をオン・オフし、二次巻線に高周波の交流電圧を発生させ、それを整流してＡＣ／ＤＣ電源回路の直流出力とする。
【００２７】
ここで、発振回路は、負荷レベルの減少に応じて発振周波数を下げるようにしている。これにより、負荷に同じ電力を供給するにもスイッチング回数が少なくなる分、スイッチングロスの影響が少なくなり、効率を改善している。次に、このような機能を持つ発振回路について説明する。
【００２８】
図２は本発明の関連技術による発振回路を示す回路図、図３は多入力増幅器の内部構成例を示す回路図、図４はフィードバック信号を増幅する増幅器の特性を示す図、図５は多入力増幅器の特性を示す図である。
【００２９】
まず、図２に示す発振回路の機能概要について述べる。端子Ｖｄｄ（２．５Ｖ）、Ｖｄｄ（５Ｖ）は内部基準電圧からの入力、端子ＣＴはこの発振回路の出力で、その出力電圧Ｖｃｔは発振波形である。端子ＦＢはフィードバック端子であり、負荷の重さを電圧に変換した信号が入力される。タイミング抵抗接続端子ＲＴは、この電源制御集積回路ＩＣの外付け部品となっているタイミング抵抗Ｒ＿ＲＴを接続する端子である。
【００３０】
フィードバック端子ＦＢは、増幅器ＦＢ＿Ａに接続されている。この増幅器ＦＢ＿Ａは、抵抗Ｒ１１，Ｒ１２によって増幅率が決められ、たとえば抵抗値の比をＲ１１：Ｒ１２＝１：９と設定することにより、増幅率１０の増幅器を構成している。増幅器ＦＢ＿Ａは、図４に示す特性を有し、フィードバック端子ＦＢの電圧ＶｆｂがＶｆｂ０、増幅器ＦＢ＿Ａの出力が２．５Ｖの状態を基準として、Ｖｆｂの変化量の１０倍の変化を出力する機能を有する。なお、Ｖｆｂ０は動作モードが通常モードから軽負荷モードへの切換え時の電圧とする。
【００３１】
多入力増幅器ＲＴ＿Ａは、二つの反転入力端子のうち低い方の電圧と非反転入力端子の電圧とを比較し、その出力端子の電圧を上昇または低下させる。多入力増幅器ＲＴ＿Ａは、また、その出力端子と非反転入力端子とがトランジスタＭＰ５により接続されて帰還系が構成され、二つの反転入力端子のうち低い方の電圧が非反転入力端子の電圧となるように動作するアンプであり、図５に示すように、実線および破線の入力に対して実線の出力となる特性を有する。たとえば非軽負荷時は、ＶｆｂがＶｆｂ０以上あるため、増幅器ＦＢ＿Ａの出力はＶｄｄの２．５Ｖ以上である。したがって、この時には多入力増幅器ＲＴ＿Ａの出力は２．５Ｖとなっている。
【００３２】
一方軽負荷時にはＶｆｂがＶｆｂ０以下になり、その変化量の１０倍の変化が増幅器ＦＢ＿Ａの出力であるため、Ｖｄｄ（２．５Ｖ）以下になる。したがって、多入力増幅器ＲＴ＿Ａの出力は増幅器ＦＢ＿Ａの出力と等しくなり、Ｖｄｄ（２．５Ｖ）以下になる。
【００３３】
多入力増幅器ＲＴ＿Ａの出力は、トランジスタＭＰ１，ＭＰ５のゲートに接続される。トランジスタＭＰ１は、トランジスタＭＰ２，ＭＮ１，ＭＮ２とともにカレントミラー回路を構成し、その後段に接続されるトランジスタＭＰ３，ＭＮ４は電流源、トランジスタＭＰ４，ＭＮ３はタイミングコンデンサＣ＿ＣＴに対する充放電の切り換えを行うスイッチを構成している。このスイッチを構成するトランジスタＭＰ４，ＭＮ３のゲートは、三角発振波形の上下限値を設定する抵抗Ｒ１，Ｒ２，Ｒ３と、コンパレータｃｏｍｐ１，ｃｏｍｐ２と、ＲＳフリップフロップＲＳＦＦとからなる回路に接続されている。
【００３４】
また、多入力増幅器ＲＴ＿Ａの出力は、トランジスタＭＰ５のゲートへの入力なので、タイミング抵抗Ｒ＿ＲＴに流れる電流を制御する。このとき、タイミング抵抗接続端子ＲＴに現われる端子電圧をＶｒｔとする。同時に、多入力増幅器ＲＴ＿Ａの出力は、トランジスタＭＰ１のゲート入力にもなっている。したがって、カレントミラー回路で折り返した後、トランジスタＭＰ３，ＭＮ４をタイミング抵抗Ｒ＿ＲＴに流れる電流と同じ電流を流すよう制御する。
【００３５】
次に、多入力増幅器ＲＴ＿Ａの具体的な構成例について説明する。図３において、端子ＩＮ１（−）は内部基準電圧Ｖｄｄ（２．５Ｖ）を受ける入力端子であり、端子ＩＮ２（−）は増幅器ＦＢ＿Ａの出力が接続される入力端子である。端子ＩＮ３（＋）は図２のタイミング抵抗接続端子ＲＴが接続され、端子ＯＵＴは、この多入力増幅器ＲＴ＿Ａの出力端子である。
【００３６】
端子ＩＮ１（−）に接続された抵抗Ｒ１３，トランジスタＮＰＮ１，ＭＮ５で構成されている回路は、このブロックのバイアス源である。トランジスタＭＮ６，ＭＰ６，ＭＰ７，ＭＰ１０からなる回路は、トランジスタＰＮＰ１，ＰＮＰ２，ＰＮＰ３にバイアス源と同じ電流を流すよう制御する。トランジスタＭＰ８，ＭＰ９，ＭＰ１１，ＭＮ７、ＭＮ８からなる回路は差動入力段を構成し、トランジスタＭＰ１２，ＭＮ９は出力段を構成する。
【００３７】
二つの端子ＩＮ１（−）、端子ＩＮ２（−）を受けるトランジスタＰＮＰ１，ＰＮＰ２は、共にトランジスタＭＰ９に接続されているので、内部基準電圧Ｖｄｄ（２．５Ｖ）および増幅器ＦＢ＿Ａの出力電圧のうち、入力電圧の低い方の電圧によりトランジスタＭＰ９がオンとなる。
【００３８】
また、タイミング抵抗接続端子ＲＴの端子電圧Ｖｒｔは、この多入力増幅器ＲＴ＿Ａの帰還入力になっており、Ｖｄｄ（２．５Ｖ）か増幅器ＦＢ＿Ａの出力電圧のうち、低い方の電圧に対して端子電圧Ｖｒｔが高電位か低電位かでトランジスタＭＰ９とＭＰ１１とに流れる電流の大小関係が入れ替わる。
【００３９】
トランジスタＭＰ９の方がオンした場合、トランジスタＭＰ９，ＭＮ７には同じ電流が流れ、トランジスタＭＮ９，ＭＮ７のゲートが共通なので、トランジスタＭＮ９のオン抵抗が下がり、トランジスタＭＮ９のゲート電圧を下げ、この多入力増幅器ＲＴ＿Ａの出力である出力端子ＯＵＴが高レベルとなる。
【００４０】
逆に、トランジスタＭＰ１１の方がオンした場合、トランジスタＭＰ９の方がオン抵抗が高くなり、トランジスタＭＮ８も同様に高くなる。したがって、トランジスタＭＮ９のゲート電圧は上がり、出力端子ＯＵＴが低レベルとなる。
【００４１】
以上説明した多入力増幅器ＲＴ＿Ａの出力は、トランジスタＭＰ５，ＭＰ１のゲートに与えられ、タイミング抵抗Ｒ＿ＲＴに流れる電流を制御する。このトランジスタＭＰ５を流れる電流は、タイミング抵抗Ｒ＿ＲＴによる電圧降下を生じさせ、電圧Ｖｒｔとして多入力増幅器ＲＴ＿Ａへフィードバックされる。このループにより電圧Ｖｒｔは一定となる。
【００４２】
一方、トランジスタＭＰ１を流れる電流は、トランジスタＭＮ１を介しトランジスタＭＰ２，ＭＰ３，ＭＮ２，ＭＮ４にトランジスタＭＮ１を流れる電流と同じ電流を生じさせる。ここで、トランジスタＭＰ４，ＭＮ３は、ＲＳフリップフロップＲＳＦＦの電圧により切り換えられ、端子ＣＴに接続されたタイミングコンデンサＣ＿ＣＴに対する充放電の切り換えを行う。
【００４３】
以上の動作により、フィードバック端子ＦＢの端子電圧ＶｆｂがＶｆｂ０以上のとき、多入力増幅器ＲＴ＿Ａは、固定値のＶｄｄ（２．５Ｖ）を出力し、Ｖｒｔ＝２．５Ｖとなるよう制御するため、発振周波数は一定に保たれることになる。一方、端子電圧ＶｆｂがＶｆｂ０以下となる軽負荷のときには、多入力増幅器ＲＴ＿Ａの出力が負荷レベルに応じてリニアに変化するので、多入力増幅器ＲＴ＿Ａの出力も同様に変化する。Ｖｒｔが２．５Ｖ以下に下がると、タイミングコンデンサＣ＿ＣＴを充放電する電流が減ることになり、この結果、発振周波数が下がる。このように、軽負荷時に、多入力増幅器ＲＴ＿Ａの出力を負荷（Ｖｆｂ）に対して上記の様に変化させることで、負荷に応じて発振周波数を下げることが実現されるのである。
【００４４】
また、この負荷低減に応じて発振周波数を下げる機能を実現するために追加した回路は、図２の増幅器ＦＢ＿Ａと、図３の多入力増幅器ＲＴ＿Ａ内のトランジスタＰＮＰ１とであり、少ない素子と、少ない変更箇所によってその機能を実現している。
【００４５】
好ましい実施の形態では、図２に示した発振回路の発振周波数を、通常負荷のときには、１００ｋＨｚ、最軽負荷のときには、２０ｋＨｚで発振するようにしている。このときの発振波形の様子を図６に示す。
【００４６】
図６は周波数可変による発振波形の変化を示す図である。図６において、通常モード時の発振波形は実線で示し、軽負荷モード時の発振波形は破線で示してある。通常モードから軽負荷モードになって発振周波数が下がると、１周期の時間間隔が広がる。これにより、スイッチング回数が減るため、スイッチングロスを低減することができる。
【００４７】
図７は本発明による発振回路の実施の形態を示す回路図である。図７において、図２に示した構成要素と同じ要素については同じ符号を付してある。この発振回路によれば、内部基準電圧Ｖｄｄ（５Ｖ）に接続された基準電圧端子ＲＥＦを備えている。そして、この基準電圧端子ＲＥＦとタイミング抵抗接続端子ＲＴとの間に外付けの抵抗Ｒ＿ｆｒが接続されている。それ以外は、図２に示した回路構成と同じである。
【００４８】
タイミング抵抗接続端子ＲＴの電圧は、多入力増幅器ＲＴ＿Ａによってその入力のうち最も低い値と同じ値を取るように制御されているので、その入力電圧によりタイミング抵抗接続端子ＲＴに接続したタイミング抵抗Ｒ＿ＲＴを流れる電流Ｉ＿ＲＴが決定される。
【００４９】
ここで、基準電圧端子ＲＥＦとタイミング抵抗接続端子ＲＴとの間に抵抗Ｒ＿ｆｒを接続すると、基準電圧端子ＲＥＦからも電流Ｉ＿ｆｒが供給されるため、タイミング抵抗接続端子ＲＴの電圧を一定に保つ、すなわち”Ｉ＿ｆｒ＋Ｉ＿ＲＴ＝一定”の状態を保つには、タイミング抵抗接続端子ＲＴから供給される電流Ｉ＿ＲＴを絞る必要がある。
【００５０】
この場合、トランジスタＭＰ５のソース・ドレイン電流Ｉ＿ＲＴが絞られることになるが、トランジスタＭＰ５に入っているゲート信号はトランジスタＭＰ１にも入力されているため、結果として、タイミングコンデンサＣ＿ＣＴの充放電電流も絞られ、タイミング抵抗接続端子ＲＴの端子電圧が同じ、すなわち、フィードバック端子ＦＢの端子電圧が同じであっても、基準電圧端子ＲＥＦとタイミング抵抗接続端子ＲＴとの間に抵抗Ｒ＿ｆｒを接続した方が周波数は低くなるのである。
【００５１】
もちろん、タイミング抵抗接続端子ＲＴの端子電圧が同じであっても、抵抗Ｒ＿ｆｒの抵抗値が小さい方がより周波数は下がる事になる。
さて、負荷の状態（フィードバック端子ＦＢの電圧Ｖｒｔ）によって周波数が可変する領域においては、フィードバック端子ＦＢのある電圧の変化量に対して、基準電圧端子ＲＥＦとタイミング抵抗接続端子ＲＴとの間の抵抗Ｒ＿ｆｒの抵抗値が小さい程、より多くの電流Ｉ＿ｆｒが基準電圧端子ＲＥＦから供給されるので、その分、タイミング抵抗接続端子ＲＴからの電流Ｉ＿ＲＴは絞られ、タイミングコンデンサＣ＿ＣＴの充放電時間が長くなり、周波数の下がり方もより大きく（周波数低減率が大きく）なるのである。
【００５２】
以上の２点を踏まえて、フィードバック端子ＦＢの電圧と発振周波数との関係をグラフで示すと、図８のようになる。
図８はフィードバック端子電圧と発振周波数との関係を示す図である。図示のように、通常モードでは、抵抗Ｒ＿ｆｒの抵抗値が小さくなる程、発振周波数が低減し、軽負荷モードでは、発振周波数の変化率、すなわち傾きが大きくなり、その分、発振周波数もｆ１からｆ３へと大きく低減する。
【００５３】
ただし、回路構成上、タイミング抵抗接続端子ＲＴから電流を供給できてもタイミング抵抗接続端子ＲＴから電源制御集積回路ＩＣ内に電流を吸い込むことはできないので、基準電圧端子ＲＥＦ−タイミング抵抗接続端子ＲＴ間の抵抗Ｒ＿ｆｒの抵抗値がある値よりも小さい時には、多入力増幅器ＲＴ＿Ａが制御不能になる。
【００５４】
しかしながら、このような状態のとき、タイミング抵抗接続端子ＲＴから供給される電流Ｉ＿ＲＴは既にゼロであるため、結局発振はしない（できない）ことになる。したがって、抵抗Ｒ＿ｆｒの抵抗値は、発振停止に陥らないような値、すなわち、最軽負荷時において、下がって行く発振周波数にクランプをかけて最低発振周波数を保証する値を有する。
【００５５】
以上、軽負荷時に負荷に応じて発振周波数を下げることができる発振回路について述べた。しかし、軽負荷時に負荷に応じて発振周波数を下げただけでは、発振周波数の低下と共に最大デューティサイクル時に、出力パルスのオン時間が通常モード時よりも軽負荷モード時の方が長くなり、電源制御集積回路ＩＣが駆動すべきパワートランジスタＰＴを破壊するおそれがある。そこで、軽負荷時に最大デューティサイクルを、通常モード時の最大オン時間以上のオン時間を作ってしまわないよう調整する必要がある。次に、その最大デューティサイクルの調整機能について説明する。
【００５６】
図９は本発明によるＰＷＭ制御の概念を示す図である。図９において、Ｖｆｂがフィードバック端子ＦＢにおける端子電圧、Ｄｍａｘが最大デューティサイクルを決定する電圧である。Ｄｍａｘは電源制御集積回路ＩＣの内部基準電圧から抵抗分割にて得られる定電圧である。このように、ＰＷＭ制御において、発振回路の出力電圧Ｖｃｔをフィードバック端子ＦＢにおける端子電圧Ｖｆｂと比較する以外に、負荷の変化とは無関係な電圧Ｄｍａｘと比較させ、フィードバック端子ＦＢにおける端子電圧Ｖｆｂが電圧Ｄｍａｘよりも高いとき、発振回路の出力電圧Ｖｃｔとの比較対象が電圧Ｄｍａｘとなるようにすれば、そこで最大デューティサイクルを決定することができる。この仕組みにより、発振周波数が下がっても最大デューティサイクルは変化せず、軽負荷時に発振周波数を下げることによる問題を解消することができる。
【００５７】
しかし、この概念を単に適用しただけでは、最大デューティサイクル時の出力オン時間が通常動作時よりも軽負荷時の方が長くなり、電源制御集積回路ＩＣが駆動すべきパワートランジスタＰＴを破壊したり、スイッチング電源の制御自体に支障をきたす可能性があるので、発振周波数が下がった場合に、発振周波数に応じて、すなわち負荷に応じて最大デューティサイクルを下げ、出力パルスのオン時間が通常動作時と等しく一定となるような制御を行う必要がある。以下、その機能を実現する具体例について説明する。
【００５８】
図１０はＰＷＭ制御部の構成例を示す回路図、図１１は多入力コンパレータの構成例を示す回路図、図１２は最大デューティサイクル調整機能の概念を説明する図であって、（Ａ）は多入力コンパレータの入力電圧の変化を示し、（Ｂ）は多入力コンパレータの出力電圧の変化を示している。
【００５９】
ＰＷＭ制御部は、図１０に示したように、最大デューティサイクル調整用の増幅器Ｄｍａｘ＿Ａと、パルス幅変調制御のための多入力コンパレータＰＷＭｃｏｍｐと、レベルシフトおよび波形整形用の電流源Ｉｏｕｔ、トランジスタＭＰ１３およびインバータＩＮＶ３とを備えている。
【００６０】
増幅器Ｄｍａｘ＿Ａは、抵抗Ｒ２１，Ｒ２２の抵抗比によって決まるゲインを有し、図２の増幅器ＦＢ＿Ａとゲインは異なるが同様の回路構成をしている。したがって、この増幅器Ｄｍａｘ＿Ａは、フィードバック端子ＦＢの端子電圧Ｖｆｂの変化量に比例した変化量を示す電圧Ｄｍａｘ２を出力する。この最大デューティサイクルを制御するための負荷に応じた信号の生成は、発振周波数を制御した原理と同様の原理を用いている。
【００６１】
ＰＷＭ制御を行う多入力コンパレータＰＷＭｃｏｍｐは、その具体的な回路を図１１に示したように、図３に示した多入力増幅器ＲＴ＿Ａと同様の回路構成を有している。すなわち、内部基準電圧Ｖｄｄ（５Ｖ）に接続された抵抗Ｒ２５，トランジスタＮＰＮ２，ＭＮ１０は、このブロックのバイアス源を構成する回路である。トランジスタＭＮ１１，ＭＰ１４，ＭＰ１５，ＭＰ１９からなる回路は、トランジスタＰＮＰ４，ＰＮＰ５，ＰＮＰ６，ＰＮＰ７にバイアス源と同じ電流を流すよう制御する。トランジスタＭＰ１６，ＭＰ１７，ＭＰ１８，ＭＮ１２、ＭＮ１３からなる回路は差動入力段を構成し、トランジスタＭＰ２０，ＭＮ１４およびインバータＩＮＶ１，ＩＮＶ２は出力段を構成する。
【００６２】
三つの（−）入力端子を受けるトランジスタＰＮＰ４，ＰＮＰ５，ＰＮＰ６は、共にトランジスタＭＰ１７に接続されているので、内部基準電圧Ｖｄｄ（５Ｖ）から作られた電圧Ｄｍａｘ１、増幅器Ｄｍａｘ＿Ａの出力電圧Ｄｍａｘ２およびフィードバック端子ＦＢの電圧Ｖｆｂのうち、入力電圧の低い方の電圧が、（＋）入力端子が受ける発振回路の出力電圧Ｖｃｔの比較対象電圧となる。
【００６３】
ＰＷＭ制御を行う多入力コンパレータＰＷＭｃｏｍｐは、その（＋）入力に発振波形の電圧Ｖｃｔを、第１の（−）入力に内部基準電圧Ｖｄｄ（５Ｖ）を抵抗Ｒ２３，Ｒ２４で分割した電圧Ｄｍａｘ１を、第２の（−）入力に増幅器ＦＢ＿Ａの出力電圧Ｄｍａｘ２を、第３の（−）入力にフィードバック電圧Ｖｆｂをそれぞれ入力し、第１ないし第３の（−）入力のうちの最も低い電圧と発振波形とを比較し、発振波形の方が低い場合に多入力コンパレータＰＷＭｃｏｍｐの出力が高レベルとなるようなコンパレータである。なお。図９の電圧Ｄｍａｘは、ここでは、電圧Ｄｍａｘ１に対応する。したがって、電圧Ｖｆｂが電圧Ｄｍａｘ１よりも大きい領域では、電圧Ｄｍａｘ１と発振波形の電圧Ｖｃｔとが比較されることになり、負荷に関係なく電圧Ｄｍａｘ１によって決定される一定のデューティサイクルのパルスを出力する。このパルスは、トランジスタＭＰ１３、電流源ＩｏｕｔおよびインバータＩＮＶ３を介して、電源制御集積回路ＩＣの出力端子ＯＵＴより出力され、パワートランジスタＰＴをスイッチング駆動するゲート信号となる。
【００６４】
次に、負荷に応じて変化する電圧Ｄｍａｘ２を多入力コンパレータＰＷＭｃｏｍｐの（−）端子に追加入力した場合の発振波形と出力波形との関係を示したのが図１２である。図１２において、実線で示した波形が通常モード時の入出力波形であり、破線で示したのが軽負荷時（発振周波数が低下した状態）の入出力波形である。
【００６５】
多入力コンパレータＰＷＭｃｏｍｐに追加入力される電圧Ｄｍａｘ２は、通常モード時の電圧Ｄｍａｘ１より低い電圧に調整される。これにより、多入力コンパレータＰＷＭｃｏｍｐの出力は、最大デューティサイクル時のパルスのオン時間を同じくすることが可能である。また、軽負荷モード時と通常モード時との切り変わり目において、この電圧Ｄｍａｘ２が電圧Ｄｍａｘ１と等しくなるように増幅器Ｄｍａｘ＿Ａを設定することにより、最大デューティサイクルを制御する信号が切り換えられる。
【００６６】
以上構成および動作により、本発明を組み込んだ電源制御集積回路ＩＣは、負荷の状態によって、ある状態よりも軽負荷の場合には発振周波数を下げ、スイッチング回数を減らす事で電源の効率を上げ、同時に電源に設計時想定した以上のピーク電流が流れないように最大デューティサイクルを下げる動作を行い、また、負荷に応じた発振周波数低減率も、一方向で、かつある程度の制約は有るものの外付け部品一つで調整が可能である。
【００６７】
図１３は電源制御集積回路の負荷対効率曲線を示す図である。この図１３に示した電源制御集積回路ＩＣの負荷対効率曲線は、理論計算による特性曲線を示しており、この特性によれば、負荷の低減と共に効率が従来の電源制御集積回路の場合よりもさらに低減しており、軽負荷時の効率が改善されているのが解る。
【００６８】
【発明の効果】
以上説明したように、本発明では、電源制御集積回路の発振周波数を決定する回路に、軽負荷時に負荷に応じて発振周波数を減少させる機能を付加する構成にした。これにより、軽負荷時の効率を改善することができる。
【００６９】
発振回路において、負荷の変動量を回路内部で発振波形と比較できるように構成したことで、負荷の変化をタイミング抵抗Ｒ＿ＲＴに流す電流の変化に反映させることができる。タイミング抵抗Ｒ＿ＲＴに流れる電流は、タイミングコンデンサＣ＿ＣＴへの充放電電流に等しいので、結果として発振周波数を負荷の変化に応じて変化させることが可能になる。
【００７０】
また、内部基準電圧を取り出す基準電圧端子ＲＥＦを電源制御集積回路に設けたことにより、負荷に対する発振周波数の変化率を増加させるように調整することができる抵抗の外付けが可能になる。これにより、外部部品一つで周波数変化率の調整が可能であるため、同一の電源制御集積回路でより広いニーズに対応することができる。
【００７１】
さらに、軽負荷時において、最大デューティサイクル時の出力オン時間が電源制御集積回路ＩＣの内部あるいは外部の条件によって通常動作時の最大オン時間以上にならないよう調整する機能を備えたことにより、駆動するパワートランジスタにピーク電流が流れ続けている時間が長くなることでスイッチング電源のトランスが飽和し、最終的にパワートランジスタが破壊されるのを防止することができる。
【図面の簡単な説明】
【図１】本発明を適用したＡＣ／ＤＣ電源回路の構成例を示す回路図である。
【図２】 本発明の関連技術による発振回路を示す回路図である。
【図３】多入力増幅器の内部構成例を示す回路図である。
【図４】フィードバック信号を増幅する増幅器の特性を示す図である。
【図５】多入力増幅器の特性を示す図である。
【図６】周波数可変による発振波形の変化を示す図である。
【図７】 本発明による発振回路の実施の形態を示す回路図である。
【図８】フィードバック端子電圧と発振周波数との関係を示す図である。
【図９】本発明によるＰＷＭ制御の概念を示す図である。
【図１０】ＰＷＭ制御部の構成例を示す回路図である。
【図１１】多入力コンパレータの構成例を示す回路図である。
【図１２】最大デューティサイクル調整機能の概念を説明する図であって、（Ａ）は多入力コンパレータの入力電圧の変化を示し、（Ｂ）は多入力コンパレータの出力電圧の変化を示している。
【図１３】電源制御集積回路の負荷対効率曲線を示す図である。
【図１４】従来の発振回路の構成例を示す図である。
【図１５】ＰＷＭ制御の概念を示す図である。
【図１６】スイッチングロスの概念を示す図である。
【符号の説明】
ＩＣ 電源制御集積回路
Ｔ トランス
ＰＴ パワートランジスタ
ＲＴ タイミング抵抗接続端子
ＦＢ フィードバック端子
ＩＳ 過電流検出端子
ＧＮＤ グランド端子
ＯＵＴ 出力端子
ＶＣＣ 電源端子
ＲＥＦ 基準電圧端子
ＣＳ ソフトスタート端子
Ｃ＿ＣＴ タイミングコンデンサ
Ｒ＿ＲＴ タイミング抵抗
ＦＢ＿Ａ 増幅器
ＲＴ＿Ａ 多入力増幅器
Ｖｃｔ 発振回路の出力電圧
Ｖｆｂ フィードバック電圧
Ｖｒｔ タイミング抵抗の端子電圧
ＣＴ 発振回路の出力端子
Ｄｍａｘ＿Ａ 増幅器
ＰＷＭｃｏｍｐ 多入力コンパレータ
Ｒ＿ｆｒ 外付けの抵抗
【発明の属する技術分野】
本発明は電源制御集積回路に関し、特にスイッチング電源にてスイッチングのための信号を発生させる発振回路およびパルス幅変調（ＰＷＭ）制御回路を備えた電源制御集積回路に関する。
【０００２】
【従来の技術】
商用電源を所望の直流電圧に変換するスイッチング電源の電源制御集積回路は、従来からバイポーラ・プロセスを用いた集積回路が主に使われてきた。
【０００３】
しかし、最近では、低消費電力化・低価格化の要求が厳しくなっており、電源制御集積回路の製造プロセスは、バイポーラトランジスタとＣＭＯＳ（Complementary Metal-Oxide Semiconductor）とを組み合わせたＢｉＣＭＯＳまたはＣＭＯＳプロセスへの移行が進み、また、回路構成も従来よりも消費電流の低減が行われている。
【０００４】
スイッチング電源用の電源制御集積回路は、商用電源を整流した電圧を所望の直流電圧に変換して出力するＤＣ−ＤＣコンバータに対して、そのスイッチング信号を発生させる発振回路およびパルス幅変調制御回路を備えている。ここで、発振およびＰＷＭ制御の仕組みについて述べる。
【０００５】
図１４は従来の発振回路の構成例を示す図、図１５はＰＷＭ制御の概念を示す図である。発振回路は、二つのコンパレータｃｏｍｐ１，ｃｏｍｐ２と、内部基準電圧Ｖｄｄからこれらコンパレータｃｏｍｐ１，ｃｏｍｐ２のための二つの基準電圧を作る三つの抵抗Ｒ１，Ｒ２，Ｒ３と、それぞれコンパレータｃｏｍｐ１，ｃｏｍｐ２の出力を入力した二つのＮＯＲゲートＮＯＲ１，ＮＯＲ２から構成されるＲＳフリップフロップ（ＲＳＦＦ）と、直列接続の二つのインバータＩＮＶ１，ＩＮＶ２と、各インバータＩＮＶ１，ＩＮＶ２の出力によってオン・オフ制御される二つのスイッチＳＷ１，ＳＷ２と、これらスイッチＳＷ１，ＳＷ２の内部基準電圧側とグランド側とに接続された二つの電流源Ｉｃｔ１，Ｉｃｔ２と、タイミングコンデンサＣ＿ＣＴとから構成されている。そして、この発振回路の出力には、発振回路の出力電圧ＶｃｔとＤＣ−ＤＣコンバータの負荷状態を表す電圧Ｖｆｂとを比較するコンパレータｃｏｍｐ３が接続されている。
【０００６】
以上の発振回路の発振の仕組みを説明する。ここで、スイッチＳＷ１，ＳＷ２、電流源Ｉｃｔ１，Ｉｃｔ２およびタイミングコンデンサＣ＿ＣＴは、充放電回路を構成している。すなわち、スイッチＳＷ１の上側に配置された電流源Ｉｃｔ１はタイミングコンデンサＣ＿ＣＴを充電するのに用い、スイッチＳＷ２の下側に配置された電流源Ｉｃｔ２はタイミングコンデンサＣ＿ＣＴを放電するのに用い、スイッチＳＷ１，ＳＷ２はどちらか一方がオンするようになっていて、これらを切り換えることで充放電を行う。
【０００７】
タイミングコンデンサＣ＿ＣＴの端子電圧は、二つのコンパレータｃｏｍｐ１，ｃｏｍｐ２に入力され、発振波形の上下限電圧と比較される。コンパレータｃｏｍｐ１は上限電圧、コンパレータｃｏｍｐ２は下限電圧との比較を行っており、コンパレータｃｏｍｐ１，ｃｏｍｐ２の各々のスレッシュホールド電圧は、抵抗Ｒ１，Ｒ２，Ｒ３によって内部基準電圧を抵抗分割することにより作り出している。図示の例では、５ボルトの内部基準電圧Ｖｄｄから１ボルトおよび３ボルトのスレッシュホールド電圧を作り出している。
【０００８】
また、タイミングコンデンサＣ＿ＣＴへの充放電を切り換えるスイッチＳＷ１，ＳＷ２の制御入力は、コンパレータｃｏｍｐ１，ｃｏｍｐ２の出力がＲＳフリップフロップを通して接続されている。
【０００９】
ここで、タイミングコンデンサＣ＿ＣＴの端子電圧が１ボルト以下の場合、コンパレータｃｏｍｐ１の出力は高レベル、コンパレータｃｏｍｐ２の出力は低レベルとなり、フリップフロップの出力は高レベルとなる。これにより、上側のスイッチＳＷ１がオン、下側のスイッチＳＷ２がオフとなり、タイミングコンデンサＣ＿ＣＴは電流源Ｉｃｔ１による充電が行なわれる。
【００１０】
充電が行われていって、タイミングコンデンサＣ＿ＣＴの端子電圧が３Ｖ以上になると、コンパレータｃｏｍｐ１の出力は低レベル、コンパレータｃｏｍｐ２の出力は高レベルとなり、フリップフロップは低レベルを出力する。そのため、上側のスイッチＳＷ１はオフとなり、下側のスイッチＳＷ２がオンとなって、タイミングコンデンサＣ＿ＣＴの放電を開始する。この放電は、タイミングコンデンサＣ＿ＣＴの端子電圧が１Ｖになるまで続けられる。
【００１１】
タイミングコンデンサＣ＿ＣＴは、電流源Ｉｃｔ１，Ｉｃｔ２により定電流で充放電されるため、充放電速度は一定である。したがって、タイミングコンデンサＣ＿ＣＴの端子電圧は、ある上下限電圧（図示の例では３ボルト，１ボルト）の間を一定時間かけて変化することになる。以上の仕組みによるタイミングコンデンサＣ＿ＣＴの電圧Ｖｃｔの波形が発振波形であり、立ち上り時間および立ち下がり時間の等しい三角波の発振波形を得ることができる。
【００１２】
次に、ＰＷＭ制御（デューティ制御）について説明する。発振回路の出力電圧Ｖｃｔは、コンパレータｃｏｍｐ３の一方の入力に与えられる。このコンパレータｃｏｍｐ３の他方の入力には、負荷の重さをＤＣ−ＤＣコンバータ出力でモニタし、電圧Ｖｃｔと比較できるレベルにしたフィードバック電圧Ｖｆｂが与えられる。ここで、電圧Ｖｆｂは、負荷が軽い時には下がるようなフィードバックとする。
【００１３】
コンパレータｃｏｍｐ３は、図１４に示したように、発振回路の出力電圧Ｖｃｔと電圧Ｖｆｂとを比較し、発振回路の出力電圧Ｖｃｔがフィードバック電圧Ｖｆｂよりも低い時に、コンパレータ出力が高レベルとなる。このコンパレータ出力は、レベルシフターで昇圧された後、電源制御集積回路の出力となる。
【００１４】
このコンパレータ出力のデューティサイクル（ここでは、一つの周期に対してのオン時間の占める割合を表すオンデューティサイクル）において、発振回路の出力電圧Ｖｃｔが一定周期の波形となっているため、フィードバック電圧Ｖｆｂの変化が発振回路の出力電圧Ｖｃｔの一周期に占めるＶｃｔ＜Ｖｆｂの時間の変化となる。フィードバック電圧Ｖｆｂは、スイッチング電源の負荷が軽くなると下がるようにしてあるため、負荷が軽くなると共にデューティは減少する。このコンパレータ出力により、ＤＣ−ＤＣコンバータのスイッチング用のパワートランジスタを制御しているため、負荷が軽くなるにつれて負荷への供給電力を絞るようにしている。
【００１５】
【発明が解決しようとする課題】
ところで、電源制御集積回路は、トランスを介し負荷にあるエネルギーを供給し、負荷に応じて供給電力を調整するためにデューティサイクルの制御を行っている。ＤＣ−ＤＣコンバータでは、デューティサイクルが制御された信号によりパワートランジスタがスイッチングを行うが、そこでスイッチングロスが発生する。
【００１６】
図１６はスイッチングロスの概念を示す図である。この図において、パワートランジスタのスイッチング時に、電圧および電流のレベルが互いに逆になる関係を有している。このスイッチング時では、高レベルと低レベルとの切り換り目でスイッチングロスが発生し、これが変換効率を下げる原因となっている。スイッチングロスは、図１６において、ハッチングを施した部分に相当し、パルスの立ち上り、立ち下がり時間が零では無いことから生じている。
【００１７】
負荷が重い時には、デューティサイクルが大きい、すなわち、コンパレータ出力のオン信号の幅が広いため、供給電力に対してスイッチングロスの占める割合が小さくなり、スイッチングロスの影響は少ない。しかし、軽負荷時には、デューティサイクルが小さくなるため、その影響が顕著になり、電源の効率を下げる原因となる。なお、スイッチングロスは、スイッチング速度を速くすることで低減することができるが、それにも限界があり、皆無にすることはできない。
【００１８】
最近の低消費電力化・低価格化の要求が厳しくなる中、最近の電子製品の機能の一つに待機モードがあるが、このモード時の低消費電力化が特に厳しくなっており、如何にスイッチングロスの影響を少なくし、集積回路の省電力化を図るかが問題となっている。
【００１９】
本発明はこのような点に鑑みてなされたものであり、軽負荷時におけるスイッチングロスを低減し、効率を上げることができる電源制御集積回路を提供することを目的とする。
【００２０】
【課題を解決するための手段】
本発明では上記問題を解決するために、定電流源でタイミングコンデンサを充放電することで発振周波数が決定される発振回路および発振波形と負荷レベルに応じて変化するフィードバック信号とを比較することでスイッチング電源のスイッチング用パワートランジスタの駆動用パルス信号のパルス幅を変調するパルス幅変調制御回路を備えた電源制御集積回路において、前記発振回路は、前記フィードバック信号が所定のレベルより低くなる軽負荷時において、負荷レベルの低下に応じて前記定電流源の値を低減することで発振周波数を低下させる発振周波数可変手段を備え、前記発振周波数可変手段は、発振周波数の負荷に対する変化率を増加させる変化率調整手段を有していることを特徴とする電源制御集積回路が提供される。
【００２１】
このような電源制御集積回路によれば、発振回路は、通常動作時では、フィードバック信号に関係なく所定のレベルで決まる一定の周波数で発振する。一方、軽負荷時では、負荷レベルが低減することに応じて発振周波数が低下する。この結果、スイッチング回数が低減することになる。これにより、スイッチングロスが低減し、効率が改善されることになる。さらに、変化率調整手段により、周波数変化率の調整が可能であるため、同一の電源制御集積回路でより広いニーズに対応することができる。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態を、ＡＣ／ＤＣ電源回路に適用した場合を例に図面を参照して詳細に説明する。
【００２３】
図１は本発明を適用したＡＣ／ＤＣ電源回路の構成例を示す回路図である。ＡＣ／ＤＣ電源回路は、商用電源を整流するブリッジダイオードＢＤおよびコンデンサＣ１を有し、その直流電圧は、トランスＴの一次巻線とパワートランジスタＰＴとを直列接続した回路に印加される。電源制御集積回路ＩＣは、デュアルインラインパッケージタイプのもので８本の端子を有している。すなわち、タイミング抵抗接続端子ＲＴ、フィードバック端子ＦＢ、過電流検出端子ＩＳ、グランド端子ＧＮＤ、出力端子ＯＵＴ、電源端子ＶＣＣ、基準電圧端子ＲＥＦおよびソフトスタート端子ＣＳを有している。
【００２４】
タイミング抵抗接続端子ＲＴはタイミング抵抗Ｒ＿ＲＴに接続され、フィードバック端子ＦＢはフォトカプラＰＣのフォトトランジスタＰｈ＿Ｔｒに接続され、過電流検出端子ＩＳにはパワートランジスタＰＴの電流を検出する抵抗Ｒ＿ＩＳがその端子電圧を入力するように接続され、グランド端子ＧＮＤは接地され、出力端子ＯＵＴはパワートランジスタＰＴのゲートに接続され、電源端子ＶＣＣは抵抗Ｒｓｔ、コンデンサＣ２およびツェナーダイオードＺＤからなる降圧安定化回路に接続され、基準電圧端子ＲＥＦは内部基準電圧を安定化させるコンデンサＣ３に接続され、ソフトスタート端子ＣＳは内蔵ソフトスタート回路用のコンデンサＣ４に接続されている。また、電源端子ＶＣＣにはダイオードＤ１が接続され、トランスＴにて誘起された電圧を受けるようにして、電源制御集積回路ＩＣの起動後に商用電源からの消費電流を減らすようにしている。
【００２５】
トランスＴの二次巻線は、ダイオードＤ２およびコンデンサＣ５からなる整流回路を介して、ＡＣ／ＤＣ電源回路の出力端子に接続されている。また、その出力端子には、フォトカプラＰＣのフォトダイオードＰｈ＿Ｄが接続されており、負荷レベルに対応したレベルの信号を電源制御集積回路ＩＣのフィードバック端子ＦＢに供給するようにしている。
【００２６】
電源制御集積回路ＩＣは、内部に持つ発振回路によって発振された三角波の出力電圧とフィードバック端子ＦＢで受けた負荷レベルとによりパルス幅変調制御されたパルス信号を出力端子ＯＵＴより出力し、パワートランジスタＰＴをオン・オフ制御する。これにより、トランスＴの一次巻線に流れる電流をオン・オフし、二次巻線に高周波の交流電圧を発生させ、それを整流してＡＣ／ＤＣ電源回路の直流出力とする。
【００２７】
ここで、発振回路は、負荷レベルの減少に応じて発振周波数を下げるようにしている。これにより、負荷に同じ電力を供給するにもスイッチング回数が少なくなる分、スイッチングロスの影響が少なくなり、効率を改善している。次に、このような機能を持つ発振回路について説明する。
【００２８】
図２は本発明の関連技術による発振回路を示す回路図、図３は多入力増幅器の内部構成例を示す回路図、図４はフィードバック信号を増幅する増幅器の特性を示す図、図５は多入力増幅器の特性を示す図である。
【００２９】
まず、図２に示す発振回路の機能概要について述べる。端子Ｖｄｄ（２．５Ｖ）、Ｖｄｄ（５Ｖ）は内部基準電圧からの入力、端子ＣＴはこの発振回路の出力で、その出力電圧Ｖｃｔは発振波形である。端子ＦＢはフィードバック端子であり、負荷の重さを電圧に変換した信号が入力される。タイミング抵抗接続端子ＲＴは、この電源制御集積回路ＩＣの外付け部品となっているタイミング抵抗Ｒ＿ＲＴを接続する端子である。
【００３０】
フィードバック端子ＦＢは、増幅器ＦＢ＿Ａに接続されている。この増幅器ＦＢ＿Ａは、抵抗Ｒ１１，Ｒ１２によって増幅率が決められ、たとえば抵抗値の比をＲ１１：Ｒ１２＝１：９と設定することにより、増幅率１０の増幅器を構成している。増幅器ＦＢ＿Ａは、図４に示す特性を有し、フィードバック端子ＦＢの電圧ＶｆｂがＶｆｂ０、増幅器ＦＢ＿Ａの出力が２．５Ｖの状態を基準として、Ｖｆｂの変化量の１０倍の変化を出力する機能を有する。なお、Ｖｆｂ０は動作モードが通常モードから軽負荷モードへの切換え時の電圧とする。
【００３１】
多入力増幅器ＲＴ＿Ａは、二つの反転入力端子のうち低い方の電圧と非反転入力端子の電圧とを比較し、その出力端子の電圧を上昇または低下させる。多入力増幅器ＲＴ＿Ａは、また、その出力端子と非反転入力端子とがトランジスタＭＰ５により接続されて帰還系が構成され、二つの反転入力端子のうち低い方の電圧が非反転入力端子の電圧となるように動作するアンプであり、図５に示すように、実線および破線の入力に対して実線の出力となる特性を有する。たとえば非軽負荷時は、ＶｆｂがＶｆｂ０以上あるため、増幅器ＦＢ＿Ａの出力はＶｄｄの２．５Ｖ以上である。したがって、この時には多入力増幅器ＲＴ＿Ａの出力は２．５Ｖとなっている。
【００３２】
一方軽負荷時にはＶｆｂがＶｆｂ０以下になり、その変化量の１０倍の変化が増幅器ＦＢ＿Ａの出力であるため、Ｖｄｄ（２．５Ｖ）以下になる。したがって、多入力増幅器ＲＴ＿Ａの出力は増幅器ＦＢ＿Ａの出力と等しくなり、Ｖｄｄ（２．５Ｖ）以下になる。
【００３３】
多入力増幅器ＲＴ＿Ａの出力は、トランジスタＭＰ１，ＭＰ５のゲートに接続される。トランジスタＭＰ１は、トランジスタＭＰ２，ＭＮ１，ＭＮ２とともにカレントミラー回路を構成し、その後段に接続されるトランジスタＭＰ３，ＭＮ４は電流源、トランジスタＭＰ４，ＭＮ３はタイミングコンデンサＣ＿ＣＴに対する充放電の切り換えを行うスイッチを構成している。このスイッチを構成するトランジスタＭＰ４，ＭＮ３のゲートは、三角発振波形の上下限値を設定する抵抗Ｒ１，Ｒ２，Ｒ３と、コンパレータｃｏｍｐ１，ｃｏｍｐ２と、ＲＳフリップフロップＲＳＦＦとからなる回路に接続されている。
【００３４】
また、多入力増幅器ＲＴ＿Ａの出力は、トランジスタＭＰ５のゲートへの入力なので、タイミング抵抗Ｒ＿ＲＴに流れる電流を制御する。このとき、タイミング抵抗接続端子ＲＴに現われる端子電圧をＶｒｔとする。同時に、多入力増幅器ＲＴ＿Ａの出力は、トランジスタＭＰ１のゲート入力にもなっている。したがって、カレントミラー回路で折り返した後、トランジスタＭＰ３，ＭＮ４をタイミング抵抗Ｒ＿ＲＴに流れる電流と同じ電流を流すよう制御する。
【００３５】
次に、多入力増幅器ＲＴ＿Ａの具体的な構成例について説明する。図３において、端子ＩＮ１（−）は内部基準電圧Ｖｄｄ（２．５Ｖ）を受ける入力端子であり、端子ＩＮ２（−）は増幅器ＦＢ＿Ａの出力が接続される入力端子である。端子ＩＮ３（＋）は図２のタイミング抵抗接続端子ＲＴが接続され、端子ＯＵＴは、この多入力増幅器ＲＴ＿Ａの出力端子である。
【００３６】
端子ＩＮ１（−）に接続された抵抗Ｒ１３，トランジスタＮＰＮ１，ＭＮ５で構成されている回路は、このブロックのバイアス源である。トランジスタＭＮ６，ＭＰ６，ＭＰ７，ＭＰ１０からなる回路は、トランジスタＰＮＰ１，ＰＮＰ２，ＰＮＰ３にバイアス源と同じ電流を流すよう制御する。トランジスタＭＰ８，ＭＰ９，ＭＰ１１，ＭＮ７、ＭＮ８からなる回路は差動入力段を構成し、トランジスタＭＰ１２，ＭＮ９は出力段を構成する。
【００３７】
二つの端子ＩＮ１（−）、端子ＩＮ２（−）を受けるトランジスタＰＮＰ１，ＰＮＰ２は、共にトランジスタＭＰ９に接続されているので、内部基準電圧Ｖｄｄ（２．５Ｖ）および増幅器ＦＢ＿Ａの出力電圧のうち、入力電圧の低い方の電圧によりトランジスタＭＰ９がオンとなる。
【００３８】
また、タイミング抵抗接続端子ＲＴの端子電圧Ｖｒｔは、この多入力増幅器ＲＴ＿Ａの帰還入力になっており、Ｖｄｄ（２．５Ｖ）か増幅器ＦＢ＿Ａの出力電圧のうち、低い方の電圧に対して端子電圧Ｖｒｔが高電位か低電位かでトランジスタＭＰ９とＭＰ１１とに流れる電流の大小関係が入れ替わる。
【００３９】
トランジスタＭＰ９の方がオンした場合、トランジスタＭＰ９，ＭＮ７には同じ電流が流れ、トランジスタＭＮ９，ＭＮ７のゲートが共通なので、トランジスタＭＮ９のオン抵抗が下がり、トランジスタＭＮ９のゲート電圧を下げ、この多入力増幅器ＲＴ＿Ａの出力である出力端子ＯＵＴが高レベルとなる。
【００４０】
逆に、トランジスタＭＰ１１の方がオンした場合、トランジスタＭＰ９の方がオン抵抗が高くなり、トランジスタＭＮ８も同様に高くなる。したがって、トランジスタＭＮ９のゲート電圧は上がり、出力端子ＯＵＴが低レベルとなる。
【００４１】
以上説明した多入力増幅器ＲＴ＿Ａの出力は、トランジスタＭＰ５，ＭＰ１のゲートに与えられ、タイミング抵抗Ｒ＿ＲＴに流れる電流を制御する。このトランジスタＭＰ５を流れる電流は、タイミング抵抗Ｒ＿ＲＴによる電圧降下を生じさせ、電圧Ｖｒｔとして多入力増幅器ＲＴ＿Ａへフィードバックされる。このループにより電圧Ｖｒｔは一定となる。
【００４２】
一方、トランジスタＭＰ１を流れる電流は、トランジスタＭＮ１を介しトランジスタＭＰ２，ＭＰ３，ＭＮ２，ＭＮ４にトランジスタＭＮ１を流れる電流と同じ電流を生じさせる。ここで、トランジスタＭＰ４，ＭＮ３は、ＲＳフリップフロップＲＳＦＦの電圧により切り換えられ、端子ＣＴに接続されたタイミングコンデンサＣ＿ＣＴに対する充放電の切り換えを行う。
【００４３】
以上の動作により、フィードバック端子ＦＢの端子電圧ＶｆｂがＶｆｂ０以上のとき、多入力増幅器ＲＴ＿Ａは、固定値のＶｄｄ（２．５Ｖ）を出力し、Ｖｒｔ＝２．５Ｖとなるよう制御するため、発振周波数は一定に保たれることになる。一方、端子電圧ＶｆｂがＶｆｂ０以下となる軽負荷のときには、多入力増幅器ＲＴ＿Ａの出力が負荷レベルに応じてリニアに変化するので、多入力増幅器ＲＴ＿Ａの出力も同様に変化する。Ｖｒｔが２．５Ｖ以下に下がると、タイミングコンデンサＣ＿ＣＴを充放電する電流が減ることになり、この結果、発振周波数が下がる。このように、軽負荷時に、多入力増幅器ＲＴ＿Ａの出力を負荷（Ｖｆｂ）に対して上記の様に変化させることで、負荷に応じて発振周波数を下げることが実現されるのである。
【００４４】
また、この負荷低減に応じて発振周波数を下げる機能を実現するために追加した回路は、図２の増幅器ＦＢ＿Ａと、図３の多入力増幅器ＲＴ＿Ａ内のトランジスタＰＮＰ１とであり、少ない素子と、少ない変更箇所によってその機能を実現している。
【００４５】
好ましい実施の形態では、図２に示した発振回路の発振周波数を、通常負荷のときには、１００ｋＨｚ、最軽負荷のときには、２０ｋＨｚで発振するようにしている。このときの発振波形の様子を図６に示す。
【００４６】
図６は周波数可変による発振波形の変化を示す図である。図６において、通常モード時の発振波形は実線で示し、軽負荷モード時の発振波形は破線で示してある。通常モードから軽負荷モードになって発振周波数が下がると、１周期の時間間隔が広がる。これにより、スイッチング回数が減るため、スイッチングロスを低減することができる。
【００４７】
図７は本発明による発振回路の実施の形態を示す回路図である。図７において、図２に示した構成要素と同じ要素については同じ符号を付してある。この発振回路によれば、内部基準電圧Ｖｄｄ（５Ｖ）に接続された基準電圧端子ＲＥＦを備えている。そして、この基準電圧端子ＲＥＦとタイミング抵抗接続端子ＲＴとの間に外付けの抵抗Ｒ＿ｆｒが接続されている。それ以外は、図２に示した回路構成と同じである。
【００４８】
タイミング抵抗接続端子ＲＴの電圧は、多入力増幅器ＲＴ＿Ａによってその入力のうち最も低い値と同じ値を取るように制御されているので、その入力電圧によりタイミング抵抗接続端子ＲＴに接続したタイミング抵抗Ｒ＿ＲＴを流れる電流Ｉ＿ＲＴが決定される。
【００４９】
ここで、基準電圧端子ＲＥＦとタイミング抵抗接続端子ＲＴとの間に抵抗Ｒ＿ｆｒを接続すると、基準電圧端子ＲＥＦからも電流Ｉ＿ｆｒが供給されるため、タイミング抵抗接続端子ＲＴの電圧を一定に保つ、すなわち”Ｉ＿ｆｒ＋Ｉ＿ＲＴ＝一定”の状態を保つには、タイミング抵抗接続端子ＲＴから供給される電流Ｉ＿ＲＴを絞る必要がある。
【００５０】
この場合、トランジスタＭＰ５のソース・ドレイン電流Ｉ＿ＲＴが絞られることになるが、トランジスタＭＰ５に入っているゲート信号はトランジスタＭＰ１にも入力されているため、結果として、タイミングコンデンサＣ＿ＣＴの充放電電流も絞られ、タイミング抵抗接続端子ＲＴの端子電圧が同じ、すなわち、フィードバック端子ＦＢの端子電圧が同じであっても、基準電圧端子ＲＥＦとタイミング抵抗接続端子ＲＴとの間に抵抗Ｒ＿ｆｒを接続した方が周波数は低くなるのである。
【００５１】
もちろん、タイミング抵抗接続端子ＲＴの端子電圧が同じであっても、抵抗Ｒ＿ｆｒの抵抗値が小さい方がより周波数は下がる事になる。
さて、負荷の状態（フィードバック端子ＦＢの電圧Ｖｒｔ）によって周波数が可変する領域においては、フィードバック端子ＦＢのある電圧の変化量に対して、基準電圧端子ＲＥＦとタイミング抵抗接続端子ＲＴとの間の抵抗Ｒ＿ｆｒの抵抗値が小さい程、より多くの電流Ｉ＿ｆｒが基準電圧端子ＲＥＦから供給されるので、その分、タイミング抵抗接続端子ＲＴからの電流Ｉ＿ＲＴは絞られ、タイミングコンデンサＣ＿ＣＴの充放電時間が長くなり、周波数の下がり方もより大きく（周波数低減率が大きく）なるのである。
【００５２】
以上の２点を踏まえて、フィードバック端子ＦＢの電圧と発振周波数との関係をグラフで示すと、図８のようになる。
図８はフィードバック端子電圧と発振周波数との関係を示す図である。図示のように、通常モードでは、抵抗Ｒ＿ｆｒの抵抗値が小さくなる程、発振周波数が低減し、軽負荷モードでは、発振周波数の変化率、すなわち傾きが大きくなり、その分、発振周波数もｆ１からｆ３へと大きく低減する。
【００５３】
ただし、回路構成上、タイミング抵抗接続端子ＲＴから電流を供給できてもタイミング抵抗接続端子ＲＴから電源制御集積回路ＩＣ内に電流を吸い込むことはできないので、基準電圧端子ＲＥＦ−タイミング抵抗接続端子ＲＴ間の抵抗Ｒ＿ｆｒの抵抗値がある値よりも小さい時には、多入力増幅器ＲＴ＿Ａが制御不能になる。
【００５４】
しかしながら、このような状態のとき、タイミング抵抗接続端子ＲＴから供給される電流Ｉ＿ＲＴは既にゼロであるため、結局発振はしない（できない）ことになる。したがって、抵抗Ｒ＿ｆｒの抵抗値は、発振停止に陥らないような値、すなわち、最軽負荷時において、下がって行く発振周波数にクランプをかけて最低発振周波数を保証する値を有する。
【００５５】
以上、軽負荷時に負荷に応じて発振周波数を下げることができる発振回路について述べた。しかし、軽負荷時に負荷に応じて発振周波数を下げただけでは、発振周波数の低下と共に最大デューティサイクル時に、出力パルスのオン時間が通常モード時よりも軽負荷モード時の方が長くなり、電源制御集積回路ＩＣが駆動すべきパワートランジスタＰＴを破壊するおそれがある。そこで、軽負荷時に最大デューティサイクルを、通常モード時の最大オン時間以上のオン時間を作ってしまわないよう調整する必要がある。次に、その最大デューティサイクルの調整機能について説明する。
【００５６】
図９は本発明によるＰＷＭ制御の概念を示す図である。図９において、Ｖｆｂがフィードバック端子ＦＢにおける端子電圧、Ｄｍａｘが最大デューティサイクルを決定する電圧である。Ｄｍａｘは電源制御集積回路ＩＣの内部基準電圧から抵抗分割にて得られる定電圧である。このように、ＰＷＭ制御において、発振回路の出力電圧Ｖｃｔをフィードバック端子ＦＢにおける端子電圧Ｖｆｂと比較する以外に、負荷の変化とは無関係な電圧Ｄｍａｘと比較させ、フィードバック端子ＦＢにおける端子電圧Ｖｆｂが電圧Ｄｍａｘよりも高いとき、発振回路の出力電圧Ｖｃｔとの比較対象が電圧Ｄｍａｘとなるようにすれば、そこで最大デューティサイクルを決定することができる。この仕組みにより、発振周波数が下がっても最大デューティサイクルは変化せず、軽負荷時に発振周波数を下げることによる問題を解消することができる。
【００５７】
しかし、この概念を単に適用しただけでは、最大デューティサイクル時の出力オン時間が通常動作時よりも軽負荷時の方が長くなり、電源制御集積回路ＩＣが駆動すべきパワートランジスタＰＴを破壊したり、スイッチング電源の制御自体に支障をきたす可能性があるので、発振周波数が下がった場合に、発振周波数に応じて、すなわち負荷に応じて最大デューティサイクルを下げ、出力パルスのオン時間が通常動作時と等しく一定となるような制御を行う必要がある。以下、その機能を実現する具体例について説明する。
【００５８】
図１０はＰＷＭ制御部の構成例を示す回路図、図１１は多入力コンパレータの構成例を示す回路図、図１２は最大デューティサイクル調整機能の概念を説明する図であって、（Ａ）は多入力コンパレータの入力電圧の変化を示し、（Ｂ）は多入力コンパレータの出力電圧の変化を示している。
【００５９】
ＰＷＭ制御部は、図１０に示したように、最大デューティサイクル調整用の増幅器Ｄｍａｘ＿Ａと、パルス幅変調制御のための多入力コンパレータＰＷＭｃｏｍｐと、レベルシフトおよび波形整形用の電流源Ｉｏｕｔ、トランジスタＭＰ１３およびインバータＩＮＶ３とを備えている。
【００６０】
増幅器Ｄｍａｘ＿Ａは、抵抗Ｒ２１，Ｒ２２の抵抗比によって決まるゲインを有し、図２の増幅器ＦＢ＿Ａとゲインは異なるが同様の回路構成をしている。したがって、この増幅器Ｄｍａｘ＿Ａは、フィードバック端子ＦＢの端子電圧Ｖｆｂの変化量に比例した変化量を示す電圧Ｄｍａｘ２を出力する。この最大デューティサイクルを制御するための負荷に応じた信号の生成は、発振周波数を制御した原理と同様の原理を用いている。
【００６１】
ＰＷＭ制御を行う多入力コンパレータＰＷＭｃｏｍｐは、その具体的な回路を図１１に示したように、図３に示した多入力増幅器ＲＴ＿Ａと同様の回路構成を有している。すなわち、内部基準電圧Ｖｄｄ（５Ｖ）に接続された抵抗Ｒ２５，トランジスタＮＰＮ２，ＭＮ１０は、このブロックのバイアス源を構成する回路である。トランジスタＭＮ１１，ＭＰ１４，ＭＰ１５，ＭＰ１９からなる回路は、トランジスタＰＮＰ４，ＰＮＰ５，ＰＮＰ６，ＰＮＰ７にバイアス源と同じ電流を流すよう制御する。トランジスタＭＰ１６，ＭＰ１７，ＭＰ１８，ＭＮ１２、ＭＮ１３からなる回路は差動入力段を構成し、トランジスタＭＰ２０，ＭＮ１４およびインバータＩＮＶ１，ＩＮＶ２は出力段を構成する。
【００６２】
三つの（−）入力端子を受けるトランジスタＰＮＰ４，ＰＮＰ５，ＰＮＰ６は、共にトランジスタＭＰ１７に接続されているので、内部基準電圧Ｖｄｄ（５Ｖ）から作られた電圧Ｄｍａｘ１、増幅器Ｄｍａｘ＿Ａの出力電圧Ｄｍａｘ２およびフィードバック端子ＦＢの電圧Ｖｆｂのうち、入力電圧の低い方の電圧が、（＋）入力端子が受ける発振回路の出力電圧Ｖｃｔの比較対象電圧となる。
【００６３】
ＰＷＭ制御を行う多入力コンパレータＰＷＭｃｏｍｐは、その（＋）入力に発振波形の電圧Ｖｃｔを、第１の（−）入力に内部基準電圧Ｖｄｄ（５Ｖ）を抵抗Ｒ２３，Ｒ２４で分割した電圧Ｄｍａｘ１を、第２の（−）入力に増幅器ＦＢ＿Ａの出力電圧Ｄｍａｘ２を、第３の（−）入力にフィードバック電圧Ｖｆｂをそれぞれ入力し、第１ないし第３の（−）入力のうちの最も低い電圧と発振波形とを比較し、発振波形の方が低い場合に多入力コンパレータＰＷＭｃｏｍｐの出力が高レベルとなるようなコンパレータである。なお。図９の電圧Ｄｍａｘは、ここでは、電圧Ｄｍａｘ１に対応する。したがって、電圧Ｖｆｂが電圧Ｄｍａｘ１よりも大きい領域では、電圧Ｄｍａｘ１と発振波形の電圧Ｖｃｔとが比較されることになり、負荷に関係なく電圧Ｄｍａｘ１によって決定される一定のデューティサイクルのパルスを出力する。このパルスは、トランジスタＭＰ１３、電流源ＩｏｕｔおよびインバータＩＮＶ３を介して、電源制御集積回路ＩＣの出力端子ＯＵＴより出力され、パワートランジスタＰＴをスイッチング駆動するゲート信号となる。
【００６４】
次に、負荷に応じて変化する電圧Ｄｍａｘ２を多入力コンパレータＰＷＭｃｏｍｐの（−）端子に追加入力した場合の発振波形と出力波形との関係を示したのが図１２である。図１２において、実線で示した波形が通常モード時の入出力波形であり、破線で示したのが軽負荷時（発振周波数が低下した状態）の入出力波形である。
【００６５】
多入力コンパレータＰＷＭｃｏｍｐに追加入力される電圧Ｄｍａｘ２は、通常モード時の電圧Ｄｍａｘ１より低い電圧に調整される。これにより、多入力コンパレータＰＷＭｃｏｍｐの出力は、最大デューティサイクル時のパルスのオン時間を同じくすることが可能である。また、軽負荷モード時と通常モード時との切り変わり目において、この電圧Ｄｍａｘ２が電圧Ｄｍａｘ１と等しくなるように増幅器Ｄｍａｘ＿Ａを設定することにより、最大デューティサイクルを制御する信号が切り換えられる。
【００６６】
以上構成および動作により、本発明を組み込んだ電源制御集積回路ＩＣは、負荷の状態によって、ある状態よりも軽負荷の場合には発振周波数を下げ、スイッチング回数を減らす事で電源の効率を上げ、同時に電源に設計時想定した以上のピーク電流が流れないように最大デューティサイクルを下げる動作を行い、また、負荷に応じた発振周波数低減率も、一方向で、かつある程度の制約は有るものの外付け部品一つで調整が可能である。
【００６７】
図１３は電源制御集積回路の負荷対効率曲線を示す図である。この図１３に示した電源制御集積回路ＩＣの負荷対効率曲線は、理論計算による特性曲線を示しており、この特性によれば、負荷の低減と共に効率が従来の電源制御集積回路の場合よりもさらに低減しており、軽負荷時の効率が改善されているのが解る。
【００６８】
【発明の効果】
以上説明したように、本発明では、電源制御集積回路の発振周波数を決定する回路に、軽負荷時に負荷に応じて発振周波数を減少させる機能を付加する構成にした。これにより、軽負荷時の効率を改善することができる。
【００６９】
発振回路において、負荷の変動量を回路内部で発振波形と比較できるように構成したことで、負荷の変化をタイミング抵抗Ｒ＿ＲＴに流す電流の変化に反映させることができる。タイミング抵抗Ｒ＿ＲＴに流れる電流は、タイミングコンデンサＣ＿ＣＴへの充放電電流に等しいので、結果として発振周波数を負荷の変化に応じて変化させることが可能になる。
【００７０】
また、内部基準電圧を取り出す基準電圧端子ＲＥＦを電源制御集積回路に設けたことにより、負荷に対する発振周波数の変化率を増加させるように調整することができる抵抗の外付けが可能になる。これにより、外部部品一つで周波数変化率の調整が可能であるため、同一の電源制御集積回路でより広いニーズに対応することができる。
【００７１】
さらに、軽負荷時において、最大デューティサイクル時の出力オン時間が電源制御集積回路ＩＣの内部あるいは外部の条件によって通常動作時の最大オン時間以上にならないよう調整する機能を備えたことにより、駆動するパワートランジスタにピーク電流が流れ続けている時間が長くなることでスイッチング電源のトランスが飽和し、最終的にパワートランジスタが破壊されるのを防止することができる。
【図面の簡単な説明】
【図１】本発明を適用したＡＣ／ＤＣ電源回路の構成例を示す回路図である。
【図２】 本発明の関連技術による発振回路を示す回路図である。
【図３】多入力増幅器の内部構成例を示す回路図である。
【図４】フィードバック信号を増幅する増幅器の特性を示す図である。
【図５】多入力増幅器の特性を示す図である。
【図６】周波数可変による発振波形の変化を示す図である。
【図７】 本発明による発振回路の実施の形態を示す回路図である。
【図８】フィードバック端子電圧と発振周波数との関係を示す図である。
【図９】本発明によるＰＷＭ制御の概念を示す図である。
【図１０】ＰＷＭ制御部の構成例を示す回路図である。
【図１１】多入力コンパレータの構成例を示す回路図である。
【図１２】最大デューティサイクル調整機能の概念を説明する図であって、（Ａ）は多入力コンパレータの入力電圧の変化を示し、（Ｂ）は多入力コンパレータの出力電圧の変化を示している。
【図１３】電源制御集積回路の負荷対効率曲線を示す図である。
【図１４】従来の発振回路の構成例を示す図である。
【図１５】ＰＷＭ制御の概念を示す図である。
【図１６】スイッチングロスの概念を示す図である。
【符号の説明】
ＩＣ 電源制御集積回路
Ｔ トランス
ＰＴ パワートランジスタ
ＲＴ タイミング抵抗接続端子
ＦＢ フィードバック端子
ＩＳ 過電流検出端子
ＧＮＤ グランド端子
ＯＵＴ 出力端子
ＶＣＣ 電源端子
ＲＥＦ 基準電圧端子
ＣＳ ソフトスタート端子
Ｃ＿ＣＴ タイミングコンデンサ
Ｒ＿ＲＴ タイミング抵抗
ＦＢ＿Ａ 増幅器
ＲＴ＿Ａ 多入力増幅器
Ｖｃｔ 発振回路の出力電圧
Ｖｆｂ フィードバック電圧
Ｖｒｔ タイミング抵抗の端子電圧
ＣＴ 発振回路の出力端子
Ｄｍａｘ＿Ａ 増幅器
ＰＷＭｃｏｍｐ 多入力コンパレータ
Ｒ＿ｆｒ 外付けの抵抗
Claims (7)
- 定電流源でタイミングコンデンサを充放電することで発振周波数が決定される発振回路および発振波形と負荷レベルに応じて変化するフィードバック信号とを比較することでスイッチング電源のスイッチング用パワートランジスタの駆動用パルス信号のパルス幅を変調するパルス幅変調制御回路を備えた電源制御集積回路において、
前記発振回路は、前記フィードバック信号が所定のレベルより低くなる軽負荷時において、負荷レベルの低下に応じて前記定電流源の値を低減することで発振周波数を低下させる発振周波数可変手段を備え、
前記発振周波数可変手段は、発振周波数の負荷に対する変化率を増加させる変化率調整手段を有していることを特徴とする電源制御集積回路。 - 前記変化率調整手段は、内部基準電圧とタイミング抵抗との間に接続された前記定電流源の電流調整用抵抗からなることを特徴とする請求項１記載の電源制御集積回路。
- 前記電流調整用抵抗は、最軽負荷時における最低発振周波数を保証する値を有することを特徴とする請求項２記載の電源制御集積回路。
- 前記発振周波数可変手段は、前記フィードバック信号を増幅する第１の増幅器と、マイナス入力に内部基準電圧から作られた前記所定のレベルを有する電圧および前記第１の増幅器の出力を受け、プラス入力に前記定電流源の値を決定するタイミング抵抗の端子電圧を受ける第２の増幅器とを有することを特徴とする請求項１記載の電源制御集積回路。
- 前記パルス幅変調制御回路は、軽負荷時においても最大デューティサイクル時の出力オン時間を一定に保ち、通常動作時の発振周波数に対する周波数比率と同じ比で最大デューティサイクルを変化させる最大デューティサイクル調整手段を備えていることを特徴とする請求項１記載の電源制御集積回路。
- 前記最大デューティサイクル調整手段は、前記フィードバック信号を増幅する第３の増幅器と、マイナス入力に内部基準電圧から作られた一定の電圧、前記第３の増幅器の出力および前記フィードバック信号を受け、プラス入力に前記発振回路の出力を受ける比較器とを有することを特徴とする請求項５記載の電源制御集積回路。
- 前記発振回路および前記パルス幅変調制御回路は、タイミング抵抗接続端子（ＲＴ）、フィードバック端子（ＦＢ）、過電流検出端子（ＩＳ）、グランド端子ＧＮＤ（ＧＮＤ）、出力端子（ＯＵＴ）、電源端子（ＶＣＣ）、基準電圧端子（ＲＥＦ）、およびソフトスタート端子（ＣＳ）を有する８ピンパッケージに収められていることを特徴とする請求項１記載の電源制御集積回路。
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