JP4328290B2

JP4328290B2 - 電源回路、半導体集積回路装置、電子機器及び電源回路の制御方法

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Publication number: JP4328290B2
Application number: JP2004379718A
Authority: JP
Inventors: 秀清小澤; 秀信伊藤; 主税土屋
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2004-12-28
Filing date: 2004-12-28
Publication date: 2009-09-09
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Description

本発明は、電源回路、半導体集積回路装置、電子機器及び電源回路の制御方法に関するものである。
半導体装置（ＬＳＩ）は、高速化・高集積化が進められている。また、半導体装置は、低消費電力化の要求に伴い低電圧化が進められている。電子機器は各種半導体装置を組み合わせて構成され、それらの半導体装置には、それぞれの装置の構成に応じた電圧の電源が供給されている。半導体装置は、それら供給する電源の順番により動作が不安定になる場合がある。このため、複数の電源間において、それらを生成するタイミングを調整することが望まれている。

従来、半導体装置（ＬＳＩ）は、高速化・高集積化が進められている。また、半導体装置は、低消費電力化の要求に伴い低電圧化が進められている。電子機器は各種半導体装置を組み合わせて構成され、それらの半導体装置には、それぞれの装置の構成に応じた電圧の電源が供給されている。半導体装置は、それら供給する電源の順番により動作が不安定になる場合がある。このため、互いに電圧が異なる複数の電源を供給する順番を制御する電源回路が提案されている（例えば、特許文献１，特許文献２，特許文献３参照）。

また、１つの半導体装置の内部においても、上記と同様に、互いに異なる複数の電圧を供給する順序により動作が不安定になる場合がある。例えば、半導体装置としてのＡＳＩＣ(Application Specific Integrated Circuit )は、標準電圧（接続される装置と共通な電圧）で動作する入出力回路（Ｉ／Ｏ回路、 Interface部）と、標準電圧よりも低い電圧で動作する内部回路（Core部）とを備えている。そして、内部回路の電源を供給した後に、入出力回路部の電源を供給する必要があり、この順番で電源を供給することにより、入出力回路部における誤信号の発生を防止する。図１３は、このように電源を供給する電源回路１０の回路図である。は、例えば、図１３に示すＤＣ−ＤＣコンバータ（直流電圧変換回路）により構成される。

この電源回路１０は、入力電圧Ｖｉｎを降圧した第１電圧Ｖ１と、入力電圧Ｖｉｎと等しい第２電圧Ｖ２と、を半導体回路１１に供給する変換回路（ＤＣ−ＤＣコンバータ部）１２を備えている。半導体回路１１は、第１電圧Ｖ１により動作する内部回路１１ａと、第２電圧Ｖ２により動作する入出力回路１１ｂとを備えている。変換回路１２は、発振器２１の出力信号と、第１電圧Ｖ１と基準電圧Ｖｒ１とを比較する比較器２２の出力信号とを比較するＰＷＭ制御回路２３の出力信号により第１トランジスタＴ１と第２トランジスタＴ２をオンオフ制御し、入力電圧Ｖｉｎを降圧した第１電圧Ｖ１を生成する。また、電源回路１０は、スイッチ回路１３と、該スイッチ回路１３を制御するスイッチ制御回路（ＳＷ制御部）１４を備えている。このスイッチ制御回路１４は、第１電圧Ｖ１と基準電圧Ｖｒ２とを比較する比較器２５を備え、この比較器２５の出力信号によりスイッチ回路１３を構成しスイッチとして機能するトランジスタＴＳのオンオフを制御する。この構成により、電源回路１０は、第１電圧Ｖ１が基準電圧Ｖｒ２よりも高くなったときにトランジスタＴＳをオンし、入力電圧Ｖｉｎと実質的に等しい第２電圧Ｖ２を出力する。

ところで、電子機器は、図１４に示すように、複数の半導体集積回路３１を備えている。各半導体集積回路３１は、上記したように、内部回路と入出力回路を備えている。そして、各半導体装置は、内部回路に供給する電源電圧が変動すると誤動作するため、精度の高い電圧（必要な値にきわめて近い電圧）が必要であるため、電源回路１０をそれぞれ備えている。
特開平８−９５６５２号公報特開平１１−１４３５５９号公報特開２００４−１２９３３３号公報

ところが、各半導体集積回路３１の電源回路１０は、電源を供給するタイミングにバラツキがあるため、図１５に示すように、半導体集積回路３１間で信号を伝達する入出力回路１１ｂがラッチアップを起こして貫通電流が流れるという問題があった。この問題は、１つの半導体装置内の回路間、例えば内部回路と入出力回路においても、同様の問題が発生する。

本発明は上記問題点を解決するためになされたものであって、その目的は、複数の電源の投入順序を制御することができる電源回路、半導体集積回路装置、電子機器及び電源回路の制御方法を提供することにある。

上記目的を達成するため、請求項１に記載の発明によれば、入力電圧を第２の直流電圧として出力するためのスイッチ回路を備え、変換回路は、入力電圧を第１の直流電圧に変換し、外部端子は他の電源回路の外部端子と互いに接続され、該他の電源回路から通知信号を入力し、スイッチ制御回路は、第１の直流電圧と基準電圧とを比較した比較結果に応じた信号を通知信号として外部端子に出力するとともに、その比較結果に応じた信号と前記通知信号とに基づいて、スイッチ回路を制御する。従って、第１の直流電圧と基準電圧との比較結果に応じた信号及び通知信号にてスイッチ回路が制御されるため、第１の直流電圧が基準電圧よりも高くなり、且つ通知信号により他の装置の準備が完了した後に第２の直流電圧を出力することができ、複数の直流電圧の順序を制御することができる。そして、これら第１の直流電圧が供給される回路と第２の直流電圧が供給される回路との間で貫通電流が流れるのを防止することができる。
また、第１の直流電圧と基準電圧との比較結果に応じた信号が外部端子に出力されるため、複数の電源回路間において、全ての電源回路において第１の直流電圧が基準電圧よりも高くなり、且つ通知信号により他の装置の準備が完了した後に第２の直流電圧を出力することができ、複数の直流電圧の順序を制御することができる。そして、第２の直流電圧がそれぞれ供給される入出力回路間に貫通電流が流れるのを防止することができる。

請求項２に記載の発明によれば、スイッチ制御回路は、第１の直流電圧と基準電圧との比較結果に応じた信号又は前記通知信号と第２基準電圧とを比較した比較結果に基づいて、前記スイッチ回路を制御する。

請求項３に記載の発明によれば、電子機器は、請求項１又は請求項２に記載の電源回路を複数備え、各電源回路に同一の通知信号が入力される。従って、複数の電源回路間において、第１の直流電圧が基準電圧よりも高くなり、且つ通知信号により他の装置の準備が完了した後に第２の直流電圧を出力することができ、複数の直流電圧の順序を制御することができる。そして、第２の直流電圧がそれぞれ供給される入出力回路間に貫通電流が流れるのを防止することができる。

請求項４に記載の発明によれば、半導体集積回路装置は、請求項１又は２に記載の電源回路と、電源回路にて生成される第１及び第２の直流電圧が供給される半導体回路とが備えられる。従って、半導体回路に備えられ、第１の直流電圧で動作する回路と、第２の直流電圧で動作する回路との間にてで貫通電流が流れるのを防止することができる。

請求項５に記載の発明によれば、電源回路には、入力電圧を第１の直流電圧に変換する変換回路と、入力電圧を第２の直流電圧として出力するためのスイッチ回路と、他の電源回路の外部端子と互いに接続され、該他の電源回路から通知信号が入力される外部端子と、スイッチ回路をオンオフ制御するスイッチ制御回路と、が備えられる。スイッチ制御回路は、第１の直流電圧と基準電圧とを比較した比較結果に応じた信号を通知信号として外部端子に出力するとともに、その比較結果に応じた信号と通知信号とに基づいて、スイッチ回路を制御する。従って、第１の直流電圧と基準電圧との比較結果及び通知信号にてスイッチ回路が制御されるため、第１の直流電圧が基準電圧よりも高くなり、且つ通知信号により他の装置の準備が完了した後に第２の直流電圧を出力することができ、複数の直流電圧の順序を制御することができる。そして、これら第１の直流電圧が供給される回路と第２の直流電圧が供給される回路との間で貫通電流が流れるのを防止することができる。
外部端子は他の電源回路の外部端子と互いに接続され、その他の電源回路から通知信号を入力し、
また、第１の直流電圧と基準電圧との比較結果に応じた信号が外部端子に出力されるため、複数の電源回路間において、全ての電源回路において第１の直流電圧が基準電圧よりも高くなり、且つ通知信号により他の装置の準備が完了した後に第２の直流電圧を出力することができ、複数の直流電圧の順序を制御することができる。そして、第２の直流電圧がそれぞれ供給される入出力回路間に貫通電流が流れるのを防止することができる。

以上記述したように、本発明によれば、複数の電源の投入順序を制御することができる電源回路、半導体集積回路装置、電子機器及び電源回路の制御方法を提供することができる。

（第一実施形態）
以下、本発明を具体化した第一実施形態を図１〜図３に従って説明する。尚、図
図１は、半導体集積回路装置（以下、単に半導体装置という）４０の概略ブロック図である。

半導体装置４０は、半導体回路４１と、該半導体回路４１に複数の動作電源を供給する電源回路４２（ＤＣ−ＤＣコンバータ）とを備え、これら回路４１，４２は１つのチップ上に形成されている。半導体回路４１は、異なる電源電圧にて動作する複数の回路を備えている。尚、複数の回路として、図１には内部回路(Core Logic)４１ａと入出力回路(Interface Logic )４１ｂとを示す。内部回路４１ａは、第１電圧にて動作し、入出力回路４１ｂは第２電圧にて動作する。

電源回路４２は、入力電圧Ｖｉｎに基づいて、半導体回路４１にて必要な電圧の電源を生成する。本実施形態では、電源回路４２はＤＣ−ＤＣコンバータであり、入力電圧Ｖｉｎを降圧した値を持つ第１の直流電圧としての第１電圧Ｖ１を生成するとともに、入力電圧Ｖｉｎと実質的に等しい値を持つ第２の直流電圧としての第２電圧Ｖ２を出力する。

電源回路４２は、変換回路４３と、スイッチ回路４４、スイッチ制御回路（ＳＷ制御部）４５を備えている。
変換回路４３は、直流である入力電圧Ｖｉｎを直流である第１電圧Ｖ１に電圧変換する。スイッチ回路４４は、入力電圧Ｖｉｎが入力され、半導体回路４１に接続されている。スイッチ制御回路４５は、第１電圧Ｖ１と通知信号ＳＴが入力されている。スイッチ制御回路４５は、第１電圧Ｖ１と通知信号ＳＴとに基づいてスイッチ回路４４をオンオフ制御する。スイッチ回路４４がオン（閉路）されることにより入力電圧Ｖｉｎが第２電圧Ｖ２として半導体回路４１に出力される。

変換回路４３は、誤差増幅回路５１、基準電源ｅ１、発振器５２、ＰＷＭ制御回路５３、第１トランジスタＴ１、第２トランジスタＴ２を含む。変換回路４３は、第１電圧Ｖ１と基準電源ｅ１の基準電圧Ｖｒ１との差電圧に基づいてパルス幅変調した信号により第１及び第２トランジスタＴ２を制御し、該第１電圧Ｖ１を生成する。

誤差増幅回路５１は、非反転入力端子に基準電源ｅ１から基準電圧Ｖｒ１が入力され、反転入力端子に第１電圧Ｖ１が入力されている。誤差増幅回路５１は、基準電圧Ｖｒ１と第１電圧Ｖ１との差電圧を増幅した信号Ｓ１を出力する。発振器５２は三角波発振器であり、所定の周波数を持つ三角波信号ＯＳＣ１を出力する。ＰＷＭ制御回路５３は、誤差増幅回路５１の出力信号Ｓ１と三角波信号ＯＳＣ１の電圧を比較し、該比較結果に応じたパルス幅を持つ第１制御信号ＳＧ１と第２制御信号ＳＧ２を生成する。

第１トランジスタＴ１は本実施形態ではＰチャネルＭＯＳトランジスタであり、ソースには入力電圧Ｖｉｎが印加され、ドレインは第２トランジスタＴ２に接続され、ゲートに第１制御信号ＳＧ１が印加されている。第２トランジスタＴ２は本実施形態ではＮチャネルＭＯＳトランジスタであり、ソースは低電位電源（本実施形態ではグランドＧＮＤ）に接続され、ドレインは第１トランジスタＴ１に接続され、ゲートに第２制御信号ＳＧ２が印加されている。第１トランジスタＴ１と第２トランジスタＴ２とが接続されたノードにはチョークコイルＬ１の第１端子が接続され、コイルＬ１の第２端子は半導体回路４１に接続されている。また、コイルＬ１の第２端子は、平滑用コンデンサＣ１を介してグランドＧＮＤに接続されている。

第１トランジスタＴ１と第２トランジスタＴ２は、第１制御信号ＳＧ１と第２制御信号ＳＧ２によりほぼ相補的にオンオフする。これらトランジスタＴ１，Ｔ２のオンオフにより、入力電圧Ｖｉｎを降圧した第１電圧Ｖ１を半導体回路４１に供給する。そして、第１電圧Ｖ１は、信号Ｓ１（第１電圧Ｖ１と基準電圧Ｖｒ１の差電圧の増幅信号）と三角波信号ＯＳＣ１の比較結果に応じたトランジスタＴ１，Ｔ２のオン／オフ比により決定される。つまり、変換回路４３は、第１電圧Ｖ１の検出結果をフィードバックしてＰＷＭ制御回路５３が出力する第１制御信号ＳＧ１，第２制御信号ＳＧ２のパルス幅を制御（ＰＷＭ制御）し、これにより、トランジスタＴ１のオン時間とオフ時間の比（オン／オフ比）を制御することで、第１電圧Ｖ１を制御する。

スイッチ回路４４は、本実施形態ではＰチャネルＭＯＳトランジスタＴＳにより構成され、該トランジスタＴＳは、第１端子（例えばソース端子）に入力電圧Ｖｉｎが印加され、第２端子（例えばドレイン端子）が半導体回路４１に接続され、制御端子（ゲート端子）がスイッチ制御回路４５に接続されている。

スイッチ制御回路４５は、基準電源ｅ１１，ｅ１２、比較器６１，６２、トランジスタＴ１１を備えている。第１比較器６１は電圧比較器であり、反転入力端子に第１電圧Ｖ１が入力され、非反転入力端子に第１基準電源ｅ１１から第１基準電圧Ｖｒ１１が入力され、出力端子はトランジスタＴ１１に接続されている。第１基準電源ｅ１１は、第１基準電圧Ｖｒ１１が第１電圧Ｖ１より低く設定されている。第１比較器６１は、第１電圧Ｖ１と第１基準電圧Ｖｒ１１とを比較し、その比較結果に応じてＨレベル又はＬレベルの信号Ｓ１１を出力する。

トランジスタＴ１１は、本実施形態ではＮチャネルＭＯＳトランジスタであり、ソースが低電位電源（グランドＧＮＤ）に接続され、ドレインが外部端子Ｐ１に接続され、ゲートに信号Ｓ１１が印加されている。従って、スイッチ制御回路４５は、外部端子Ｐ１からトランジスタＴ１１の状態に応じた通知信号ＳＴを出力することになる。このトランジスタＴ１１の状態（オン又はオフ）は、第１比較器６１の比較結果、つまり第１電圧Ｖ１と第１基準電圧Ｖｒ１１との高低関係、つまり、第１電圧Ｖ１が第１基準電圧Ｖｒ１１を超えているか否かと対応する。従って、第１基準電圧Ｖｒ１１を適宜設定することで、第１電圧Ｖ１が所定の電圧にほぼ達しているか否かを示す通知信号ＳＴを出力するようにすることができる。

逆に、外部端子Ｐ１を介して通知信号ＳＴがスイッチ制御回路４５に入力されるとみることができる。この通知信号ＳＴは、第２比較器６２の反転入力端子に印加される。上記のトランジスタＴ１１のドレインは第２比較器６２の反転入力端子に接続されている。従って、第２比較器６２の反転入力端子には、トランジスタＴ１１のオンオフ状態と、通知信号ＳＴの電圧とに応じた電圧が印加される。つまり、第２比較器６２の反転入力端子は、トランジスタＴ１１がオンしている時にはグランドＧＮＤレベルとなり、トランジスタＴ１１がオフしている時には通知信号ＳＴのレベルとなる。

第２比較器６２は、非反転入力端子に第２基準電源ｅ１２から第２基準電圧Ｖｒ１２が入力されている。第２基準電源ｅ１２は、第２基準電圧Ｖｒ１２が入力電圧Ｖｉｎよりも低く設定されている。第２比較器６２は、反転入力端子の電圧レベルと、第２基準電圧Ｖｒ１２とを比較し、その比較結果に応じてＨレベル又はＬレベルの信号Ｓ１２を出力する。この信号Ｓ１２は、スイッチ回路４４を構成するトランジスタＴＳのゲートに印加されている。

上記した外部端子Ｐ１は、図１において、抵抗Ｒ１の第１端子が接続され、抵抗Ｒ１の第２端子には入力電圧Ｖｉｎが印加されている。従って、図１の接続状態に於いて、抵抗Ｒ１は、外部端子Ｐ１を入力電圧Ｖｉｎレベルにプルアップする。

上記のように構成されたスイッチ制御回路４５に於いて、第１比較器６１は、第１電圧Ｖ１が第１基準電圧Ｖｒ１１より低い場合にＨレベルの信号Ｓ１１を出力し、該信号Ｓ１１によりトランジスタＴ１１がオンする。このため、第２比較器６２は、反転入力端子のレベルが第２基準電圧Ｖｒ１２より低いため、Ｈレベルの信号Ｓ１２を出力し、該信号Ｓ１２によりスイッチ回路４４がオフ（開路）する。

また、別の例として、第１電圧Ｖ１が第１基準電圧Ｖｒ１１より高い場合、第１比較器６１はＬレベルの信号Ｓ１１を出力し、該信号Ｓ１１によりトランジスタＴ１１がオフする。このため、第２比較器６２には通知信号ＳＴが入力される。このため、第２比較器６２は、通知信号ＳＴのレベルと第２基準電圧Ｖｒ１２の比較結果に応じた信号Ｓ１２を出力し、該信号によりスイッチ回路４４がオン（閉路）又はオフ（開路）する。

従って、スイッチ制御回路４５は、第１電圧Ｖ１が第１基準電圧Ｖｒ１１より低い時にはスイッチ回路４４をオフに制御し、第１電圧Ｖ１が第１基準電圧Ｖｒ１１より高い時には通知信号ＳＴのレベル（外部端子Ｐ１のレベル）に応じてスイッチ回路４４をオン又はオフに制御する。

図２に示すように、電子機器７０は、図１に示す半導体装置４０（他の半導体装置と区別するために第１半導体装置４０ａとする）と共に、複数（図２において２つ）の半導体装置（第２，第３半導体装置）４０ｂ，４０ｃを備えている。第２半導体装置４０ｂ及び第３半導体装置４０ｃは、第１半導体装置４０ａと同様に、第１電圧Ｖ１ｂと第２電圧Ｖ２にて動作する半導体回路（図示略）を備えている。各半導体装置４０ａ，４０ｂ，４０ｃの半導体回路は、入出力回路を介して信号の授受が可能に接続されている。

また、第２半導体装置４０ｂ及び第３半導体装置４０ｃは、第１半導体装置４０ａの電源回路４２と同様に構成された電源回路（図示略）を備え、各電源回路の外部端子Ｐ１は、互いに接続されている。従って、抵抗Ｒ１は、各半導体装置４０ａ，４０ｂ，４０ｃの外部端子Ｐ１をプルアップする。

上記のように接続された半導体装置４０ａ，４０ｂ，４０ｃにおいて、第２電圧Ｖ２を出力するタイミングがばらつく。このバラツキは、第１電圧Ｖ１が上昇する速度に起因する。例えば、各半導体装置４０ａ，４０ｂ，４０ｃに於いて、第１電圧Ｖ１をそれぞれ電圧Ｖ１ａ，Ｖ１ｂ，Ｖ１ｃとし、第２電圧Ｖ２をそれぞれ電圧Ｖ２ａ，Ｖ２ｂ，Ｖ２ｃとする。そして、第１それぞれ電圧Ｖ１ａ，Ｖ１ｂ，Ｖ１ｃの上昇速度が、図３に示すように、第２半導体装置４０における第１電圧Ｖ１ｂの上昇速度が最も早く、第１半導体装置４０における第１電圧Ｖ１ａが最も遅いとする。

上記の条件において、各半導体装置４０ａ，４０ｂ，４０ｃの電源回路４２は、各第１電圧Ｖ１ａ，Ｖ１ｂ，Ｖ１ｃが基準電圧Ｖｒ１１よりも低い電圧の時にトランジスタＴ１１をオンして外部端子Ｐ１をグランドＧＮＤレベルにする。つまり、各半導体装置４０ａ，４０ｂ，４０ｃ間において、電源回路４２は、第１電圧Ｖ１ａ，Ｖ１ｂ，Ｖ１ｃが基準電圧Ｖｒ１１よりも低い場合に外部端子Ｐ１からＬレベルの通知信号ＳＴを出力することと等価となる。そして、複数の半導体装置４０ａ，４０ｂ，４０ｃのうちの少なくとも１つにおいて、第１電圧Ｖ１ａ，Ｖ１ｂ，Ｖ１ｃが基準電圧Ｖｒ１１よりも低い場合、通知信号ＳＴがＬレベルとなる。従って、図３に示すように、最も遅く上昇する第１半導体装置４０の第１電圧Ｖ１ａが基準電圧Ｖｒ１１よりも高くなると、通知信号ＳＴがＨレベルとなる。

そして、各半導体装置４０ａ，４０ｂ，４０ｃの電源回路４２は、Ｈレベルの通知信号ＳＴに応答してスイッチ回路４４をオンに制御する。このため、各半導体装置４０ａ，４０ｂ，４０ｃにおいて第２電圧Ｖ２を出力するタイミングは、ほぼ一致する。このため、各半導体装置４０ａ，４０ｂ，４０ｃ間において、入出力回路４１ｂに第２電圧Ｖ２が供給されるタイミングがほぼ一致するため、それら入出力回路４１ｂにおいてラッチアップは発生しない。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）スイッチ制御回路４５は、第１電圧Ｖ１と基準電圧Ｖｒ１１とを比較した比較結果と、入力される通知信号ＳＴとに基づいて、スイッチ回路４４のトランジスタＴＳをオンオフ制御する。従って、第１電圧Ｖ１が基準電圧Ｖｒ１１よりも高くなり、且つ通知信号ＳＴにより他の装置の準備が完了した後に第２電圧Ｖ２を出力することができ、複数の電圧Ｖ１，Ｖ２の順序を制御することができる。そして、これら第１電圧Ｖ１が供給される内部回路４１ａと第２電圧Ｖ２が供給される入出力回路４１ｂとの間で貫通電流が流れるのを防止することができる。

（２）スイッチ制御回路４５は、第１電圧Ｖ１と基準電圧Ｖｒ１１とを比較した比較結果に応じた信号を出力する。従って、複数の電源回路４２を備えた場合、各電源回路４２間において、出力される信号を通知信号ＳＴとして受け取るように接続することで、全ての電源回路４２において第１電圧Ｖ１が基準電圧Ｖｒ１１よりも高くなり、且つ通知信号ＳＴにより他の装置の準備が完了した後に第２電圧Ｖ２を出力することができ、複数の電圧Ｖ１，Ｖ２の順序を制御することができる。そして、第２電圧Ｖ２がそれぞれ供給される入出力回路４１ｂ間に貫通電流が流れるのを防止することができる。

（第二実施形態）
以下、本発明を具体化した第二実施形態を図４，図５に従って説明する。
尚、説明の便宜上、第一実施形態と同様の構成については同一の符号を付してその説明を一部省略する。

図４は、本実施形態に於ける半導体集積回路装置（半導体装置）８０のブロック回路図である。
半導体装置８０は、半導体回路４１と、該半導体回路４１に複数の動作電源を供給する電源回路８１（ＤＣ−ＤＣコンバータ）とを備え、これら回路４１，８１は１つのチップ上に形成されている。

電源回路８１は、変換回路４３と、スイッチ回路４４、スイッチ制御回路（ＳＷ制御部）８２を備えている。
スイッチ制御回路８２は、分圧回路８３、誤差増幅器８４、トランジスタＴ２１、抵抗Ｒ１３を備えている。

分圧回路８３は直列接続された複数（本実施形態では２つ）の抵抗Ｒ１１，Ｒ１２から構成されている。第１抵抗Ｒ１１の第１端子はスイッチ回路４４の出力側端子（トランジスタＴＳの第２端子）に接続され、第１抵抗Ｒ１１の第２端子は第２抵抗Ｒ１２の第１端子に接続され、第２抵抗Ｒ１２の第２端子はグランドＧＮＤに接続されている。第１抵抗Ｒ１１と第２抵抗Ｒ１２の間のノードは誤差増幅器８４の反転入力端子に接続されている。従って、分圧回路８３は、第１抵抗Ｒ１１と第２抵抗Ｒ１２の抵抗値比に応じて第２電圧Ｖ２を分圧した電圧Ｖ２１を生成する。

誤差増幅器８４は、反転入力端子に分圧回路８３にて生成した電圧が入力され、非反転入力端子に第１電圧Ｖ１が入力され、出力端子がトランジスタＴ２１に接続されている。誤差増幅器８４は、第１電圧Ｖ１と分圧電圧Ｖ２１の差電圧を増幅した信号Ｓ２１を出力する。

トランジスタＴ２１は、本実施形態ではＰチャネルＭＯＳトランジスタであり、ソースが抵抗Ｒ１３の第１端子に接続され、ドレインが低電位電源（グランドＧＮＤ）に接続され、ゲートに信号Ｓ２１が印加されている。抵抗Ｒ１３の第２端子には入力電圧Ｖｉｎが印加されている。トランジスタＴ２１と抵抗Ｒ２１との間のノードはスイッチ回路４４を構成するトランジスタＴＳのゲートに接続されている。

上記のように構成された電源回路８１において、誤差増幅器８４は、第１電圧Ｖ１より分圧電圧Ｖ２１が低い場合、誤差増幅器８４の出力信号Ｓ２１によりトランジスタＴ２１のオン抵抗値が小さくなる。このため、スイッチ回路４４を構成するトランジスタＴＳのゲートに印加される信号Ｓ２２の電圧が低くなり、該トランジスタＴＳのオン抵抗値が小さくなる。従って、トランジスタＴＳのオン抵抗値に応じて第２電圧Ｖ２が上昇する。

第２電圧Ｖ２の上昇に従って分圧電圧Ｖ２１が上昇して第１電圧Ｖ１に近づく、つまり差電圧が０に近づくと、誤差増幅器８４から出力される信号Ｓ２１の電圧が低下し、トランジスタＴ２１のオン抵抗値が大きくなる。このため、スイッチ回路４４を構成するトランジスタＴＳのゲートに印加される信号Ｓ２２の電圧が高くなり、該トランジスタＴＳのオン抵抗値が大きくなる。従って、第２電圧Ｖ２が低くなる。

第１電圧Ｖ１は、変換回路４３の動作に従って、電源投入から徐々に上昇する。従って、誤差増幅器８４の非反転入力端子における電圧が増加するため、それに伴って第２電圧Ｖ２が上昇する。即ち、電源回路８１は、図５に示すように、第１電圧Ｖ１の上昇に比例して第２電圧Ｖ２を上昇させるリニア・レギュレータとして動作する。そして、スイッチ制御回路８２は、第１電圧Ｖ１が一定の電圧に安定すると、誤差増幅器８４の非反転入力端子における電圧に対してスイッチ回路４４から出力される第２電圧Ｖ２を一定電圧に安定化する。

上記のように構成された電源回路８１は、半導体回路４１において内部回路４１ａに発生する貫通電流を防止する。つまり、内部回路４１ａと入出力回路４１ｂは動作電源が異なり、内部回路４１ａに動作電源である第１電圧Ｖ１が供給され、入出力回路４１ｂに動作電源である第２電圧Ｖ２が供給されていない場合、内部回路４１ａにおいて入出力回路４１ｂから信号を受け取る入力ゲートの電圧が不安定になり、貫通電流が流れる。これに対し、本実施形態の電源回路８１は、内部回路４１ａに供給する第１電圧Ｖ１の上昇に比例して入出力回路４１ｂに供給する第２電圧Ｖ２を上昇させる。従って、内部回路において入出力回路４１ｂから信号を受け取る入力ゲートの電圧が安定し、貫通電流を防止する。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）電源回路８１は、内部回路４１ａに供給する第１電圧Ｖ１の上昇に比例して入出力回路４１ｂに供給する第２電圧Ｖ２を上昇させる。従って、内部回路において入出力回路４１ｂから信号を受け取る入力ゲートの電圧が安定し、貫通電流を防止することができる。

（第三実施形態）
以下、本発明を具体化した第三実施形態を図６〜図８に従って説明する。
尚、説明の便宜上、第一，第二実施形態と同様の構成については同一の符号を付してその説明を一部省略する。

図６は、本実施形態に於ける半導体集積回路装置（半導体装置）９０のブロック回路図である。
半導体装置９０は、半導体回路４１と、該半導体回路４１に複数の動作電源を供給する電源回路９１（ＤＣ−ＤＣコンバータ）とを備え、これら回路４１，９１は１つのチップ上に形成されている。

電源回路９１は、変換回路９２と、スイッチ回路４４、スイッチ制御回路（ＳＷ制御部）８２を備えている。
変換回路９２は、誤差増幅器９３、基準電源ｅ１、ＰＷＭ制御回路５３、発振器５２、第１トランジスタＴ１、第２トランジスタＴ２を含む。変換回路９２にはソフトスタート信号ＳＳが入力される。変換回路９２は、基準電源ｅ１の基準電圧Ｖｒ１及びソフトスタート信号ＳＳのうち低電位側の電圧と、第１電圧Ｖ１との差電圧に基づいてパルス幅変調した信号により第１及び第２トランジスタＴ２を制御し、該第１電圧Ｖ１を生成する。

誤差増幅器９３は、２つの非反転入力端子を持ち、両非反転入力端子に入力される電圧の低い方と、反転入力端子に入力される電圧との差電圧を増幅した信号Ｓ３１を出力する。本実施形態では、誤差増幅器９３は、第１の非反転入力端子に基準電源ｅ１から基準電圧Ｖｒ１が入力され、第２の非反転入力端子は外部端子Ｐ２に接続され、反転入力端子に第１電圧Ｖ１が入力されている。その外部端子Ｐ２とグランドＧＮＤとの間にはコンデンサＣ２が接続されている。また、外部端子には、定電流回路９４が接続されている。従って、誤差増幅器９３の第２の非反転入力端子には、定電流回路９４による充電に伴って電位上昇するコンデンサＣ２の両端間の電圧を持つソフトスタート信号ＳＳが入力される。従って、誤差増幅器９３は、基準電圧Ｖｒ１とソフトスタート信号ＳＳのうち低い方の電圧と第１電圧Ｖ１との差電圧を増幅した信号Ｓ３１を出力する。

このように構成された変換回路９２において、電源投入時（電源回路９１の起動時）、外部端子Ｐ２に接続されたコンデンサＣ２は放電されているため、ソフトスタート信号ＳＳの電位は零ボルト（０Ｖ）である。このため、変換回路９２は、０Ｖの第１電圧Ｖ１を出力する。ソフトスタート信号ＳＳの電位は、電源回路９１に内蔵された定電流回路９４により流される電流Ｉ１による充電によって０Ｖから徐々に上昇する。このソフトスタート信号ＳＳの電圧が基準電圧Ｖｒ１１よりも低い間、変換回路９２は、ソフトスタート信号ＳＳの電圧と第１電圧Ｖ１との差電圧に応じてトランジスタＴ１，Ｔ２を制御する。従って、ソフトスタート信号ＳＳの電圧が徐々に増加するため、変換回路９２は、このソフトスタート信号ＳＳの電位に従って第１電圧Ｖ１を徐々に上昇させる。そして、ソフトスタート信号ＳＳの電位が基準電圧Ｖｒ１１よりも高くなると、変換回路９２は、基準電圧Ｖｒ１１と第１電圧Ｖ１との差電圧に応じてトランジスタＴ１，Ｔ２を制御する。従って、変換回路９２は、基準電圧Ｖｒ１１により出力電圧（第１電圧Ｖ１）を制御し、この第１電圧Ｖ１を一定電圧に維持するように動作する。

図７に示すように、電子機器１００は、図６に示す半導体装置９０（他の半導体装置と区別するため、以下、第１半導体装置９０ａとする）と共に、複数（図２において２つ）の半導体装置（第２，第３半導体装置）９０ｂ，９０ｃを備えている。第２半導体装置９０ｂは、第１半導体装置９０ａと同様に、第１電圧Ｖ１ｂと第２電圧Ｖ２にて動作する半導体回路（図示略）を備え、第３半導体装置９０ｃは、第１半導体装置９０ａと同様に、第１電圧Ｖ１ｃと第２電圧Ｖ２にて動作する半導体回路（図示略）を備えている。尚、本実施形態において、各半導体装置９０ａ，９０ｂ，９０ｃの内部回路４１ａが必要とする第１電圧の値は異なっており、これらをＶ１ａ，Ｖ１ｂ，Ｖ１ｃとする。各半導体装置９０ａ，９０ｂ，９０ｃの半導体回路４１は、入出力回路４１ｂを介して信号の授受が可能に接続されている。第２半導体装置９０ｂ及び第３半導体装置９０ｃは、第１半導体装置９０ａの電源回路９１と同様に構成された電源回路（図示略）を備え、各電源回路の外部端子Ｐ２は、互いに接続されている。従って、各半導体装置９０ａ，９０ｂ，９０ｃには、外部端子Ｐ２に接続されたコンデンサＣ２の充電電荷に応じた電位を持つソフトスタート信号ＳＳが入力される。このため、図８に示すように、各半導体装置９０ａ，９０ｂ，９０ｃの電源回路９１は、第１電圧Ｖ１，Ｖ１ｂ，Ｖ１ｃと同時に第２電圧Ｖ２を上昇させると共に、第１電圧Ｖ１，Ｖ１ｂ，Ｖ１ｃの上昇に従って比例的に第２電圧Ｖ２を上昇させる。

上記のように構成された電源回路９１は、内部回路４１ａに供給する第１電圧Ｖ１の上昇に比例して入出力回路４１ｂに供給する第２電圧Ｖ２を上昇させる。従って、内部回路において入出力回路４１ｂから信号を受け取る入力ゲートの電圧が安定し、貫通電流を防止する。また、電子機器１００において、複数の半導体装置９０ａ，９０ｂ，９０ｃの電源回路９１は、外部端子Ｐ２に接続されたコンデンサＣ２の充電電荷に対応する電位のソフトスタート信号ＳＳに基づいて第１電圧Ｖ１（，Ｖ１ｂ，Ｖ１ｃ）を上昇させる。従って、各半導体装置９０ａ，９０ｂ，９０ｃにおいて生成される第２電圧Ｖ２が同時に上昇する。このため、各半導体装置９０ａ，９０ｂ，９０ｃ間において、入出力回路４１ｂに第２電圧Ｖ２が供給されるタイミングが一致するため、それら入出力回路４１ｂにおいてラッチアップは発生しない。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）電源回路９１は、内部回路４１ａに供給する第１電圧Ｖ１の上昇に比例して入出力回路４１ｂに供給する第２電圧Ｖ２を上昇させる。従って、内部回路において入出力回路４１ｂから信号を受け取る入力ゲートの電圧が安定するため、貫通電流を防止することができる。また、電子機器１００において、複数の半導体装置９０ａ，９０ｂ，９０ｃの電源回路９１は、外部端子Ｐ２に接続されたコンデンサＣ２の充電電荷に対応する電位のソフトスタート信号ＳＳに基づいて第１電圧Ｖ１（，Ｖ１ｂ，Ｖ１ｃ）を上昇させる。従って、各半導体装置９０ａ，９０ｂ，９０ｃにおいて生成される第２電圧Ｖ２が同時に上昇し、各半導体装置９０ａ，９０ｂ，９０ｃ間において、入出力回路４１ｂに第２電圧Ｖ２が供給されるタイミングが一致するため、それら入出力回路４１ｂにおけるラッチアップの発生を防止することができる。

尚、上記各実施形態は、以下の態様で実施してもよい。
・上記第三実施形態では、スイッチ制御回路８２の誤差増幅器９３に第１電圧Ｖ１を入力するようにしたが、図９に示すように、ソフトスタート信号ＳＳを入力するようにしてもよい。この構成においても、上記実施形態と同様の効果を得ることができる。

・上記各実施形態では、入力電圧Ｖｉｎを降圧した第１電圧Ｖ１と、入力電圧Ｖｉｎと実質的に同じ値の第２電圧Ｖ２とを出力する降圧型の電源回路に具体化したが、第１電圧Ｖ１と第２電圧Ｖ２とを適宜変更してもよい。

例えば、図１０に示す半導体集積回路装置１１０に具体化してもよい。この半導体集積回路装置１１９は、入力電圧Ｖｉｎを昇圧した第１電圧Ｖ１を出力する電源回路１１１を備えている。この電源回路１１１は、入力電圧Ｖｉｎが一端に印加されるコイルＬ２の他端を変換回路１１２のトランジスタＴ１，Ｔ２間のノードに接続し、第１トランジスタＴ１のソースから入力電圧Ｖｉｎを昇圧した第１電圧Ｖ１を出力する。

また、図１１に示す半導体集積回路装置１２０に具体化してもよい。この半導体集積回路装置１２０は、負電圧を生成する電源回路１２１を備えている。この電源回路１２１の変換回路１２２は、第２トランジスタＴ２のソースが半導体回路４１に接続され、誤差増幅器９３の非反転入力端子には負の基準電圧Ｖｒ３１が入力されている。このように構成された電源回路９１は、第２トランジスタＴ２のソースから負の第２電圧Ｖ２を出力する。

また、図１２に示す半導体集積回路装置１３０に具体化してもよい。この半導体集積回路装置１３０は、半導体回路１３１と電源回路１３２を備え、半導体回路１３１は複数の第１電源Ｖａ，Ｖｂにて動作する内部回路１３１ａを備えている。電源回路１３２は、昇圧電圧と負電圧とを生成する。この電源回路１３２の変換回路１３３は、直列接続された第１及び第２トランジスタＴ１，Ｔ２と、直列接続された第３及び第４トランジスタＴ３，Ｔ４を備えている。第１トランジスタＴ１はＰチャネルＭＯＳトランジスタであり、ソースが半導体回路１３１に接続され、ドレインが第２トランジスタＴ２のドレインに接続され、ゲートがＰＷＭ制御回路１３４に接続されている。このＰＷＭ制御回路１３４の動作は、上記したＰＷＭ制御回路５３と同様である。第２トランジスタＴ２はＮチャネルＭＯＳトランジスタであり、ソースがグランドＧＮＤに接続され、ドレインが第１トランジスタＴ１に接続され、ゲートがＰＷＭ制御回路１３４に接続されている。第１トランジスタＴ１のソースとグランドＧＮＤとの間には平滑用のコンデンサＣ１が接続されている。

第３トランジスタＴ３はＰチャネルＭＯＳトランジスタであり、ソースに入力電圧Ｖｉｎが印加され、ドレインが第４トランジスタＴ４に接続され、ゲートがＰＷＭ制御回路１３４に接続されている。第４トランジスタＴ４はＮチャネルＭＯＳトランジスタであり、ソースが半導体回路４１に接続され、ドレインが第３トランジスタＴ３に接続され、ゲートがＰＷＭ制御回路１３４に接続されている。第４トランジスタＴ４のソースとグランドＧＮＤとの間には平滑用のコンデンサＣ１１が接続されている。

第１トランジスタＴ１と第２トランジスタＴ２の間のノードＮ１と、第３トランジスタＴ３と第４トランジスタＴ４の間のノードＮ２との間にはチョークコイルＬ１が接続されている。

電源回路１３２は、入力電圧Ｖｉｎを電圧変換した第１電圧としての電圧Ｖａ，Ｖｂを生成する。つまり、電源回路１３２は、第１及び第２トランジスタＴ１，Ｔ２により、入力電圧Ｖｉｎを昇圧した電圧Ｖａを第１トランジスタＴ１のソースから半導体回路１３１の内部回路１３１ａに供給し、第３及び第４トランジスタＴ３，Ｔ４により、負の電圧Ｖｂを第４トランジスタＴ４のソースから半導体回路１３１の内部回路１３１ａに供給する。

尚、上記のようにチョークコイルＬ１を接続することで、昇圧用のチョークコイルと負電圧用のチョークコイルとを別々に設ける場合に比べて、電源回路１３２の占有面積の増加を抑える。

・上記各実施形態では、半導体回路と電源回路を１つのチップ上に形成した、つまり半導体集積回路装置を１つのチップにて構成したが、この装置を複数のチップにて構成し、これら複数のチップを１つのパッケージ内に収容してもよい。また、半導体回路と電源回路をそれぞれ異なるチップ又はパッケージにて構成し、これらチップ又はパッケージをプリント基板上に搭載して半導体集積回路装置を構成してもよい。尚、電源回路をチップ上に形成する場合、チョークコイルＬ１と平滑用コンデンサＣ１をそのチップの外部に接続される素子としてもよい。この場合、チップ上に形成される素子（例えば図１において実線で囲まれた複数の素子）がＤＣ−ＤＣコンバータの制御回路を構成する。尚、第１及び第２トランジスタＴ１，Ｔ２を除く素子により制御回路を構成してもよい。

上記各実施形態から把握できる技術的思想を以下に記載する。
（付記１）
入力電圧から負荷に供給する複数の電圧を生成する電源回路であって、
前記入力電圧を第１の直流電圧に変換する変換回路と、
前記入力電圧を第２の直流電圧として出力するためのスイッチ回路と、
前記第１の直流電圧と基準電圧とを比較した比較結果と、入力される通知信号とに基づいて、前記スイッチ回路を制御するスイッチ制御回路と、
を備えたことを特徴とする電源回路。
（付記２）
前記第１の直流電圧と基準電圧とを比較した比較結果に応じた信号を出力することを特徴とする付記１記載の電源回路。
（付記３）
入力電圧から負荷に供給する複数の電圧を生成する電源回路であって、
前記入力電圧を第１の直流電圧に変換する変換回路と、
前記入力電圧を第２の直流電圧として出力するためのスイッチ回路と、
前記第１の直流電圧に応じて前記スイッチ回路の抵抗値を制御し、前記第１の直流電圧に比例して前記第２の直流電圧を制御するスイッチ制御回路と、
を備えたことを特徴とする電源回路。
（付記４）
入力電圧から負荷に供給する複数の電圧を生成する電源回路であって、
接続されるソフトスタート用コンデンサの容量値で決定される時定数で変化するソフトスタート信号と基準電圧のうち低電位側の電圧と前記第１の直流電圧との差電圧に基づくパルス幅変調により前記入力電圧を第１の直流電圧に変換する変換回路と、
前記入力電圧を第２の直流電圧として出力するためのスイッチ回路と、
前記第１の直流電圧又は前記ソフトスタート信号の電圧に応じて前記スイッチ回路の抵抗値を制御し、前記第１の直流電圧又は前記ソフトスタート信号の電圧に比例して前記第２の直流電圧を制御するスイッチ制御回路と、
を備えたことを特徴とする電源回路。
（付記５）
付記１又は付記２に記載の電源回路を複数備え、各電源回路に同一の通知信号を入力することを特徴とする電子機器。
（付記６）
付記４に記載の電源回路を複数備え、各電源回路に同一のソフトスタート信号を入力することを特徴とする電子機器。
（付記７）
付記１〜４のうち何れか一つに記載の電源回路と、前記電源回路にて生成される第１及び第２の直流電圧が供給される半導体回路とを備えたことを特徴とする半導体集積回路装置。
（付記８）
入力電圧から負荷に供給する複数の電圧を生成する電源回路の制御方法であって、
前記入力電圧を第１の直流電圧に変換する変換回路と、
前記入力電圧を第２の直流電圧として出力するためのスイッチ回路と、
前記スイッチ回路をオンオフ制御するスイッチ制御回路と、
を備え、
前記スイッチ制御回路は、
前記第１の直流電圧と基準電圧とを比較した比較結果と、入力される通知信号とに基づいて、前記スイッチ回路を制御することを特徴とする電源回路の制御方法。
（付記９）
入力電圧から負荷に供給する複数の電圧を生成する電源回路の制御方法であって、
前記入力電圧を第１の直流電圧に変換する変換回路と、
前記入力電圧を第２の直流電圧として出力するためのスイッチ回路と、
前記スイッチ回路をオンオフ制御するスイッチ制御回路と、
を備え、
前記スイッチ制御回路は、前記第１の直流電圧に応じて前記スイッチ回路の抵抗値を制御し、前記第１の直流電圧に比例して前記第２の直流電圧を制御するようにしたことを特徴とする電源回路の制御方法。
（付記１０）
入力電圧から負荷に供給する複数の電圧を生成する電源回路の制御方法であって、
前記入力電圧を第１の直流電圧に変換する変換回路と、
前記入力電圧を第２の直流電圧として出力するためのスイッチ回路と、
前記スイッチ回路をオンオフ制御するスイッチ制御回路と、
を備え、
前記変換回路は、接続されるソフトスタート用コンデンサの容量値で決定される時定数で変化するソフトスタート信号と基準電圧のうち低電位側の電圧と前記第１の直流電圧との差電圧に基づくパルス幅変調により前記第１の直流電圧を生成し、
前記スイッチ制御回路は、前記第１の直流電圧又は前記ソフトスタート信号の電圧に応じて前記スイッチ回路の抵抗値を制御し、前記第１の直流電圧又は前記ソフトスタート信号の電圧に比例して前記第２の直流電圧を制御するようにしたことを特徴とする電源回路の制御方法。
（付記１１）
前記変換回路は、前記入力電圧を降圧して前記第１の直流電圧を生成する降圧型ＤＣ−ＤＣコンバータであることを特徴とする付記１〜４のうちの何れか一つに記載の電源回路。
（付記１２）
前記変換回路は、前記入力電圧を昇圧して前記第１の直流電圧を生成する昇圧型ＤＣ−ＤＣコンバータであることを特徴とする付記１〜４のうちの何れか一つに記載の電源回路。
（付記１３）
前記変換回路は、前記入力電圧に基づいて負の前記第１の直流電圧を生成する負電圧型ＤＣ−ＤＣコンバータであることを特徴とする付記１〜４のうちの何れか一つに記載の電源回路。
（付記１４）
前記変換回路は、前記入力電圧を昇圧した昇圧電圧と、前記入力電圧に基づいて生成した負電圧とを前記第１の直流電圧として生成するＤＣ−ＤＣコンバータであることを特徴とする付記１〜４のうちの何れか一つに記載の電源回路。
（付記１５）
付記１又は付記２に記載の電源回路と、前記電源回路にて生成される第１及び第２の直流電圧が供給される半導体回路とを有する半導体集積回路装置を複数備え、各半導体集積回路装置の電源回路に同一の通知信号を入力することを特徴とする電子機器。
（付記１６）
付記４に記載の電源回路と、前記電源回路にて生成される第１及び第２の直流電圧が供給される半導体回路とを有する半導体集積回路装置を複数備え、各半導体集積回路装置の電源回路に同一のソフトスタート信号を入力することを特徴とする電子機器。

第一実施形態の半導体集積回路装置のブロック図。電子機器のブロック図。ＤＣ−ＤＣコンバータの動作を示す波形図。第二実施形態の半導体集積回路装置のブロック図。ＤＣ−ＤＣコンバータの動作を示す波形図。第三実施形態の半導体集積回路装置のブロック図。電子機器のブロック図。ＤＣ−ＤＣコンバータの動作を示す波形図。別のＤＣ−ＤＣコンバータを備えた半導体集積回路装置のブロック図。別のＤＣ−ＤＣコンバータを備えた半導体集積回路装置のブロック図。別のＤＣ−ＤＣコンバータを備えた半導体集積回路装置のブロック図。別のＤＣ−ＤＣコンバータを備えた半導体集積回路装置のブロック図。従来の半導体集積回路装置のブロック図。従来の電子機器のブロック図。半導体集積回路装置の一部回路図。

符号の説明

４０半導体集積回路装置
４１半導体回路
４１ａ内部回路
４１ｂ入出力回路
４３変換回路
４４スイッチ回路
４５スイッチ制御回路
ＳＴ通知信号
ＳＳソフトスタート信号
Ｖ１第１電圧
Ｖ２第２電圧
Ｖｒ１１基準電圧

Claims

入力電圧から負荷に供給する複数の電圧を生成する電源回路であって、
前記入力電圧を第１の直流電圧に変換する変換回路と、
前記入力電圧を第２の直流電圧として出力するためのスイッチ回路と、
他の電源回路の外部端子と互いに接続され、前記他の電源回路から通知信号が入力される外部端子と、
前記第１の直流電圧と基準電圧とを比較した比較結果に応じた信号を前記通知信号として前記外部端子に出力するとともに、前記比較結果に応じた信号と前記通知信号とに基づいて、前記スイッチ回路を制御するスイッチ制御回路と、
を備えたことを特徴とする電源回路。
前記スイッチ制御回路は、前記比較結果に応じた信号又は前記通知信号と第２基準電圧とを比較した比較結果に基づいて、前記スイッチ回路を制御することを特徴とする請求項１記載の電源回路。
請求項１又は２に記載の電源回路を複数備え、各電源回路に同一の通知信号を入力することを特徴とする電子機器。
請求項１又は２に記載の電源回路と、前記電源回路にて生成される第１及び第２の直流電圧が供給される半導体回路とを備えたことを特徴とする半導体集積回路装置。
入力電圧から負荷に供給する複数の電圧を生成する電源回路の制御方法であって、
前記電源回路は、
前記入力電圧を第１の直流電圧に変換する変換回路と、
前記入力電圧を第２の直流電圧として出力するためのスイッチ回路と、
他の電源回路の外部端子と互いに接続され、前記他の電源回路から通知信号が入力される外部端子と、
前記スイッチ回路をオンオフ制御するスイッチ制御回路と、
を備え、
前記スイッチ制御回路は、
前記第１の直流電圧と基準電圧とを比較した比較結果に応じた信号を前記通知信号として前記外部端子に出力するとともに、前記比較結果に応じた信号と前記通知信号とに基づいて、前記スイッチ回路を制御することを特徴とする電源回路の制御方法。