JP3688257B2 - 電源装置及び携帯電話器 - Google Patents
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Description
【発明の属する技術分野】
本発明は、複数の種類の電源を切り換えて使用する電源制御回路に関する。
【0002】
【従来の技術】
従来より、複数の種類の電源回路を共通の発振回路から出力される発振信号により駆動することにより装置の小型化及び低消費電力化を図る技術が提案されている(例えば、特許文献1を参照)。
【0003】
【特許文献1】
特開2000−11644号公報
【0004】
【発明が解決しようとする課題】
ここで、発振信号として共通のクロック信号で動作する昇圧回路及び降圧回路を用いて1つの直流電源から異なる2種類の電圧を出力する場合を考察する。共通のクロック信号を用いる場合、上記昇圧回路及び降圧回路内において同時に多くの電力が消費されることがあり、この場合、上記直流電源にノイズが発生する。例えば、携帯電話器では、電源にノイズがのることを嫌うため、上記共通の発振信号を用いて複数の電源回路を駆動する従来技術をそのまま適用することが難しかった。
【0005】
本発明は、ノイズの発生を低減し、共通の発振信号で複数の電源回路を制御する電源装置、及びこの電源装置を備えた携帯電話器を提供することを目的とする。
【0006】
【課題を解決するための手段】
本発明の電源装置は、
一つの直流電源と複数の電源回路を備えた電源装置であって、
上記複数の電源回路のうち少なくとも一つの電源回路は、
電力貯蔵部と、
上記電源回路から出力された電圧を分圧した分圧電圧に基づいて所定の制御信号を出力する増幅器と、
上記増幅器から出力される制御信号と上記複数の電源回路に共通の発振回路から出力される発振信号をもとに、上記電力貯蔵部が蓄電する蓄電タイミングを決定し、上記蓄電タイミングを他の電源回路に含まれる電力貯蔵部への蓄電タイミングと異なるようにする制御回路を備えたことを特徴とする。
【0007】
また、本発明の他の携帯の電源装置は、
上記複数の電源回路が、昇圧回路、降圧回路、及び倍昇圧型直流変換回路であり、
上記昇圧回路と上記降圧回路の組み合わせ、または上記降圧回路と上記倍昇圧型直流変換回路の組み合わせのいずれか一方の組み合わせについて、当該一方の組み合わせに含まれる2つの電源回路の電力貯蔵部への蓄電タイミングを異なるようにしたことを特徴とする。
【0008】
さらに、本発明に係る携帯電話器は、上記電源装置と、上記電源装置が備える複数の電源回路の出力端子にそれぞれ接続された複数の負荷を備えた携帯電話器。
【0009】
【発明の実施の形態】
本発明の電源装置及び携帯電話器は、1つの直流電源から異なる電圧を発生する複数の電源回路が、上記直流電源から電力供給を受けるタイミングを、共通の発振回路から出力される発振信号により時分割制御する装置であり、上記複数の電源回路で同時に大きな電力が消費されて上記直流電源にノイズが発生するのを防止することを特徴とする。
以下、添付の図面を用いて、本発明の電源の制御回路の実施の形態について説明する。
【0010】
図1は、携帯電話器用の電源装置100の構成を示す図である。電源装置100は、共通の直流電源Vccを使用する昇圧DC/DC変換回路10、降圧DC/DC変換回路30、及び、倍昇圧型直流変換回路50の3つの電源回路と、発振回路80の出力する発振信号である三角波TWに基づいて、上記3つの電源回路の内、電源選択パッド70に印加される選択信号SEL0により選択される2つの電源回路の動作を時分割制御する制御回路Cで構成される。
【0011】
例えば、上記昇圧DC/DC変換回路10は、有機ELパネル用の電源であり、降圧DC/DC変換回路30は、携帯電話器の通話機能やボタンのLED点灯機能を実現する為に用いられる電源であり、倍昇圧型直流変換回路50は、ホワイトLED用の電源である。本例の場合において、有機ELパネルとホワイトLEDは、択一的に使用されるものであり、同時に使用されることは無い。実際の使用時には、電源装置100は、電源選択パッド70に印加される選択信号SEL0の値により、昇圧DC/DC変換回路10と降圧DC/DC変換回路30、又は、降圧DC/DC変換回路30と倍昇圧型直流電源回路50の組合せで使用される。
【0012】
昇圧DC/DC変換回路10は、Nチャンネル型MOSFETの半導体スイッチ1のドレインにコイル2を介して直流電源Vccを接続すると共に、ダイオード3を介してコンデンサ4及び負荷5を接続したものである。半導体スイッチ1のソースは接地されている。負荷5に接続される出力端P1の電位は、抵抗6,7で抵抗分割された後に演算増幅器8の正の信号入力端子に入力される。
【0013】
以下、説明の便宜のため、発振回路80から出力される三角波TWの振幅の半分の値、即ち、三角波TWの最大値をV+とし、最小値をV−とする場合に(V++V−)/2で特定される基準値をVref3として用いる。
【0014】
演算増幅器8は、抵抗分割された出力端P1の電位と、負の信号入力端子に入力される基準値Vref0との差に基づいて上記Vref3よりも大きな基準値Vref1を出力する。
【0015】
制御回路Cを構成する第1制御回路20は、後に詳しく説明するように、入力された基準値Vref1と発振回路80より出力される三角波TWとの比較によりPWM信号を生成し、生成したPWM信号を上記半導体スイッチ1のゲートに印加する。昇圧DC/DC変換回路10は、第1制御回路20から出力されるPWM信号がLowレベルの時に直流電源Vccから供給される電力を受け取り、第1電力貯蔵部CH1に蓄電する。
【0016】
降圧DC/DC変換回路30は、Pチャンネル型MOSFETの半導体スイッチ31のソースに直流電源Vccを接続すると共に、図示するように、ドレインにダイオード32、コイル33、コンデンサ34、及び、負荷35を接続したものである。負荷35に接続される出力端子P2の電位は、抵抗36,37で抵抗分割された後に演算増幅器38の正の信号入力端子に入力される。演算増幅器38は、抵抗分割された出力端P2の電位と、負の信号入力端子に入力される基準値Vref0との差に基づいて上記基準値Vref3よりも小さな基準値Vref2を出力する。
【0017】
制御回路Cを構成する第2制御回路40は、後に詳しく説明するように、入力された基準値Vref2と発振回路80より出力される三角波TWとの比較によりPWM信号を生成し、生成したPWM信号を上記半導体スイッチ31のゲートに印加する。降圧DC/DC変換回路30は、第2制御回路40から出力されるPWM信号がLowレベルの時に直流電源Vccから供給される電力を受け取り、第2電力貯蔵部CH2に蓄電する。
【0018】
なお、降圧DC/DC変換回路には、上記タイプの降圧DC/DC変換回路30以外に同期整流タイプの回路もある。
【0019】
倍昇圧型直流変換回路50は、直流電源Vcc及びクロック信号で駆動する周知のチャージポンプ51と第3電力貯蔵部CH3として機能するコンデンサ52で構成され、出力端子P3に負荷53が接続されている。当該倍昇圧型直流変換回路50は、入力されるクロック信号がLowレベルの時に直流電源Vccから電力を受け取り、第3電力貯蔵部CH3に蓄電する。
【0020】
制御回路Cは、昇圧DC/DC変換回路10の駆動信号であるPWM信号の出力を制御する第1制御回路20、降圧DC/DC変換回路30の駆動信号であるPWM信号の出力を制御する第2制御回路40、及び、倍昇圧型直流変換回路50への動作クロック信号CLKの出力を制御する第3制御回路60で構成される。第1及び第3制御回路には、電源選択パッド70に印加される選択信号SEL0が入力される。
【0021】
電源選択パッド70に印加される選択信号SEL0がHighレベルの場合、制御回路Cは、昇圧DC/DC変換回路10及び降圧DC/DC変換回路30が直流電源Vccから電力を受けるタイミングを時分割制御する。一方、上記選択信号SEL0がLowレベルの場合、降圧DC/DC変換回路30及び倍昇圧型直流変換回路50が直流電源Vccから電力を受け取りタイミングを時分割制御する。なお、降圧DC/DC変換回路30は、上記何れの場合にも同じタイミングで動作する。
【0022】
第1制御回路20,第2制御回路40及び第3制御回路60には、個別選択パッド21,41及び61を介して選択信号SEL1,SEL2及びSEL3がそれぞれ入力される。第1制御回路20,第2制御回路40及び第3制御回路60は、それぞれ上記選択信号SEL1,SEL2及びSEL3がHighレベルの場合にイネーブルになる。
【0023】
第1制御回路20は、三角波TWの値が、上記Vref3よりも大きなVref1以上の場合にLowレベルに切り換るPWM信号を生成し、当該PWM信号を駆動信号として昇圧DC/DC変換回路10の半導体スイッチ1に出力する(以下に説明する図2の(b)を参照)。
【0024】
第2制御回路40は、三角波TWの値が、上記Vref3よりも小さなVref2以下の場合にLowレベルに切り換るPWM信号を生成し、当該PWM信号を駆動信号として降圧DC/DC変換回路30の半導体スイッチ31に出力する(以下に説明する図3の(b)を参照)。
【0025】
第3制御回路60は、三角波TWの値が、上記Vref3以上の場合にLowレベルとなるデューティ比50%のクロック信号CLKを生成し、当該クロック信号CLKを倍昇圧型直流変換回路50を構成するチャージポンプ51に供給する(以下に説明する図4の(b)を参照)。
【0026】
上述したように、選択信号SEL0の値に応じて第1制御回路と第2制御回路、又は、第2制御回路と第3制御回路がイネーブルになる。以下に詳しく説明するように、各イネーブルになった制御回路は、昇圧DC/DC変換回路10の第1電力貯蔵部CH1と降圧DC/DC変換回路30の第2電力貯蔵部CH2、又は、降圧DC/DC変換回路30の第2電力貯蔵部CH2と倍昇圧型直流変換回路50の第3電力貯蔵部CH3が同時に蓄電を行わないように時分割制御を行う。この制御により、複数の電源回路から同時に電力の消費が行われて、共有している直流電源Vccの値が大きく低下することを解消し、直流電源Vccにノイズが発生することを低減することができる。
【0027】
図2の(a)は、第1制御回路20の構成を示す一例の図である。第1制御回路20には、三角波TW、昇圧DC/DC変換回路10から出力される基準電圧Vref1、選択信号SEL0及び選択信号SEL1が入力される。上述したように、昇圧DC/DC変換回路10の演算増幅器8において、基準電圧Vref1は、上記Vref3よりも大きな値になるように設定されている。
【0028】
例えば、第1制御回路20は、1つの比較器21と2つのANDゲート22,23で構成される。比較器21は、三角波TWと基準値Vref1とを比較し、三角波TWの値が基準値Vref1よりも大きな場合にLowレベルの信号を出力する。比較器21の出力端子は、2入力ANDゲート22の一方の信号入力端子に接続されている。ANDゲート22の残りの信号入力端子には、電源選択パッド70から入力される選択信号SEL0が入力されている。ANDゲート22は、選択信号SEL0がHighレベルの場合に、比較器21の出力した信号をそのまま次段のANDゲート23に出力する。2入力ANDゲート23の残りの信号入力端子には、個別選択パッド21から入力される選択信号SEL1が入力される。ANDゲート23は、選択信号SEL1がHighレベルの場合にANDゲート22の出力信号をそのままPWM信号として出力する。
【0029】
図2の(b)は、上記構成の第1制御回路20において、選択信号SEL0,SEL1が共にHighレベルの場合に出力されるPWM信号を示す図である。
【0030】
図3は、第2制御回路40の構成を示す一例の図である。第2制御回路40には、三角波TW、降圧DC/DC変換回路30から出力される基準電圧Vref2、選択信号SEL2が入力される。上述したように、降圧DC/DC変換回路30の演算増幅器38において、基準電圧Vref2は、上記Vref3よりも小さな値になるように設定されている。
【0031】
第2制御回路40は、1つの比較器41と1つのANDゲート42で構成される。比較器41は、三角波TWと基準値Vref2とを比較し、三角波TWの値が基準値Vref2よりも小さい場合にLowレベルの信号を出力する。比較器41の出力端子は、2入力ANDゲート42の一方の信号入力端子に接続されている。ANDゲート42の残りの信号入力端子には、個別選択パッド41から入力される選択信号SEL2が入力される。ANDゲート42は、選択信号SEL2がHighレベルの場合にANDゲート42の出力信号をPWM信号として出力する。なお、第2制御回路40は、電源選択パッド70に入力される選択信号SEL0の値に影響されない。
【0032】
図3の(b)は、上記構成の第2制御回路20において、選択信号SEL2がHighレベルの場合に出力されるPWM信号を示す図である。
【0033】
図4は、第3制御回路60の構成を示す一例の図である。第3制御回路60には、三角波TW、上記三角波TWの振幅の半分の値である基準値Vref3、選択信号SEL0及び選択信号SEL1が入力される。第3制御回路60は、1つの比較器61、ANDゲート62及び63で構成される。比較器61は、三角波TWと基準値Vref3とを比較し、三角波TWの値が基準値Vref3よりも大きな場合にLowレベルの信号を出力する。比較器61の出力端子は、2入力ANDゲート62の一方の信号入力端子に接続されている。ANDゲート62の残りの信号入力端子には、電源選択パッド70から入力される選択信号SEL0が反転して入力されている。ANDゲート62は、選択信号SEL0がLowレベルの場合に、比較器61の出力した信号をそのまま次段のANDゲート63に出力する。2入力ANDゲート63の残りの信号入力端子には、個別選択パッド61から入力される選択信号SEL3が入力される。ANDゲート63は、選択信号SEL3がHighレベルの場合にANDゲート62の出力信号をそのままPWM信号として出力する。
【0034】
図4の(b)は、上記構成の第3制御回路60において、選択信号SEL0,SEL1が共にHighレベルの場合に出力されるPWM信号を示す図である。
【0035】
上述したように、昇圧DC/DC変換回路10は、図2の(b)に示すPWM信号がLowレベルの時に第1電力貯蔵部CH1において蓄電を行う。また、降圧DC/DC変換回路30は、図3の(b)に示すPWM信号がLowレベルの時に第2電力貯蔵部CH2において蓄電を行う。図2の(b)及び図3の(b)より解るように、昇圧DC/DC変換回路10と降圧DC/DC変換回路30は、同時に蓄電動作を行うことは無い。このため、直流電源Vccの電力が同時に消費されることを解消し、当該直流電源Vccにノイズが発生することを低減することができる。
【0036】
また、上述したように、倍昇圧直流変換回路50は、図4の(b)に示すクロック信号がLowレベルの時に第3電力貯蔵部CH3において蓄電を行う。このため、図3の(b)及び図4の(b)より解るように、降圧DC/DC変換回路30と倍昇圧直流変換回路50は、同時に蓄電動作を行うことは無い。このため、直流電源Vccの電力が同時に消費されることを解消し、当該直流電源Vccにノイズが発生することを低減することができる。
【0037】
なお、図2の(b)、図3の(b)及び図4の(b)を参照すればわかるように、降圧DC/DC変換回路30は、昇圧DC/DC変換回路10及び倍昇圧直流変換回路50の何れの回路と共に動作する場合であっても、同じタイミングで直流電源Vccから電力を受ける(蓄電動作を行う)。
【0038】
なお、個別選択パッド21,41,61に全てHighレベルの選択信号SEL1,2,3を入力することにより、全ての電源回路を停止させることも可能である。また、電源選択パッド70に入力する選択信号SEL0との組合せにより一つの電源回路のみを動作させることも可能である。
【0039】
【発明の効果】
本発明の電源装置によれば、一つの直流電源を用いて、制御回路は、増幅器から出力される制御信号と複数の電源回路に共通の発振回路から出力される発振信号をもとに、電力貯蔵部が蓄電する蓄電タイミングを決定し、蓄電タイミングを他の電源回路に含まれる電力貯蔵部への蓄電タイミングと異なるようにする。これにより、複数の電源回路が直流電源から同時に電力を消費することを解消し、当該直流電源にノイズが発生することを低減することができる。
【図面の簡単な説明】
【図1】 電源制御回路を備える電源装置の構成を示す図である。
【図2】 (a)は、電源制御回路を構成する第1制御回路の構成を示し、
(b)は、第1制御回路から出力されるPWM信号を示す図である。
【図3】 (a)は、電源制御回路を構成する第2制御回路の構成を示し、
(b)は、第2制御回路から出力されるPWM信号を示す図である。
【図4】 (a)は、電源制御回路を構成する第3制御回路の構成を示し、
(b)は、第3制御回路から出力されるクロック信号CLKを示す図である。
【符号の説明】
1,31 半導体スイッチ、10 昇圧DC/DC変換回路、20 第1制御回路、30 降圧DC/DC変換回路、40 第2制御回路、50 倍昇圧型直流変換回路、60 第3制御回路、70 電源選択パッド、100 制御装置、CH1 第1電力貯蔵部、CH2 第2電力貯蔵部、CH3第3電力貯蔵部。
Claims (3)
- 一つの直流電源と複数の電源回路を備えた電源装置であって、
上記複数の電源回路のうち少なくとも一つの電源回路は、
電力貯蔵部と、
上記電源回路から出力された電圧を分圧した分圧電圧に基づいて所定の制御信号を出力する増幅器と、
上記増幅器から出力される制御信号と上記複数の電源回路に共通の発振回路から出力される発振信号をもとに、上記電力貯蔵部が蓄電する蓄電タイミングを決定し、上記蓄電タイミングを他の電源回路に含まれる電力貯蔵部への蓄電タイミングと異なるようにする制御回路を備えたことを特徴とする電源装置。 - 上記複数の電源回路が、昇圧回路、降圧回路、及び倍昇圧型直流変換回路であり、
上記昇圧回路と上記降圧回路の組み合わせ、または上記降圧回路と上記倍昇圧型直流変換回路の組み合わせのいずれか一方の組み合わせについて、当該一方の組み合わせに含まれる2つの電源回路の電力貯蔵部への蓄電タイミングを異なるようにしたことを特徴とする請求項1に記載の電源装置。 - 請求項1又は2に記載の電源装置と、上記電源装置が備える複数の電源回路の出力端子にそれぞれ接続された複数の負荷を備えた携帯電話器。
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