JP5579594B2 - 制御回路 - Google Patents

Description

本発明は、比較的簡単な構成で軽負荷効率を改善し、かつ、広範囲の入出力条件で安定的にスイッチング電源の発振状態を制御する制御回路に関する。

近年、地球温暖化防止の観点から、特に微少負荷時の高効率化として待機電力削減の要求が強くなってきている。ここで、特許文献１から３に記載のスイッチング電源装置を例に取り、待機電力削減の要求に対応する従来型のスイッチング電源について簡単に説明する。

特許文献１に開示されているスイッチング電源装置では、電流検出信号と出力電圧検出信号とスイッチ電圧検出信号の出力との合成に基づいてスイッチング素子の制御パルスが形成され、制御回路内の最小オフ期間決定回路により、第１および第２の最小オフ期間がヒステリシスを含めて設定され、軽負荷時においては、スイッチング素子のオフ期間が最小オフ期間によって制限される。スイッチング素子のターンオン時のゼロボルトスイッチングは、最小オフ期間が経過しかつトランスの蓄積エネルギの放出が終了した後に行われる。これにより、軽負荷時にスイッチング素子のオフ期間が最小オフ期間以下にならず、スイッチング素子の単位時間当りのスイッチング回数が少なくなり、スイッチング素子でのスイッチング損失の平均値が少なくなり、軽負荷時の効率が向上し、スイッチングノイズの発生数が抑制される。

特許文献２に開示されているスイッチング電源装置では、ボトム検出回路によって、スイッチング素子のオフ期間に、リンギングと同じタイミングでリンギングのボトムを検出し、ボトム計数回路によって、ボトム検出回路により検出されたリンギングのボトム回数を計数する。そして、ボトム回数記憶回路によって、ボトム計数回路により計数されたリンギングのボトム回数を記憶し、ボトム回数比較回路によって、ボトム回数記憶回路に記憶されたボトム回数と今回のボトム回数とが一致するか否かを比較する。更に、オフ期間維持回路によって、ボトム回数比較回路からの一致結果に応じ、今回のボトム回数が記憶したボトム回数になるまでスイッチング素子のオフ期間を維持する。これにより、特許文献２に開示されているスイッチング電源装置では、リンギングの回数を一定にすることができ、この結果、トランスからの磁歪音の発生を防止される。

特許文献３に開示されているスイッチング電源装置では、半導体スイッチのスイッチング動作のオフ期間中に、トランスに蓄えられた磁気エネルギが二次巻線を介して全て出力された後に発生する電圧共振の電圧最下点が、最下点検出回路によって検出される。そして、オンタイミング決定回路によって、スイッチングサイクル毎に最下点検出回路により検出される二回目以降で、予め設定した固定回数目の最下点で半導体スイッチをオンする。オンタイミング決定回路は、最下点電圧カウント回路を有し、この最下点電圧カウント回路が最下点検出回路からの信号の回数をカウントし、予め設定した固定回数目の最下点で半導体スイッチをオンする制御を行う。これにより、特許文献３に開示されているスイッチング電源装置では、共振固定幅があることにより、周波数を制限することができる。また、常に固定回数目の共振電圧最下点で半導体スイッチがオンするため、制御の切り替わるポイントが無く、簡単な回路で、常に安定動作を得られる効果がある。

特開２００１−２３１２５７号公報 特開２００２−３６９５１８号公報 特開２００５−２９５７８７号公報

しかしながら、特許文献１に開示されているスイッチング電源装置にあっては、スイッチング素子の最小オフ期間を固定して軽負荷時の周波数上昇を抑制するが、トランスのインダクタンスと、スイッチング素子に並列に存在するコンデンサと、の共振による共振時間で最小オフ期間の設定が影響を受けてしまい、上記共振時間によって、最小オフ期間の設定が必ずしも最適な条件で動作しない可能性があるといった欠点がある。更に、最小オフ期間の設定を最適な共振条件に合わせようとすると、スイッチング電源の設計が制限されるといった欠点がある。

また、特許文献１に開示されているスイッチング電源装置では、上述のヒステリシス設定により、最小オフ期間の切り替えタイミングでの発振不安定に起因するトランスの音鳴りなどの対策はできるが、最小オフ期間でオン信号を禁止するか否かの境界点タイミングに電圧共振最下点が一致してしまう条件では、オン信号の禁止と解除を繰り返してしまい発振が不安定となる虞があり、オン信号の禁止と解除の切り替わりの境界点でトランスの音鳴りが発生してしまう虞がある。

一方、特許文献２に開示されているスイッチング電源装置にあっては、スイッチング素子のオフ期間をＰＷＭ制御に従って制御するＯＦＦ期間制御回路、コンパレータ回路で発生したリンギング信号のボトム数を計数するボトムカウンタ回路、ボトムカウンタ回路により計数されたボトム数を記憶するボトム数記憶回路、ボトムカウンタ回路により計数されたボトム数とボトム数記憶回路に記憶されたボトム記憶数を比較するボトム数比較回路、ボトム数記憶回路に記憶されたボトム記憶数をリセットするボトム記憶数リセット回路など、を有する制御部が必要である。このような制御部は、構成が極めて複雑であり、集積回路で構成する場合、製造プロセス工程が多く、チップ面積が大きくなり易いため、低コスト化が困難であるといった欠点がある。

また、特許文献３に開示されているスイッチング電源装置にあっては、常に固定回数目の共振電圧最下点で半導体スイッチをオンするため、負荷電流が大きい条件（以下、重負荷条件という）で、スイッチングのパルス毎のスイッチング電流ピーク値が大きくなり易いものとなる。そのため、重負荷条件において、スイッチング電源装置の半導体スイッチに発生するサージ電圧の増加や、スイッチング電流の実効値が大きくなることによる効率低下などの欠点がある。

以上のように、従来技術においては、比較的簡単な構成で軽負荷効率を改善し、かつ、広範囲の入出力条件で安定的にスイッチング電源の発振状態を制御することが困難であった。

本発明は、比較的簡単な構成で軽負荷効率を改善し、かつ、広範囲の入出力条件で安定的にスイッチング電源の発振状態を制御する制御回路を提供することを目的とする。

この目的を達成するため、本発明は以下のように構成される。

本発明は、一次巻線（例えば、図１の一次巻線Ｌ１０に相当）および二次巻線（例えば、図１の二次巻線Ｌ１２に相当）を有するトランス（例えば、図１のトランスＴ２０に相当）と、駆動制御端（例えば、後述のゲート端子に相当）を有し、前記一次巻線に接続される半導体スイッチ（例えば、図１の半導体スイッチＱ１０に相当）と、前記半導体スイッチに対して並列に設けられるコンデンサ（例えば、図１のコンデンサＣ１５に相当）と、前記二次巻線に接続される二次ダイオード（例えば、図１のダイオードＤ１２に相当）を有する整流回路（例えば、図１の二次整流部９０に相当）と、を備えた電圧共振型スイッチング電源（例えば、図１のスイッチング電源１に相当）に用いられ、前記半導体スイッチをオンオフさせてスイッチング発振させる制御回路（例えば、図１の制御回路１０に相当）であって、前記一次巻線と前記コンデンサとによる電圧共振の電圧最下点の回数を最下点回数情報としてカウントし、予め設定された固定回数目の最下点までの時間をカウント時間として検出する最下点検出カウント部（例えば、図２の最下点検出カウント部１００に相当）と、前記カウント時間の時間的長短を判断する基準として、第１基準時間、または、前記第１基準時間よりも長い時間である第２基準時間を設定する基準時間設定部（例えば、図２の基準時間設定部２００に相当）と、セット状態またはリセット状態を示すセット信号またはリセット信号が入力され、前記セット状態または前記リセット状態を論理的に保持する論理保持回路部（例えば、図２の論理保持回路部３００に相当）と、前記基準時間設定部により設定された前記第１基準時間または前記第２基準時間と、前記最下点検出カウント部により検出された前記カウント時間と、を長短比較し、前記長短比較した結果情報と、前記論理保持回路部により保持されている前記セット状態または前記リセット状態の情報と、に基づいて、前記論理保持回路部により保持されている状態をリセット状態またはセット状態に切り替える状態切替部（例えば、図２の状態切替部４００に相当）と、前記論理保持回路部により保持されている状態がリセット状態またはセット状態からセット状態またはリセット状態に切り替わった場合に、前記最下点検出カウント部によりカウントされた前記最下点回数情報に基づいて、前記半導体スイッチをオンさせるまでの最下点スキップ回数を決定する最下点スキップ回数決定部（例えば、図２の最下点スキップ回数決定部５００に相当）と、前記最下点スキップ回数決定部により決定された最下点スキップ回数情報に基づいて、前記半導体スイッチをオンさせるオントリガ部（例えば、図２のオントリガ部６００に相当）と、を備えたことを特徴とする制御回路を対象とする。

このような構成の本発明では、最下点検出カウント部によりトランスの一次巻線とコンデンサとによる電圧共振の電圧最下点の回数が最下点回数情報としてカウントされ、最下点回数がカウントされた時間がカウント時間として検出され、基準時間設定部によりカウント時間の時間的長短を判断する基準として、第１基準時間または第１基準時間よりも長い時間である第２基準時間が設定され、論理保持回路部にセット状態またはリセット状態を示すセット信号またはリセット信号が入力され、論理保持回路部によりセット状態またはリセット状態が論理的に保持される。そして、基準時間設定部によって設定された第１基準時間または第２基準時間と、最下点検出カウント部によって検出されたカウント時間と、が長短比較され、長短比較された結果情報と、論理保持回路部が保持しているセット状態またはリセット状態の情報と、に基づいて、論理保持回路部により保持されている状態がリセット状態またはセット状態に切り替えられる。更に、論理保持回路部に保持されている状態がリセット状態またはセット状態からセット状態またはリセット状態に切り替わった場合に、最下点スキップ回数決定部により、最下点検出カウント部によりカウントされた最下点回数情報に基づいて、半導体スイッチをオンさせるまでの最下点スキップ回数が決定され、最下点スキップ回数決定部により決定された最下点スキップ回数情報に基づいて、オントリガ部により半導体スイッチがオンされる。

また、本発明は、状態切替部が、基準時間設定部により第１基準時間が設定されている場合には、第１基準時間とカウント時間とを長短比較し、カウント時間が第１基準時間よりも短く、かつ、論理保持回路部によりリセット状態またはセット状態が保持されている条件では、論理保持回路部により保持されている状態をセット状態またはリセット状態に切り替えることを特徴とする。

このような構成の本発明にあっては、基準時間設定部が第１基準時間を設定している場合には、状態切替部によって、第１基準時間とカウント時間とが長短比較され、カウント時間が第１基準時間よりも短く、かつ、論理保持回路部によりリセット状態またはセット状態が保持されている条件では、論理保持回路部により保持されている状態がセット状態またはリセット状態に切り替えられる。

本発明は、状態切替部が、基準時間設定部により第２基準時間が設定されている場合には、第２基準時間とカウント時間とを長短比較し、カウント時間が第２基準時間よりも長く、かつ、論理保持回路部によりセット状態またはリセット状態が保持されている条件では、論理保持回路部により保持されている状態をリセット状態またはセット状態に切り替えることを特徴とする。

このような構成の本発明にあっては、基準時間設定部が第２基準時間を設定している場合には、状態切替部によって、第２基準時間とカウント時間とが長短比較され、カウント時間が第２基準時間よりも長く、かつ、論理保持回路部によりセット状態またはリセット状態が保持されている条件では、論理保持回路部により保持されている状態がリセット状態またはセット状態に切り替えられる。

また、本発明は、トランスが、一次巻線および二次巻線に磁気結合した制御巻線を有し、最下点検出カウント部が、制御巻線に発生する信号に基づいて、電圧最下点の回数を最下点回数情報としてカウントし、最下点回数情報を最下点カウント信号として生成するカウンタを有し、最下点スキップ回数決定部が、最下点カウント信号に基づいて最下点スキップ回数を決定することを特徴とする。

このような構成の本発明にあっては、制御巻線に発生する信号に基づいて、最下点検出カウント部により電圧最下点の回数が最下点回数情報としてカウントされ、カウンタにより最下点回数情報が最下点カウント信号として生成され、最下点カウント信号に基づいて、最下点スキップ回数決定部により最下点スキップ回数が決定される。

本発明は、最下点スキップ回数決定部により決定される最下点スキップ回数は、最下点検出カウント部に設けられる端子、パッド、およびメタル配線のいずれか一つを少なくとも含む回路配線パターンを、短絡または開放させることにより設定されることを特徴とする。

本発明は、最下点スキップ回数決定部により決定される最下点スキップ回数が、０回、１回または２回となるように最下点検出カウント部の配線パターンを短絡または開放させることにより設定されることを特徴とする。

本発明は、基準時間設定部により設定される第１基準時間または第２基準時間のうち少なくともいずれか一方の始期が、半導体スイッチの駆動制御端の電位状態に基づいて設定されることを特徴とする。

本発明は、基準時間設定部により設定される第１基準時間または第２基準時間のうち少なくともいずれか一方の終期は、論理保持回路部から基準時間設定部に入力されるセット状態またはリセット状態の状態信号に基づいて設定されることを特徴とする。

本発明は、最下点スキップ回数決定部により最下点スキップ回数情報が決定される毎に、オントリガ部は、最下点検出カウント部によりカウントされた最下点回数と、最下点検出カウント部により検出されたカウント時間と、を最下点検出カウント部によりリセットさせることを特徴とする。

本発明は、第１基準時間および第２基準時間は、容量素子（例えば、図４のコンデンサＣ２０２に相当）を充電することにより、電圧値に変換されることを特徴とする。

本発明によれば、最下点検出カウント部によりトランスの一次巻線とコンデンサとによる電圧共振の電圧最下点の回数が最下点回数情報としてカウントされ、最下点回数がカウントされた時間がカウント時間として検出され、基準時間設定部によりカウント時間の時間的長短を判断する基準として、第１基準時間または第１基準時間よりも長い時間である第２基準時間が設定される。そして、論理保持回路部にセット状態またはリセット状態を示すセット信号またはリセット信号が入力され、論理保持回路部によりセット状態またはリセット状態が論理的に保持される。更に、基準時間設定部によって設定された第１基準時間または第２基準時間と、最下点検出カウント部によって検出されたカウント時間と、が長短比較され、長短比較された結果情報と、論理保持回路部が保持しているセット状態またはリセット状態の情報と、に基づいて、論理保持回路部により保持されている状態がリセット状態またはセット状態に切り替えられる。そして、論理保持回路部に保持されている状態がリセット状態またはセット状態からセット状態またはリセット状態に切り替わった場合に、最下点スキップ回数決定部により、最下点検出カウント部によりカウントされた最下点回数情報に基づいて、半導体スイッチをオンさせるまでの最下点スキップ回数が決定され、最下点スキップ回数決定部により決定された最下点スキップ回数情報に基づいて、オントリガ部により半導体スイッチがオンされる。以上のように、半導体スイッチをオンさせるまでの最下点スキップ回数が、最小オフ期間を固定して決定されるのではなく、上記最下点回数情報に基づいて決定される。これにより、トランスの一次巻線のインダクタンスと、スイッチング素子に並列に存在するコンデンサと、の共振による共振時間の影響を少なくでき、重負荷時と軽負荷時との発振モード動作を最適な条件で自動的に切り替えることができ、トランスのインダクタンスと、スイッチング素子に並列に存在するコンデンサと、を独立に設計でき、スイッチング電源の設計制約を少なくすることができ、更に、論理保持回路部の状態切替において、誤動作がない安定した切り替えの自動制御が可能となり、極めて安定的に軽負荷効率の改善をなすことができる。

特に、状態切替部が、基準時間設定部により設定された第１基準時間または第２基準時間と、最下点検出カウント部により検出されたカウント時間と、を長短比較し、長短比較した結果情報と、論理保持回路部により保持されているセット状態またはリセット状態の情報と、に基づいて、論理保持回路部により保持されている状態をリセット状態またはセット状態に切り替える。すなわち、論理保持回路部は、第１基準時間または第２基準時間と、カウント時間の情報と、論理保持回路部の状態情報と、に基づいて状態切替を行う。したがって、本発明の制御回路をスイッチング電源に適用した場合には、最下点スキップ回数決定部が決定した最下点スキップ回数情報に基づいて、オントリガ部により半導体スイッチがオンされる制御がなされ、最小オフ期間でオン信号を禁止する制御方式で生じるような、最小オフ期間でオン信号を禁止するか否かの境界点タイミングに電圧共振最下点が一致しオン信号の禁止と解除を繰り返してしまい発振が不安定となることが生じない。そのため、オン信号の禁止と解除の切り替わりの境界点でトランスの音鳴りが発生してしまうことを防止できる。また、スイッチング電源の出力電流変動に対しても、ヒステリシスが十分確保された切替条件でスイッチング発振モードを制御できるため、非常に安定したスイッチング動作を実現できる。

更に、本発明によれば、最下点検出カウント部、基準時間設定部、論理保持回路部、状態切替部、最下点スキップ回数決定部およびオントリガ部によって、スイッチング電源の発振モード動作が最適な条件で自動的に切替制御されるため、スイッチングのパルス毎のスイッチング電流ピーク値が大きくなりすぎることを防止でき、また、重負荷条件において、スイッチング電源の半導体スイッチに発生するサージ電圧の増加や、スイッチング電流の実効値が大きくなることによる効率低下などを防止することができる。

特に、本発明によれば、制御巻線に発生する信号に基づいて、最下点検出カウント部により電圧最下点の回数が最下点回数情報としてカウントされ、カウンタにより最下点回数情報が最下点カウント信号として生成され、最下点カウント信号に基づいて、最下点スキップ回数決定部により最下点スキップ回数が決定されるので、制御回路の構成を複雑化することなく、スイッチング電源のオフ時間幅を監視することができ、スイッチング電源の発振モード動作を最適な条件で自動的に切替制御できる。

これらに加え、特に、本発明によれば、基準時間設定部により設定される第１基準時間または第２基準時間のうち少なくともいずれか一方の始期は、半導体スイッチの駆動制御端の電位状態に基づいて設定され、また、基準時間設定部により設定される第１基準時間または第２基準時間のうち少なくともいずれか一方の終期は、論理保持回路部から基準時間設定部に入力されるセット状態またはリセット状態の状態信号に基づいて設定される。そのため、制御回路の構成を複雑化することなく、スイッチング電源のオフ時間幅を監視することができ、スイッチング電源の発振モード動作を最適な条件で自動的に切替制御できる。

特に、第１基準時間または第２基準時間のうち少なくともいずれか一方の始期を、半導体スイッチの駆動制御端の電位状態がオフになるタイミングに基づいて設定した場合には、スイッチング電源の入力電圧変動の影響を受けるオン時間を含まずに、第１基準時間または第２基準時間を設定できるので、スイッチング電源の発振モードが切り替わる負荷が入力電圧によって変動することを抑制できる。

また、第１基準時間または第２基準時間のうち少なくともいずれか一方の始期を、半導体スイッチの駆動制御端の電位状態がオンになるタイミングに基づいて設定した場合には、スイッチング電源の入力電圧変動の影響を受けるオン時間を含めて、第１基準時間または第２基準時間を設定できるので、スイッチング電源の発振周波数を監視することとなり、自励式スイッチング電源において軽負荷時の発振周波数の上昇を確実に抑制できる。

更に、本発明は、最下点スキップ回数決定部により最下点スキップ回数情報が決定される毎に、最下点スキップ回数決定部は、最下点検出カウント部によりカウントされた最下点回数と、最下点検出カウント部により検出されたカウント時間と、を最下点検出カウント部によりリセットさせるので、スイッチング電源の発振周期毎に最適な電圧最下点でオンする状態切替がなされるため、スイッチング電源の発振安定性を確保することができる。

以上のように、本発明によれば、比較的簡単な構成で軽負荷効率を改善し、かつ、広範囲の入出力条件で安定的にスイッチング電源の発振状態を制御することができる。

本発明の一実施の形態としての制御回路１０を使用したスイッチング電源１を示した回路図である。 本発明の一実施の形態としての制御回路１０のブロック図である。 図２の制御回路１０における最下点検出カウント部１００の内部回路図である。 図２の制御回路１０における基準時間設定部２００の内部回路図である。 図２の制御回路１０における基準時間設定部２００の変形例としての基準時間設定部２５０の内部回路図である。 図２の制御回路１０における論理保持回路部３００の内部回路図である。 図２の制御回路１０における状態切替部４００の内部回路図である。 図２の制御回路１０における最下点スキップ回数決定部５００の内部回路図である。 図２の制御回路１０におけるオントリガ部６００の内部回路図である。 図１のスイッチング電源１の基準時間設定部２００を採用した場合の重負荷から軽負荷、軽負荷から重負荷時の動作タイミングチャートである。 図１のスイッチング電源１の基準時間設定部２５０を採用した場合の重負荷から軽負荷、軽負荷から重負荷時の動作タイミングチャートである。

以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の実施形態における構成要素は適宜、既存の構成要素などとの置き換えが可能であり、また、他の既存の構成要素との組合せを含む様々なバリエーションが可能である。したがって、以下の実施形態の記載をもって、特許請求の範囲に記載された発明の内容を限定するものではない。

図１は、本発明の一実施の形態としての制御回路を使用した一例としてのスイッチング電源の回路図である。図１に示すスイッチング電源１は、ＡＣ入力電源を整流する一次整流部６０と、直流整流して出力する二次整流部９０と、スイッチング電源１の一次側と二次側とを絶縁し電力変換するトランスＴ２０と、スイッチング素子としての半導体スイッチＱ１０と、半導体スイッチＱ１０に対して並列に設けられるコンデンサＣ１５と、半導体スイッチＱ１０をスイッチング制御する制御回路１０と、制御回路１０によるスイッチング制御に必要な電力源としての制御電源部７０と、二次側の直流電圧出力をフィードバック制御する出力電圧制御部８０と、抵抗Ｒ１０、Ｒ１１と、コンデンサＣ１２と、を備えている。

一次整流部６０は、ブリッジダイオードＤ１０およびコンデンサＣ１０を備え、ＡＣ入力電源を一次側で全波整流するものである。二次整流部９０は、ダイオードＤ１２およびコンデンサＣ１３を備え、トランスＴ２０の二次側出力を整流するものである。トランスＴ２０は、一次巻線Ｌ１０と、制御巻線Ｌ１１と、二次巻線Ｌ１２と、図示しない磁性コア部材と、で組み立てられている。半導体スイッチＱ１０は、例えば、ＮチャネルのＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）で構成される。制御電源部７０は、トランスＴ２０の制御巻線Ｌ１１と、ダイオードＤ１１と、コンデンサＣ１１と、を備える。

上記トランスＴ２０の一次巻線Ｌ１０とコンデンサＣ１５とは、ＬＣ共振回路を構成する。このＬＣ共振回路は、スイッチング電源１がスイッチングしている際において、半導体スイッチＱ１０がターンオフし二次整流部９０のダイオードＤ１２が電流を流し終えた時点から半導体スイッチＱ１０がターンオンするまでの間、共振動作するものである。すなわち、スイッチング電源１は、いわゆる電圧共振型のリンギングチョークコンバータと称されるものであり、上記共振動作によって、電圧共振の電圧最下点で半導体スイッチＱ１０がターンオンすることにより、ターンオン時のスイッチング損失が低減される。なお、スイッチング電源１のような電圧共振型スイッチング電源は、上記共振動作が一部でなされることから、部分共振方式、或いは、擬似共振方式とも称される。

ここで、スイッチング電源１の回路接続関係について図１を参照して説明する。ブリッジダイオードＤ１０の４つの各端子は、ＡＣ入力電源のＬＩＶＥ、ＮＥＵＴＲＡＬ、コンデンサＣ１０のプラス端子およびコンデンサＣ１０のマイナス端子にそれぞれ接続されている。コンデンサＣ１０のプラス端子は、一次巻線Ｌ１０の一端と制御回路１０のＶｉｎ端子とに接続されている。一方、コンデンサＣ１０のマイナス端子は、抵抗Ｒ１０の一端、制御回路１０のＧＮＤ端子、コンデンサＣ１１のマイナス端子、コンデンサＣ１２の他端、および制御巻線Ｌ１１の一端に接続されている。抵抗Ｒ１０の他端と、制御回路１０のＯＣＬ端子と、コンデンサＣ１５の一端と、半導体スイッチＱ１０のソース端子とは、互いに接続されている。

半導体スイッチＱ１０のドレイン端子は、一次巻線Ｌ１０の他端に接続されるとともに、コンデンサＣ１５を介してソース端子に接続されている。半導体スイッチＱ１０のゲート端子は、制御回路１０のＶＧ端子に接続されている。制御巻線Ｌ１１の他端は、制御電源部７０のダイオードＤ１１を介して、コンデンサＣ１１のプラス端子、および制御回路１０のＶｃｃ端子に接続されている。このＶｃｃ端子は、制御回路１０の電源供給の入力部となっている。また、制御巻線Ｌ１１の他端は、抵抗Ｒ１１を介して、コンデンサＣ１２の一端および制御回路１０のＺＣ端子に接続されている。このＺＣ端子には、制御巻線Ｌ１１に発生する、トランスＴ２０の一次巻線Ｌ１０とコンデンサＣ１５とによる電圧共振の波形が発振波形信号として入力されようになっている。

トランスＴ２０の二次巻線Ｌ１２の一端は、コンデンサＣ１３のマイナス端子およびＧＮＤ２に接続されている。トランスＴ２０の二次巻線Ｌ１２の他端は、ダイオードＤ１２のアノードに接続されている。ダイオードＤ１２のカソードは、コンデンサＣ１３のプラス端子、出力電圧制御部８０の一端および出力端子ＯＵＴに接続されている。出力電圧制御部８０は、出力電圧を検出してスイッチング電源１の一次側にフィードバックし、一次側の半導体スイッチＱ１０に流れるスイッチング電流のオン時間幅を制御するものである。出力電圧制御部８０は、スイッチング電源１の一次側と二次側とを電気的に絶縁するフォトカプラなどの部品を介して、制御回路１０のＦＢ端子に接続されている。

次に、本発明の一実施の形態としての制御回路の構成について説明する。図２は、本発明の一実施の形態としての制御回路のブロック図である。図２に示す制御回路１０は、トランスＴ２０の一次巻線Ｌ１０とコンデンサＣ１５とによる電圧共振の電圧最下点の回数を最下点回数情報としてカウントし、予め設定された固定回数目の最下点までの時間をカウント時間として検出する最下点検出カウント部１００を備えている。

また、制御回路１０は、上記カウント時間の時間的長短を判断する基準として、第１基準時間、または、第１基準時間よりも長い時間である第２基準時間を設定する基準時間設定部２００を備えている。

更に、制御回路１０は、セット状態またはリセット状態を示すセット信号またはリセット信号が入力され、セット状態またはリセット状態を論理的に保持する論理保持回路部３００を備えている。また、制御回路１０は、基準時間設定部２００により設定された第１基準時間または第２基準時間と、最下点検出カウント部１００により検出されたカウント時間と、を長短比較し、長短比較した結果情報と、論理保持回路部３００により保持されているセット状態またはリセット状態の情報と、に基づいて、論理保持回路部３００により保持されている状態をリセット状態またはセット状態に切り替える状態切替部４００を備えている。

これらに加え、制御回路１０は、論理保持回路部３００により保持されている状態がリセット状態またはセット状態からセット状態またはリセット状態に切り替わった場合に、最下点検出カウント部１００によりカウントされた最下点回数情報に基づいて、半導体スイッチＱ１０をオンさせるまでの最下点スキップ回数を決定する最下点スキップ回数決定部５００と、最下点スキップ回数決定部５００により決定された最下点スキップ回数情報に基づいて、半導体スイッチＱ１０をオンさせるオントリガ部６００と、を備えている。

状態切替部４００は、基準時間設定部２００により第１基準時間が設定されている場合には、第１基準時間とカウント時間とを長短比較し、カウント時間が第１基準時間よりも短く、かつ、論理保持回路部３００によりリセット状態またはセット状態が保持されている条件では、論理保持回路部３００により保持されている状態をセット状態またはリセット状態に切り替えるようになっている。

また、状態切替部４００は、基準時間設定部により第２基準時間が設定されている場合には、第２基準時間とカウント時間とを長短比較し、カウント時間が第２基準時間よりも長く、かつ、論理保持回路部３００によりセット状態またはリセット状態が保持されている条件では、論理保持回路部３００により保持されている状態をリセット状態またはセット状態に切り替えるようになっている。

また、最下点検出カウント部１００は、制御巻線Ｌ１１に発生する信号に基づいて、トランスＴ２０の一次巻線Ｌ１０とコンデンサＣ１５とによる電圧共振の電圧最下点の回数を最下点回数情報としてカウントし、この最下点回数情報を最下点カウント信号として生成するカウンタ１０１（後述の図３参照）を有している。この最下点スキップ回数決定部５００は、上記最下点カウント信号に基づいて上記の最下点スキップ回数を決定するようになっている。

上記最下点スキップ回数決定部５００により決定される最下点スキップ回数は、例えば、最下点検出カウント部１００のカウンタ１０１に接続される端子、パッド、およびメタル配線のいずれか一つを少なくとも含む回路配線パターンを、短絡または開放させることにより設定されるようになっている。

また、上記最下点スキップ回数決定部５００が決定する上記最下点スキップ回数は、例えば、０回、１回または２回となるように最下点検出カウント部１００のカウンタ１０１の配線パターンを短絡または開放させることにより設定されている。

上記基準時間設定部２００により設定される第１基準時間または第２基準時間のうち少なくともいずれか一方の始期は、半導体スイッチＱ１０の駆動制御端としてのゲート端子の電位状態に基づいて設定される。

また、基準時間設定部２００により設定される第１基準時間または第２基準時間のうち少なくともいずれか一方の終期は、論理保持回路部３００から基準時間設定部２００に入力されるセット状態またはリセット状態の状態信号に基づいて設定される。例えば、論理保持回路部３００からセット状態の状態信号が基準時間設定部２００に入力され続けている場合の終期は、第２基準時間に相当する終期となる。

最下点スキップ回数決定部５００により最下点スキップ回数情報が決定される毎に、最下点スキップ回数決定部５００は、最下点検出カウント部１００によりカウントされた上記最下点回数と、最下点検出カウント部１００により検出された上記カウント時間と、を最下点検出カウント部１００をリセットするようになっている。これに応じて、最下点検出カウント部１００は、リセットする直前にカウントしていた最下点回数とカウント時間とを、リセットするようになっている。

上記カウント時間、第１基準時間および第２基準時間は、容量素子としてのコンデンサＣ２０２（後述の図４参照）を充電することにより、電圧値に変換されるようになっている。

次に、本発明の一実施の形態としての制御回路の構成に関し、接続関係を含めて詳細について説明する。図２に示す制御回路１０は、例えば図１に示すスイッチング電源１に用いられ、半導体スイッチＱ１０をオンオフさせてスイッチング発振させるものであり、最下点検出カウント部１００と、基準時間設定部２００と、論理保持回路部３００と、状態切替部４００と、最下点スキップ回数決定部５００と、オントリガ部６００と、を備えている。

最下点検出カウント部１００は、制御回路１０のＺＣ端子および抵抗Ｒ１１を介して、トランスＴ２０の制御巻線Ｌ１１の他端（ダイオードＤ１１のアノード側）に接続され、トランスＴ２０の一次巻線Ｌ１０とコンデンサＣ１５とによる電圧共振の発振波形信号が入力されるようになっている。この発振波形信号に基づいて、トランスＴ２０の一次巻線Ｌ１０とコンデンサＣ１５とによる電圧共振の電圧最下点の回数を最下点回数情報としてカウントし、予め設定された固定回数目の最下点までの時間をカウント時間として検出するようになっている。すなわち、トランスＴ２０の制御巻線Ｌ１１は、一次巻線Ｌ１０および二次巻線Ｌ１２と磁気結合しており、制御巻線Ｌ１１には一次巻線Ｌ１０とコンデンサＣ１５とによる電圧共振の電圧が発生している。そのため、最下点検出カウント部１００は、上記発振波形信号に基づいて、電圧共振の波形の電圧最下点の回数を最下点回数情報としてカウントし、予め設定された固定回数目の最下点までの時間をカウント時間として検出しうるのである。

最下点検出カウント部１００は、カウンタ１０１（後述の図３参照）を有しており、このカウンタ１０１によって電圧最下点の回数を電圧パルスに変換し、最下点スキップ回数決定部５００に対しては最下点カウント信号として出力し、状態切替部４００に対してはカウント時間信号として出力するようになっている。例えば、ＺＣ端子から入力された発振波形信号が、電圧共振の３回目の電圧最下点で半導体スイッチＱ１０がオンする波形である場合、カウンタ１０１は最下点カウント信号として、電圧最下点の１回目に対応する第１最下点パルスと、電圧最下点の３回目に対応する第３最下点パルスと、を最下点スキップ回数決定部５００に対して出力するようになっている。また、カウンタ１０１は状態切替部４００に対しても第１最下点パルスを出力するようになっている。このように、本実施の形態では、カウント時間信号を上記第１最下点パルスと同一の信号とすることで、制御回路１０の構成を簡易化している。

また、最下点検出カウント部１００は、後述する最下点スキップ回数決定部５００から出力される最下点検出リセット信号が入力されるようになっている。最下点検出カウント部１００は、最下点検出リセット信号が入力されると、最下点検出リセット信号が入力される直前に検出した最下点回数情報およびカウント時間をリセットし、このリセットした以降に入力される発振波形信号に基づいて、最下点回数情報およびカウント時間を検出するようになっている。

図３は、最下点検出カウント部１００の内部回路図である。最下点検出カウント部１００は、カウンタ１０１と、比較器ＣＭＰ１０１と、論理積ＡＮＤ１０１、ＡＮＤ１０２と、インバータＩＮＶ１０１〜ＩＮＶ１０５と、バッファＢＵＦ１０１と、抵抗Ｒ１０１〜Ｒ１０５と、コンデンサＣ１０１、Ｃ１０２と、を備えている。比較器ＣＭＰ１０１の出力と、抵抗Ｒ１０１の一端と、インバータＩＮＶ１０１の入力と、インバータＩＮＶ１０３の入力と、は接続されている。比較器ＣＭＰ１０１の非反転入力端子は、制御回路１０のＺＣ端子に接続されている。比較器ＣＭＰ１０１の反転入力端子は、抵抗Ｒ１０４を介して基準電圧源Ｖｒｅｆに接続されるとともに、抵抗Ｒ１０５を介して基準電位源ＧＮＤに接続されている。抵抗Ｒ１０１の他端は、基準電圧源ＶＤＤに接続されている。インバータＩＮＶ１０１の出力は、抵抗Ｒ１０２を介してコンデンサＣ１０１の一端と、インバータＩＮＶ１０２の入力と、に接続されている。コンデンサＣ１０１の他端は、基準電位源ＧＮＤに接続されている。論理積ＡＮＤ１０１の２つの入力のうち、一方は、インバータＩＮＶ１０２の出力に、他方は、インバータＩＮＶ１０３の出力に接続されている。論理積ＡＮＤ１０１の出力は、カウンタ１０１のＣＬＫ端子に接続されている。カウンタ１０１の第１の出力と、インバータＩＮＶ１０４の入力と、論理積ＡＮＤ１０２の２つの入力のうち他方と、は接続されている。インバータＩＮＶ１０４の出力は、抵抗Ｒ１０３を介して、コンデンサＣ１０２の一端と、バッファＢＵＦ１０１の入力と、に接続されている。コンデンサＣ１０２の他端は、基準電位源ＧＮＤに接続されている。バッファＢＵＦ１０１の出力は、論理積ＡＮＤ１０２の２つの入力のうち一方に接続されている。論理積ＡＮＤ１０２の出力は、最下点スキップ回数決定部５００内の否定論理積ＮＡＮＤ５０１の２つの入力のうち一方（後述の図８参照）と、状態切替部４００内の否定論理積ＮＡＮＤ４０１の２つの入力のうち一方および否定論理積ＮＡＮＤ４０２の２つの入力のうち一方（後述の図７参照）と、に接続されている。カウンタ１０１の第２の出力は、最下点スキップ回数決定部５００内の否定論理積ＮＡＮＤ５０２の２つの入力のうち一方に接続されている。カウンタ１０１のＲＥＳＥＴ端子は、インバータＩＮＶ１０５の出力に接続されている。インバータＩＮＶ１０５の入力は、最下点スキップ回数決定部５００内の否定論理積ＮＡＮＤ５０３の出力に接続されている。

図２に戻って、基準時間設定部２００は、制御回路１０のＶＧ端子を介して、半導体スイッチＱ１０の駆動制御端としてのゲート端子に接続され、半導体スイッチＱ１０のゲート端子の電位情報がゲート波形信号として入力されるようになっている。また、基準時間設定部２００は、論理保持回路部３００に接続され、論理保持回路部３００が出力する状態信号が入力されるようになっている。基準時間設定部２００は、上記ゲート波形信号および上記状態信号に基づいて、上記カウント時間の時間的長短を判断する基準としての第１基準時間または第１基準時間よりも長い時間である第２基準時間を設定するようになっている。基準時間設定部２００により設定される第１基準時間または第２基準時間のうち少なくともいずれか一方の始期は、半導体スイッチＱ１０のゲート端子の電位状態に基づいて設定されるようになっている。また、基準時間設定部２００は、設定した第１基準時間または第２基準時間のうち少なくともいずれか一方を電圧変換し、比較基準信号として状態切替部４００に出力するようになっている。

この基準時間設定部２００は、第１基準時間および第２基準時間の設定を、半導体スイッチＱ１０のターンオフを始期とし、トランスＴ２０の一次巻線Ｌ１０とコンデンサＣ１５とによる電圧共振の第１回目の電圧最下点を終期とする時間幅に対応させるようにした例である。基準時間設定部２００は、第１基準時間および第２基準時間の始期を、例えば、半導体スイッチＱ１０のゲート端子の電位状態がハイレベルからゼロレベルになるタイミングと略同期して設定するようにしている。基準時間設定部２００は、第１基準時間または第２基準時間を設定すると、比較基準信号を生成し、状態切替部４００へ出力するようになっている。上記比較基準信号は、ゲート信号波形の立ち上りを始期とし、第１基準時間信号または第２基準時間信号の立ち下がりを終期とする信号として、生成されるようになっている。上記基準時間設定部２００は、例えば、論理保持回路部３００から状態信号としてリセット信号が入力された場合には、第１基準時間を設定し、論理保持回路部３００から状態信号としてセット信号が入力された場合には、第２基準時間を設定するようになっている。この設定について、スイッチング電源１の状態との関係では、例えば、スイッチング電源１の出力電流が重負荷から軽負荷に変化する場合には、基準時間設定部２００は第１基準時間から第２基準時間に切り替わり、スイッチング電源１の出力電流が軽負荷から重負荷に変化する場合には、基準時間設定部２００は第２基準時間から第１基準時間に切り替わるようになっている。

なお、上記第１基準時間または第２基準時間の設定においては、第１基準時間または第２基準時間のうち少なくともいずれか一方の始期を、半導体スイッチＱ１０のゲート端子の電位状態がオフになるタイミングに基づいて設定する。そのため、スイッチング電源１の入力電圧変動の影響を受けるオン時間を含まずに、第１基準時間または第２基準時間を設定できるので、スイッチング電源１の発振モードが切り替わる負荷が入力電圧によって変動することを抑制できるようになっている。スイッチング電源１においては、第１基準時間と第２基準時間との差がヒステリシスになるので、入力電圧が変動する条件においても、最小オフ期間でオン信号を禁止するか否かの境界点タイミングに電圧共振最下点が一致してオン信号の禁止と解除が繰り返されて発振が不安定となることが防止され、オン信号の禁止と解除の切り替わりの境界点でトランスの音鳴りが発生してしまうことが防止されるようになっている。

また、上記のように第１基準時間または第２基準時間を設定すると、スイッチング電源１の出力電流変動に対してもヒステリシスが十分確保された切替条件でスイッチング発振モードを制御できるため、非常に安定したスイッチング動作を実現される点で好適である。第１基準時間または第２基準時間の設定においては、例えば、第１基準時間を５μｓと設定し、第２基準時間を８μｓと設定すれば、第１基準時間および第２基準時間に十分なヒステリシスが設けられるため、より好適である。そのため、スイッチング電源１の動作として、出力電流が重負荷から軽負荷に変化する場合、または、出力電流が軽負荷から重負荷に変化する場合、いずれの場合においても基準時間に十分なヒステリシスが設けられ、半導体スイッチＱ１０がオンするタイミングとしての最下点スキップ回数が安定的に決定されるようになっている。なお、本実施の形態においては、第１基準時間および第２基準時間は、例えば、それぞれ設定された時間幅に対応した電圧信号として、状態切替部４００に出力されるようになっている。

図４は、基準時間設定部２００の内部回路図である。基準時間設定部２００は、比較器ＣＭＰ２０１と、スイッチ素子Ｑ２０１、Ｑ２０２と、電流源Ｉ２０１と、インバータＩＮＶ２０１と、抵抗Ｒ２０２〜Ｒ２０５と、コンデンサＣ２０２と、を備えている。スイッチ素子Ｑ２０１のゲート端子は、制御回路１０のＶＧ端子に接続されている。スイッチ素子Ｑ２０１のドレイン端子は、電流源Ｉ２０１を介して基準電圧源ＶＤＤに接続されるとともに、コンデンサＣ２０２の一端と、比較器ＣＭＰ２０１の反転入力端子と、に接続されている。比較器ＣＭＰ２０１の非反転入力端子は、抵抗Ｒ２０３を介して基準電圧源Ｖｒｅｆに接続され、抵抗Ｒ２０５を介してスイッチ素子Ｑ２０２のドレイン端子に接続されるとともに、抵抗Ｒ２０４の一端に接続されている。比較器ＣＭＰ２０１の出力端子は、抵抗Ｒ２０２を介して基準電圧源ＶＤＤに接続されるとともに、状態切替部４００内のインバータＩＮＶ４０１の入力（後述の図７参照）および論理和ＯＲ４０２の２つの入力のうち一方と、に接続されている。スイッチ素子Ｑ２０２のゲート端子は、インバータＩＮＶ２０１の出力に接続されている。インバータＩＮＶ２０１の入力は、状態切替部４００内の否定論理積ＮＡＮＤ４０２の２つの入力のうち他方（後述の図７参照）と、論理保持回路部３００内の否定論理積ＮＡＮＤ３０１の出力および否定論理積ＮＡＮＤ３０２の２つの入力のうち一方（後述の図６参照）と、最下点スキップ回数決定部５００内の否定論理積ＮＡＮＤ５０２の２つの入力のうち他方（後述の図８参照）と、に接続されている。スイッチ素子Ｑ２０１のソース端子と、コンデンサＣ２０２の他端と、抵抗Ｒ２０４の他端と、スイッチ素子Ｑ２０２のソース端子と、は基準電位源ＧＮＤに接続されている。

なお、図４に示した基準時間設定部２００を、図５に示す基準時間設定部２５０に置換しても良い。この基準時間設定部２５０は、上記基準時間設定部２００とは異なり、第１基準時間および第２基準時間の設定を、半導体スイッチＱ１０のターンオンを始期とするようにした例である。すなわち、基準時間設定部２５０は、第１基準時間および第２基準時間を、半導体スイッチＱ１０のターンオンを始期とし、トランスＴ２０の一次巻線Ｌ１０とコンデンサＣ１５とによる電圧共振の第１回目の電圧最下点を終期とする時間幅に、対応させるように設定している。この基準時間設定部２５０は、第１基準時間および第２基準時間の始期を、例えば、半導体スイッチＱ１０のゲート端子の電位状態がゼロレベルからハイレベルになるタイミングと略同期して設定するようにしている。このように、第１基準時間または第２基準時間のうち少なくともいずれか一方の始期を、半導体スイッチＱ１０のゲート端子の電位状態がオンになるタイミングに基づいて設定した場合には、スイッチング電源１の入力電圧変動の影響を受けるオン時間を含めて、第１基準時間または第２基準時間を設定できるので、スイッチング電源１の発振周波数を監視することとなり、自励式スイッチング電源において軽負荷時の発振周波数の上昇を確実に抑制できるようになる。

また、上記のように第１基準時間または第２基準時間を設定すると、基準時間設定部２００と同様に、スイッチング電源１の出力電流変動に対してもヒステリシスが十分確保された切替条件でスイッチング発振モードを制御できるため、非常に安定したスイッチング動作を実現される点で好適である。第１基準時間または第２基準時間の設定においては、例えば、第１基準時間を８μｓと設定し、第２基準時間を１２μｓと設定すれば、第１基準時間および第２基準時間に十分なヒステリシスが設けられるため、より好適である。なお、基準時間設定部２５０を使用した場合も、スイッチング電源１の動作としては、基準時間設定部２００を使用した場合と同様に、出力電流が重負荷から軽負荷に変化する場合、または、出力電流が軽負荷から重負荷に変化する場合、いずれの場合においても基準時間に十分なヒステリシスが設けられ、半導体スイッチＱ１０がオンするタイミングとしての最下点スキップ回数が安定的に決定されるようになる。

図５は、基準時間設定部２５０の内部回路図である。基準時間設定部２５０は、比較器ＣＭＰ２５１と、スイッチ素子Ｑ２５１、Ｑ２５２と、電流源Ｉ２５１と、論理積ＡＮＤ２５１と、インバータＩＮＶ２５１、ＩＮＶ２５２と、バッファＢＵＦ２５１と、抵抗Ｒ２５１〜Ｒ２５５と、コンデンサＣ２５１、Ｃ２５２と、を備えている。制御回路１０のＶＧ端子は、論理積ＡＮＤ２５１の２つの入力のうち他方に接続されるとともに、インバータＩＮＶ２５２を介して抵抗Ｒ２５１の一端に接続されている。抵抗Ｒ２５１の他端は、コンデンサＣ２５１を介して基準電位源ＧＮＤに接続されるとともに、バッファＢＵＦ２５１を介して論理積ＡＮＤ２５１の２つの入力のうち一方に接続されている。論理積ＡＮＤ２５１の出力は、スイッチ素子Ｑ２５１のゲート端子に接続されている。スイッチ素子Ｑ２５１のドレイン端子は、電流源Ｉ２５１を介して基準電圧源ＶＤＤに接続されるとともに、コンデンサＣ２５２の一端と、比較器ＣＭＰ２５１の反転入力端子と、に接続されている。比較器ＣＭＰ２５１の非反転入力端子は、抵抗Ｒ２５３を介して基準電圧源Ｖｒｅｆに接続され、抵抗Ｒ２５５を介してスイッチ素子Ｑ２５２のドレイン端子に接続されるとともに、抵抗Ｒ２５４の一端に接続されている。比較器ＣＭＰ２５１の出力端子は、抵抗Ｒ２５２を介して基準電圧源ＶＤＤに接続されるとともに、状態切替部４００内のインバータＩＮＶ４０１の入力および論理和ＯＲ４０２の２つの入力のうち一方（後述の図７参照）と、に接続されている。スイッチ素子Ｑ２５２のゲート端子は、インバータＩＮＶ２５１の出力に接続されている。インバータＩＮＶ２５１の入力は、状態切替部４００内の否定論理積ＮＡＮＤ４０２の２つの入力のうち他方（後述の図７参照）と、論理保持回路部３００内の否定論理積ＮＡＮＤ３０１の出力および否定論理積ＮＡＮＤ３０２の２つの入力のうち一方（後述の図６参照）と、最下点スキップ回数決定部５００内の否定論理積ＮＡＮＤ５０２の２つの入力のうち他方と、に接続されている。スイッチ素子Ｑ２５１のソース端子と、コンデンサＣ２５２の他端と、抵抗Ｒ２５４の他端と、スイッチ素子Ｑ２５２のソース端子と、は基準電位源ＧＮＤに接続されている。

図２に戻って、論理保持回路部３００は、状態切替部４００に接続され、上述した通りセット状態またはリセット状態を示すセット信号またはリセット信号が状態切替部４００から入力され、セット状態またはリセット状態を論理的に保持するものである。また、論理保持回路部３００は、基準時間設定部２００および最下点スキップ回数決定部５００にも接続されており、論理的に保持したセット状態またはリセット状態を表す状態信号を、例えば、２ビット信号として、状態切替部４００、基準時間設定部２００および最下点スキップ回数決定部５００に対し出力するようになっている。

図６は、論理保持回路部３００の内部回路図である。論理保持回路部３００は、否定論理積ＮＡＮＤ３０１、ＮＡＮＤ３０２を備えている。否定論理積ＮＡＮＤ３０１の２つの入力のうち一方は、状態切替部４００内の論理和ＯＲ４０１の出力（後述の図７参照）に接続されている。否定論理積ＮＡＮＤ３０１の２つの入力のうち他方と、否定論理積ＮＡＮＤ３０２の出力と、状態切替部４００内の否定論理積ＮＡＮＤ４０１の２つの入力のうち他方（後述の図７参照）と、最下点スキップ回数決定部５００内の否定論理積ＮＡＮＤ５０１の２つの入力のうち他方（後述の図８参照）と、は接続されている。否定論理積ＮＡＮＤ３０２の２つの入力のうち他方は、状態切替部４００内の論理和ＯＲ４０２の出力（後述の図７参照）に接続されている。否定論理積ＮＡＮＤ３０１の出力と、否定論理積ＮＡＮＤ３０２の２つの入力のうち一方と、基準時間設定部２００内のインバータＩＮＶ２０１の入力と、状態切替部４００内の否定論理積ＮＡＮＤ４０２の２つの入力のうち他方（後述の図７参照）と、最下点スキップ回数決定部５００内の否定論理積ＮＡＮＤ５０２の２つの入力のうち他方と、は接続されている。

図２に戻って、状態切替部４００は、最下点検出カウント部１００、基準時間設定部２００および論理保持回路部３００に接続されている。状態切替部４００は、最下点検出カウント部１００からカウント時間信号が入力されるようになっている。また、状態切替部４００は、基準時間設定部２００から第１基準時間および第２基準時間それぞれに設定された時間に対応する時間幅の比較基準信号（例えば、第１基準時間または第２基準時間に対応するＨＩＧＨ電圧信号）が入力されるようになっている。更に、状態切替部４００は、論理保持回路部３００からセット状態またはリセット状態を表す状態信号が入力されるようになっている。状態切替部４００は、最下点検出カウント部１００が出力したカウント時間信号と、基準時間設定部２００が設定した第１基準時間または第２基準時間と、を長短比較するようになっている。この長短比較においては、基準時間設定部２００が出力した比較基準信号を基準とし、基準時間設定部２００が第１基準時間を設定している場合には、カウント時間信号の終期が上記比較基準信号のＨＩＧＨ時間内であれば、カウント時間信号の方が第１基準時間より短いと判断するようになっている。一方、基準時間設定部２００が第２基準時間を設定している場合には、カウント時間信号の終期が上記比較基準信号のＨＩＧＨ時間外であれば、カウント時間信号の方が第２基準時間より長いと判断するようになっている。そして、状態切替部４００は、長短比較した結果情報と、論理保持回路部３００により保持されているセット状態またはリセット状態の情報と、に基づいて、論理保持回路部３００をリセット状態またはセット状態に切り替えるセット信号またはリセット信号を論理保持回路部３００に出力するようになっている。

状態切替部４００は、基準時間設定部２００により第１基準時間が設定されている場合において、カウント時間が第１基準時間よりも短く、かつ、論理保持回路部３００によりリセット状態が保持されている条件では、論理保持回路部３００をセット状態に切り替えるようになっている。状態切替部４００は、基準時間設定部２００により第１基準時間が設定されている場合において、カウント時間が第１基準時間よりも短く、かつ、論理保持回路部３００によりリセット状態が保持されている条件を充足していなければ、論理保持回路部３００の状態を切り替えずに、直前の状態を維持するようになっている。

また、状態切替部４００は、基準時間設定部２００により第２基準時間が設定されている場合において、カウント時間が第２基準時間よりも長く、かつ、論理保持回路部３００によりセット状態が保持されている条件では、論理保持回路部３００をリセット状態に切り替えるようになっている。状態切替部４００は、基準時間設定部２００により第２基準時間が設定されている場合において、カウント時間が第２基準時間よりも長く、かつ、論理保持回路部３００によりセット状態が保持されている条件を充足していなければ、論理保持回路部３００の状態を切り替えずに、直前の状態を維持するようになっている。

図７は、状態切替部４００の内部回路図である。状態切替部４００は、否定論理積ＮＡＮＤ４０１、ＮＡＮＤ４０２と、論理和ＯＲ４０１、ＯＲ４０２と、インバータＩＮＶ４０１と、を備えている。インバータＩＮＶ４０１の入力と、論理和ＯＲ４０２の２つの入力のうち一方と、基準時間設定部２００内の比較器ＣＭＰ２０１の出力および抵抗Ｒ２０２と、は接続されている。インバータＩＮＶ４０１の出力は、論理和ＯＲ４０１の２つの入力のうち一方に接続されている。論理和ＯＲ４０１の出力は、論理保持回路部３００内の否定論理積ＮＡＮＤ３０１の２つの入力のうち一方に接続されている。否定論理積ＮＡＮＤ４０１の２つの入力のうち一方と、否定論理積ＮＡＮＤ４０２の２つの入力のうち一方と、最下点検出カウント部１００内の論理積ＡＮＤ１０２の出力と、最下点スキップ回数決定部５００内の否定論理積ＮＡＮＤ５０１の２つの入力のうち一方（後述の図８参照）と、は接続されている。否定論理積ＮＡＮＤ４０１の２つの入力のうち他方と、論理保持回路部３００内の否定論理積ＮＡＮＤ３０２の出力および否定論理積ＮＡＮＤ３０１の２つの入力のうち他方と、最下点スキップ回数決定部５００内の否定論理積ＮＡＮＤ５０１の２つの入力のうち他方（後述の図８参照）と、は接続されている。否定論理積ＮＡＮＤ４０１の出力は、論理和ＯＲ４０１の２つの入力のうち他方に接続されている。否定論理積ＮＡＮＤ４０２の出力は、論理和ＯＲ４０２の２つの入力のうち他方に接続されている。論理和ＯＲ４０２の出力は、論理保持回路部３００内の否定論理積ＮＡＮＤ３０２の２つの入力のうち他方に接続されている。否定論理積ＮＡＮＤ４０２の２つの入力のうち他方と、基準時間設定部２００内のインバータＩＮＶ２０１の入力と、論理保持回路部３００内の否定論理積ＮＡＮＤ３０１の出力および否定論理積ＮＡＮＤ３０２の２つの入力のうち一方と、最下点スキップ回数決定部５００内の否定論理積ＮＡＮＤ５０２の２つの入力のうち他方（後述の図８参照）と、は接続されている。

図２に戻って、最下点スキップ回数決定部５００は、最下点検出カウント部１００、論理保持回路部３００およびオントリガ部６００に接続されている。最下点スキップ回数決定部５００は、最下点検出カウント部１００が出力する最下点カウント信号が入力されるようになっている。また、最下点スキップ回数決定部５００は、論理保持回路部３００がセット状態にあるかリセット状態にあるかを表す状態信号が論理保持回路部３００から入力されるようになっている。最下点スキップ回数決定部５００は、論理保持回路部３００がリセット状態からセット状態へ切り替わった場合、または、セット状態からリセット状態に切り替わった場合に、最下点検出カウント部１００がカウントした最下点回数情報に基づいて半導体スイッチＱ１０がオンするまでの最下点スキップ回数を決定するようになっている。この最下点スキップ回数の決定では、例えば、最下点スキップ回数決定部５００に、セット状態を表す信号が論理保持回路部３００から入力されると、最下点スキップ回数決定部５００は、最下点スキップ回数を２回と決定し、第３最下点パルスの最下点カウント信号が入力されるタイミングで、この２回に対応する最下点スキップ回数信号としての電圧パルスをオントリガ部６００に出力するようになっている。また、最下点スキップ回数決定部５００に、リセット状態を表す信号が論理保持回路部３００から入力されると、最下点スキップ回数決定部５００は、最下点スキップ回数を０回と決定し、第１最下点パルスの最下点カウント信号が入力されるタイミングで、この０回に対応する最下点スキップ回数信号としての電圧パルスをオントリガ部６００に出力するようになっている。また、最下点スキップ回数決定部５００は、最下点検出カウント部１００に対して、直前に検出した最下点回数情報およびカウント時間をリセットする、最下点検出リセット信号を出力するようになっている。

図８は、最下点スキップ回数決定部５００の内部回路図である。最下点スキップ回数決定部５００は、否定論理積ＮＡＮＤ５０１〜ＮＡＮＤ５０３を備えている。否定論理積ＮＡＮＤ５０１の２つの入力のうち一方と、最下点検出カウント部１００内の論理積ＡＮＤ１０２の出力と、状態切替部４００内の否定論理積ＮＡＮＤ４０１の２つの入力のうち一方および否定論理積ＮＡＮＤ４０２の２つの入力のうち一方と、は接続されている。否定論理積ＮＡＮＤ５０１の２つの入力のうち他方と、状態切替部４００内の否定論理積ＮＡＮＤ４０１の２つの入力のうち他方と、論理保持回路部３００内の否定論理積ＮＡＮＤ３０２の出力および否定論理積ＮＡＮＤ３０１の２つの入力のうち他方と、は接続されている。否定論理積ＮＡＮＤ５０２の２つの入力のうち一方は、最下点検出カウント部１００内のカウンタ１０１の第２の出力に接続されている。否定論理積ＮＡＮＤ５０２の２つの入力のうち他方と、基準時間設定部２００内のインバータＩＮＶ２０１の入力と、状態切替部４００内の否定論理積ＮＡＮＤ４０２の２つの入力のうち他方と、論理保持回路部３００内の否定論理積ＮＡＮＤ３０１の出力および否定論理積ＮＡＮＤ３０２の２つの入力のうち一方と、は接続されている。否定論理積ＮＡＮＤ５０３の２つの入力のうち、一方は、否定論理積ＮＡＮＤ５０１の出力に接続され、他方は、否定論理積ＮＡＮＤ５０２の出力に接続されている。否定論理積ＮＡＮＤ５０３の出力と、オントリガ部６００内の論理和ＯＲ６０１の２つの入力のうち一方と、最下点検出カウント部１００内のインバータＩＮＶ１０５の入力と、は接続されている。

図２に戻って、オントリガ部６００は、最下点スキップ回数決定部５００およびドライバに接続されている。オントリガ部６００は、最下点スキップ回数決定部５００から、最下点スキップ回数信号が入力されるようになっている。オントリガ部６００は、最下点スキップ回数信号が入力されると、オントリガ信号をドライバに出力するようになっている。オントリガ部６００は、リスタート部（後述の図９参照）を有している。オントリガ部６００内のリスタート部は、一定期間、最下点スキップ回数決定部５００からの最下点スキップ回数信号の入力が無い場合は、ドライバにオントリガ信号を出力するようになっている。

図９は、オントリガ部６００の内部回路図である。オントリガ部６００は、リスタート部と、論理和ＯＲ６０１と、を備えている。リスタート部は、論理和ＯＲ６０１の２つの入力のうち他方に接続されている。論理和ＯＲ６０１の２つの入力のうち一方と、リスタート部と、最下点スキップ回数決定部５００内の否定論理積ＮＡＮＤ５０３の出力と、最下点検出カウント部１００内のインバータＩＮＶ１０５の入力と、は接続されている。論理和ＯＲ６０１は、オントリガを出力する。

なお、上記制御回路１０、スイッチング電源１、半導体スイッチＱ１０、コンデンサＣ１５、トランスＴ２０、最下点検出カウント部１００、基準時間設定部２００、論理保持回路部３００、状態切替部４００、最下点スキップ回数決定部５００およびオントリガ部６００は、それぞれ、本発明に係る制御回路、スイッチング電源、半導体スイッチ、コンデンサ、トランス、最下点検出カウント部、基準時間設定部、論理保持回路部、状態切替部、最下点スキップ回数決定部およびオントリガ部に相当する。

続いて、スイッチング電源１および制御回路１０の各構成部の作用について、図１０を用いて説明する。図１０における時刻ｔ１では、スイッチング電源１の出力端子ＯＵＴとＧＮＤとの間に接続されている負荷が重負荷の状態であり、半導体スイッチＱ１０のドレイン・ソース間電圧としては、トランスＴ２０の一次巻線Ｌ１０とコンデンサＣ１５とによる電圧共振の第１回目の電圧最下点で半導体スイッチＱ１０がオンする波形となっている。時刻ｔ１より前の時刻にて、状態切替部４００は、リセット信号を論理保持回路部３００に出力しており、時刻ｔ１では、論理保持回路部３００は、リセット状態となっている。このとき、論理保持回路部３００は、基準時間設定部２００、状態切替部４００および最下点スキップ回数決定部５００に対して、リセット状態に相当するＬＯＷ電圧信号の状態信号を出力し続けている。

論理保持回路部３００からリセット状態に相当するＬＯＷ電圧信号の状態信号が入力され続けている基準時間設定部２００には、一方では、半導体スイッチＱ１０のゲート端子の電位情報がゲート波形信号として入力される。基準時間設定部２００は、上記ゲート波形信号および上記状態信号に基づいて、最下点検出カウント部１００から状態切替部４００に出力されるカウント時間信号の時間的長短を判断する基準として、第１基準時間を設定する。第１基準時間は、半導体スイッチＱ１０のターンオフを始期とし、基準時間設定部２００内の比較器ＣＭＰ２０１の反転入力端子の電圧が第１基準電圧に達する点を終期とする時間幅に対応して設定される。基準時間設定部２００は、状態切替部４００に対して、第１基準時間に対応する時間幅のＨＩＧＨ電圧信号として比較基準信号を出力する。

一方、図１０の時刻ｔ１において、最下点スキップ回数決定部５００には、最下点検出カウント部１００から、最下点カウント信号として、上記電圧共振の第１回目の電圧最下点で半導体スイッチＱ１０がオンする波形に対応する第１最下点パルスが入力される。最下点スキップ回数決定部５００は、上記リセット状態に相当するＬＯＷ電圧信号の状態信号と、最下点カウント信号（第１最下点パルス）と、に基づいて、最下点スキップ回数を０回と決定する。この最下点スキップ回数０回に相当する最下点スキップ回数信号をオントリガ部６００に出力する。なお、この最下点スキップ回数信号は、本実施の形態では、上記第１最下点パルスと同期した信号とされている。また、最下点スキップ回数決定部５００は、図１０の時刻ｔ１において、最下点検出カウント部１００に対して、直前に検出した最下点回数情報およびカウント時間をリセットする、最下点検出リセット信号を出力する。

最下点スキップ回数決定部５００から最下点検出リセット信号が入力された最下点検出カウント部１００は、最下点検出リセット信号が入力される直前に検出した最下点回数情報およびカウント時間をリセットし、このリセットした以降に入力される発振波形信号に基づいて、最下点回数情報およびカウント時間を検出する。

最下点スキップ回数０回に相当する最下点スキップ回数信号が入力されたオントリガ部６００は、図示しないドライバに対して、この最下点スキップ回数信号に同期したオントリガ信号を出力する。このオントリガ信号に基づいて、ドライバは、半導体スイッチＱ１０をターンオンさせる。

次に、図１０の時刻ｔ２における動作について説明する。図１０の時刻ｔ２では、スイッチング電源１の出力端子ＯＵＴとＧＮＤとの間に接続されている負荷が重負荷から軽負荷に移行する状態にある。図１０の時刻ｔ２では、論理保持回路部３００は依然としてリセット状態を保持し、基準時間設定部２００、状態切替部４００および最下点スキップ回数決定部５００に対して、リセット状態に相当するＬＯＷ電圧信号の状態信号を出力し続けている。一方、基準時間設定部２００には、半導体スイッチＱ１０のゲート端子の電位情報がゲート波形信号として入力される。このゲート波形信号は、図１０の時刻ｔ２において、ゼロレベルからハイレベルに切り替わるタイミングとなっている。上記ゲート波形信号および上記状態信号が入力された基準時間設定部２００は、上記ゲート波形信号および上記状態信号に基づいて、最下点検出カウント部１００から状態切替部４００に出力されるカウント時間信号の時間的長短を判断する基準として、第１基準時間を設定する。この第１基準時間は、半導体スイッチＱ１０のターンオフを始期とし、基準時間設定部２００内の比較器ＣＭＰ２０１の反転入力端子の電圧が第１基準電圧に達する点を終期とする時間幅に対応して設定される。図１０の時刻ｔ２においては、基準時間設定部２００内の比較器ＣＭＰ２０１の反転入力端子の電圧が第１基準電圧に達する前に、オントリガ信号が出るため、比較基準信号はＨＩＧＨのままとなっている。基準時間設定部２００は、状態切替部４００に対して第１基準時間に対応する時間幅のＨＩＧＨ電圧信号を比較基準信号として出力する。

一方、最下点検出カウント部１００には、トランスＴ２０の一次巻線Ｌ１０とコンデンサＣ１５とによる電圧共振に相当する発振波形信号が、制御回路１０のＺＣ端子から入力される。最下点検出カウント部１００は、この発振波形信号に基づいて、トランスＴ２０の一次巻線Ｌ１０とコンデンサＣ１５とによる電圧共振の電圧最下点の回数を最下点回数情報としてカウントし、この最下点回数をカウントした時間をカウント時間として検出する。具体的には、最下点検出カウント部１００のカウンタ１０１は、発振波形信号を電圧最下点の１回目に相当する電圧パルスに変換し、最下点スキップ回数決定部５００に対しては最下点カウント信号として出力し、状態切替部４００に対してはカウント時間信号として出力する。

最下点検出カウント部１００から、電圧最下点の１回目に対応するカウント時間信号を入力された状態切替部４００には、基準時間設定部２００からは、第１基準時間に対応する時間幅のＨＩＧＨ電圧信号である比較基準信号が入力される。更に、状態切替部４００には、論理保持回路部３００から、リセット状態を表す状態信号が入力され続けている。状態切替部４００は、最下点検出カウント部１００が出力した電圧最下点の１回目に対応するカウント時間信号と、基準時間設定部２００が出力した第１基準時間と、を長短比較する。そして、状態切替部４００は、カウント時間信号が短いという結果情報と、論理保持回路部３００が保持しているリセット状態の情報と、に基づいて、論理保持回路部３００をセット状態に切り替えるセット信号を論理保持回路部３００に出力する。

状態切替部４００から、セット状態を示すセット信号が入力された論理保持回路部３００は、セット状態となり、セット状態を論理的に保持する。論理保持回路部３００は、基準時間設定部２００、状態切替部４００および最下点スキップ回数決定部５００に対して、リセット状態に相当するＬＯＷ電圧信号の状態信号を、セット状態に相当するＨＩＧＨ電圧信号の状態信号に切り替えて出力し続ける。

論理保持回路部３００から、リセット状態に相当するＬＯＷ電圧信号の状態信号を、セット状態に相当するＨＩＧＨ電圧信号の状態信号に切り替えて入力され続ける基準時間設定部２００は、第２基準時間を設定する。第２基準時間は、半導体スイッチＱ１０のターンオフを始期とし、基準時間設定部２００内の比較器ＣＭＰ２０１の反転入力端子の電圧が第２基準電圧に達する点を終期とする時間幅に対応して設定される。基準時間設定部２００は、状態切替部４００に対して、第２基準時間に対応する時間幅のＨＩＧＨ電圧信号の比較基準信号を出力する。

一方、論理保持回路部３００から、リセット状態に相当するＬＯＷ電圧信号の状態信号から、セット状態に相当するＨＩＧＨ電圧信号の状態信号に切り替えて入力され続ける、最下点スキップ回数決定部５００は、最下点検出カウント部１００からは、電圧最下点の１回目に相当する最下点カウント信号が入力される。最下点スキップ回数決定部５００は、セット状態に相当するＨＩＧＨ電圧信号の状態信号に基づいて、電圧最下点の３回目に相当する最下点スキップ回数信号を決定する。最下点スキップ回数決定部５００は、図１０における時刻ｔ３において、最下点検出カウント部１００から電圧最下点の３回目に相当する最下点カウント信号が入力されたタイミングで、電圧最下点の３回目に相当する最下点スキップ回数信号を、オントリガ部６００に対して出力する。また、最下点スキップ回数決定部５００は、最下点検出カウント部１００に対して、直前に検出した最下点回数情報およびカウント時間をリセットする、最下点検出リセット信号を出力する。

最下点スキップ回数決定部５００から、最下点検出リセット信号が入力される最下点検出カウント部１００は、最下点検出リセット信号が入力されると、最下点検出リセット信号が入力される直前に検出した最下点回数情報およびカウント時間をリセットし、このリセットした以降に入力される発振波形信号に基づいて、最下点回数情報およびカウント時間を検出する。

最下点スキップ回数決定部５００から、電圧最下点の３回目に相当する最下点スキップ回数信号を入力されたオントリガ部６００は、オントリガ信号を、ドライバに対して出力する。ドライバは、電圧最下点の３回目に相当するタイミングで、半導体スイッチＱ１０をターンオンさせる。

次に、図１０の時刻ｔ４における動作について説明する。図１０における時刻ｔ４では、スイッチング電源１の出力端子ＯＵＴとＧＮＤとの間に接続されている負荷が軽負荷から重負荷に移行する状態にある。

論理保持回路部３００は依然セットの状態を保持し、基準時間設定部２００、状態切替部４００および最下点スキップ回数決定部５００に対して、セット状態に相当するＨＩＧＨ電圧信号の状態信号を出力し続けている。論理保持回路部３００からセット状態に相当するＨＩＧＨ電圧信号の状態信号が入力され続けている基準時間設定部２００には、半導体スイッチＱ１０のゲート端子の電位情報がゲート波形信号として入力される。基準時間設定部２００は、上記ゲート波形信号および上記状態信号に基づいて、最下点検出カウント部１００から状態切替部４００に出力されるカウント時間信号の時間的長短を判断する基準としての第２基準時間を設定する。第２基準時間は、半導体スイッチＱ１０のターンオフを始期とし、基準時間設定部２００内の比較器ＣＭＰ２０１の反転入力端子の電圧が第２基準電圧に達する点を終期とする時間幅に対応して設定されている。基準時間設定部２００は、状態切替部４００に対して第２基準時間に対応する時間幅のＨＩＧＨ電圧信号として比較基準信号を出力する。

一方、最下点検出カウント部１００には、トランスＴ２０の一次巻線Ｌ１０とコンデンサＣ１５とによる電圧共振に相当する発振波形信号が、制御回路１０のＺＣ端子から入力される。最下点検出カウント部１００は、この発振波形信号に基づいて、トランスＴ２０の一次巻線Ｌ１０とコンデンサＣ１５とによる電圧共振の電圧最下点の回数を最下点回数情報としてカウントし、予め設定された固定回数目の最下点までの時間をカウント時間として検出する。具体的には、最下点検出カウント部１００のカウンタ１０１は、発振波形信号を電圧最下点の１回目と３回目に相当する電圧パルスに変換し、最下点スキップ回数決定部５００に対しては１回目と３回目に相当する最下点カウント信号として出力し、状態切替部４００に対しては１回目に相当するカウント時間信号として出力する。

最下点検出カウント部１００から、電圧最下点の１回目に対応するカウント時間信号を入力された状態切替部４００には、基準時間設定部２００からは、第２基準時間に対応する時間幅のＨＩＧＨ電圧信号である比較基準信号が入力される。更に、状態切替部４００には、論理保持回路部３００から、セット状態を表す状態信号が入力され続けている。状態切替部４００は、最下点検出カウント部１００が出力した電圧最下点の１回目に対応するカウント時間信号と、基準時間設定部２００が出力した第２基準時間と、を長短比較する。そして、状態切替部４００は、カウント時間信号が長いという結果情報と、論理保持回路部３００が保持しているセット状態の情報と、に基づいて、論理保持回路部３００をリセット状態に切り替えるリセット信号を論理保持回路部３００に出力する。

状態切替部４００から、リセット状態を示すリセット信号が入力された論理保持回路部３００は、リセット状態となり、リセット状態を論理的に保持する。論理保持回路部３００は、基準時間設定部２００、状態切替部４００および最下点スキップ回数決定部５００に対して、セット状態に相当するＨＩＧＨ電圧信号の状態信号を、リセット状態に相当するＬＯＷ電圧信号の状態信号に切り替えて出力し続ける。

論理保持回路部３００から、セット状態に相当するＨＩＧＨ電圧信号の状態信号から、リセット状態に相当するＬＯＷ電圧信号の状態信号に切り替えて入力され続ける基準時間設定部２００には、一方では、制御回路１０のゲート端子からは、ゲート波形信号が入力される。基準時間設定部２００は、リセット状態に相当するＬＯＷ電圧信号の状態信号と、ゲート波形信号とに基づいて、第１基準時間に相当する比較基準信号を設定する。この第１基準時間は、半導体スイッチＱ１０のターンオフを始期とし、基準時間設定部２００内の比較器ＣＭＰ２０１の反転入力端子の電圧が第１基準電圧に達する点を終期とする時間幅に対応して設定される。基準時間設定部２００は、状態切替部４００に対して、第１基準時間に対応する時間幅のＨＩＧＨ電圧信号の比較基準信号を出力する。

一方、論理保持回路部３００から、セット状態に相当するＨＩＧＨ電圧信号の状態信号から、リセット状態に相当するＬＯＷ電圧信号の状態信号に切り替えて入力され続ける、最下点スキップ回数決定部５００は、最下点検出カウント部１００からは、電圧最下点の１回目に相当する最下点カウント信号が入力される。最下点スキップ回数決定部５００は、リセット状態に相当するＬＯＷ電圧信号の状態信号に基づいて、電圧最下点の１回目に相当する最下点スキップ回数信号を決定する。最下点スキップ回数決定部５００は、図１０における時刻ｔ４において、最下点検出カウント部１００から電圧最下点の１回目に相当する最下点カウント信号が入力されたタイミングで、電圧最下点の１回目に相当する最下点スキップ回数信号を、オントリガ部６００に対して出力する。また、最下点スキップ回数決定部５００は、最下点検出カウント部１００に対して、直前に検出した最下点回数情報およびカウント時間をリセットする、最下点検出リセット信号を出力する。

最下点スキップ回数決定部５００から、最下点検出リセット信号が入力される最下点検出カウント部１００は、最下点検出リセット信号が入力されると、最下点検出リセット信号が入力される直前に検出した最下点回数情報およびカウント時間をリセットし、このリセットした以降に入力される発振波形信号に基づいて、最下点回数情報およびカウント時間を検出する。

最下点スキップ回数決定部５００から、電圧最下点の１回目に相当する最下点スキップ回数信号を入力されたオントリガ部６００は、オントリガ信号を、ドライバに対して出力する。ドライバは、電圧最下点の１回目に相当するタイミングで、半導体スイッチＱ１０をターンオンさせる。

以上のように、最下点スキップ回数決定部５００の最下点スキップ回数の決定は、例えば、スイッチング電源１の出力電流について、出力電流が大きい重負荷から小さい軽負荷の状態に切り替わる場合には、次のようになされる。ＺＣ端子から入力された発振波形信号が、電圧共振の１回目の電圧最下点で半導体スイッチＱ１０がオンする波形であったとする。この場合、状態切替部４００には、最下点検出カウント部１００から最下点１回目に相当するカウント時間信号が入力される。また、基準時間設定部２００からは第１基準時間が入力される。状態切替部４００では、第１基準時間と、最下点１回目に相当するカウント時間信号と、を比較してカウント時間信号が短いと判断する。状態切替部４００から論理保持回路部３００に、論理保持回路部３００をセット状態に切り替えるセット信号が入力される。論理保持回路部３００から最下点スキップ回数決定部５００には、リセット状態に相当するＬＯＷ電圧信号の状態信号を、セット状態に相当するＨＩＧＨ電圧信号の状態信号に切り替えて出力し続ける。最下点スキップ回数決定部５００は、最下点スキップ回数について、例えば電圧最下点の３回目に相当する最下点スキップ回数信号をオントリガ部６００に出力する。オントリガ部６００は、ドライバを介して半導体スイッチＱ１０に、電圧最下点の３回目に相当するオントリガ信号を出力する。これにより、スイッチング電源１は、電圧最下点の３回目に相当する最下点スキップ発振を行う。ＺＣ端子から入力される発振波形信号が、例えば、電圧共振の３回目の電圧最下点で半導体スイッチＱ１０がオンする波形に変化する。

また、最下点スキップ回数決定部５００の最下点スキップ回数の決定は、例えば、スイッチング電源１の出力電流について、出力電流が小さい軽負荷から大きい重負荷の状態に切り替わる場合には、次のようになされる。ＺＣ端子から入力された発振波形信号が、電圧共振の３回目の電圧最下点で半導体スイッチＱ１０がオンする波形であったとする。この場合、状態切替部４００には、最下点検出カウント部１００から最下点１回目に相当するカウント時間信号が入力される。また、基準時間設定部２００からは第２基準時間が入力される。状態切替部４００では、第２基準時間と、最下点１回目に相当するカウント時間信号と、を比較してカウント時間信号が長いと判断する。状態切替部４００から論理保持回路部３００に、論理保持回路部３００をリセット状態に切り替えるリセット信号が入力される。論理保持回路部３００から最下点スキップ回数決定部５００には、セット状態に相当するＨＩＧＨ電圧信号の状態信号を、リセット状態に相当するＬＯＷ電圧信号の状態信号に切り替えて出力し続ける。最下点スキップ回数決定部５００は、最下点スキップ回数について、電圧最下点の１回目に相当する最下点スキップ回数信号をオントリガ部６００に出力する。オントリガ部６００は、ドライバを介して半導体スイッチＱ１０に、電圧最下点の１回目に相当するオントリガ信号を出力する。これにより、スイッチング電源１は、電圧最下点の１回目に相当するため、最下点をスキップしない発振を行う。ＺＣ端子から入力される発振波形信号が、電圧共振の１回目の電圧最下点で半導体スイッチＱ１０がオンする波形に変化する。

なお、図１０では、上述のように、図４に示した基準時間設定部２００を採用した場合の例、すなわち比較基準信号の始期を半導体スイッチＱ１０のターンオフとした例を示した。これに対して、図１１では、図５に示した基準時間設定部２５０を採用した場合の例、すなわち比較基準信号の始期を半導体スイッチＱ１０のターンオンとした例を示している。

本実施の形態の制御回路１０によれば、最下点検出カウント部１００により、トランスの一次巻線Ｌ１０とコンデンサＣ１０とによる電圧共振の電圧最下点の回数が最下点カウント信号としてカウントされ、予め設定された固定回数目の最下点までの時間がカウント時間信号として検出され、基準時間設定部２００によりカウント時間の時間的長短を判断する基準としての第１基準時間、または、第１基準時間よりも長い時間である第２基準時間が設定される。そして、論理保持回路部３００にセット状態またはリセット状態を示すセット信号またはリセット信号が入力され、論理保持回路部３００によりセット状態またはリセット状態が論理的に保持される。更に、基準時間設定部２００によって設定された第１基準時間または第２基準時間と最下点検出カウント部１００が検出したカウント時間とが状態切替部４００で長短比較され、長短比較した結果情報と論理保持回路部が保持しているセット状態またはリセット状態との情報に基づいて、論理保持回路部３００がリセット状態またはセット状態に切り替えられる。そして、論理保持回路部３００がリセット状態またはセット状態からセット状態またはリセット状態に切り替わった場合に、最下点スキップ回数決定部５００により、最下点検出カウント部１００がカウントした最下点カウント信号に基づいて半導体スイッチＱ１０がターンオンするまでの最下点スキップ回数が決定され、最下点スキップ回数決定部５００が決定した最下点スキップ回数信号に基づいて、オントリガ部６００によりドライバを介して、半導体スイッチＱ１０がオンされる。以上のような制御により、検出する発振波形信号の電圧共振時間を１／２周期と、極力少なくすることが可能となっている。これにより、トランスＴ２０の一次巻線Ｌ１０のインダクタンスと半導体スイッチＱ１０に並列に存在するコンデンサＣ１５との共振による共振時間の影響を少なくでき、重負荷時と軽負荷時との発振モード動作を最適な条件で自動的に切り替えることができ、トランスＴ２０の一次巻線Ｌ１０のインダクタンスと半導体スイッチＱ１０に並列に存在するコンデンサＣ１５とを独立に設計でき、スイッチング電源１の設計制約を少なくすることができ、更に、論理保持回路部３００の状態切替において、誤動作がない安定した切り替えの自動制御が可能となり、極めて安定的に軽負荷効率の改善をなすことができる。

特に、状態切替部４００が、基準時間設定部２００が設定した第１基準時間または第２基準時間と最下点検出カウント部１００が検出したカウント時間とを長短比較し、長短比較した結果情報と、論理保持回路部３００が保持しているセット状態またはリセット状態の情報と、に基づいて、論理保持回路部３００をリセット状態またはセット状態に切り替える。すなわち、論理保持回路部３００は、第１基準時間または第２基準時間と、カウント時間の情報と、論理保持回路部３００の状態情報と、に基づいて状態切替を行う。したがって、本発明の制御回路１０をスイッチング電源１に適用した場合には、最下点スキップ回数決定部５００が決定した最下点スキップ回数信号に基づいて、オントリガ部６００により半導体スイッチＱ１０がターンオンされる制御がなされ、最小オフ期間でオン信号を禁止する制御方式で生じるような、最小オフ期間でオン信号を禁止するか否かの境界点タイミングに電圧共振最下点が一致してオン信号の禁止と解除を繰り返してしまい発振が不安定となることが生じない。そのため、オン信号の禁止と解除の切り替わりの境界点でトランスＴ２０の音鳴りが発生してしまうことを防止できる。また、スイッチング電源１の出力電流変動に対してもヒステリシスが十分確保された切替条件でスイッチング発振モードを制御できるため、非常に安定したスイッチング動作を実現できる。

更に、本実施の形態の制御回路１０によれば、最下点検出カウント部１００、基準時間設定部２００、論理保持回路部３００、状態切替部４００、最下点スキップ回数決定部５００およびオントリガ部６００によって、スイッチング電源１の発振モード動作が最適な条件で自動的に切替制御されるため、スイッチングのパルス毎のスイッチング電流ピーク値が大きくなりすぎることを防止でき、また、重負荷条件において、スイッチング電源１の半導体スイッチＱ１０に発生するサージ電圧の増加や、スイッチング電流の実効値が大きくなることによる効率低下などを防止することができる。

特に、制御回路１０を自励式フライバックコンバータに用いた場合には、最下点検出カウント部１００、基準時間設定部２００、論理保持回路部３００、状態切替部４００、最下点スキップ回数決定部５００およびオントリガ部６００によって、スイッチング電源１の発振モード動作が最適な条件で自動的に切替制御されるため、スイッチング電源１の重負荷時と軽負荷時との発振モード動作切替が最適な条件で自動的に制御されることとなり、固定回数目の共振電圧最下点でオンすることがなく、軽負荷条件での発振周波数の上昇を抑制し易い。その結果、特に入力電圧が高い軽負荷条件でスイッチング周波数が高くなり易い自励式フライバックコンバータにおいては、軽負荷条件でのスイッチング損失を抑制でき、待機電力を極めて低くすることができる。

特に、本実施の形態の制御回路１０によれば、制御巻線Ｌ１１に発生する信号に基づいて、最下点検出カウント部１００により電圧最下点の回数が最下点回数情報としてカウントされ、カウンタにより最下点回数情報が最下点カウント信号として生成され、最下点カウント信号に基づいて、最下点スキップ回数決定部５００により最下点スキップ回数が決定されるので、スイッチング電源１においては、スイッチングのオフ時間幅のうち、１回目の最下点までを監視して切り替えられることとなり、この時間幅は、入力電圧による変動の大きいオン時間幅を含んでいないため、発振モードが切り替わる負荷が入力電圧によって変動することを抑制できる。また、スイッチング電源１の入力電圧が変動したとしても、スイッチングのオフ時間幅のうち、１回目の最下点までを監視して切り替えられる制御がなされるので、最大入力電圧時に垂下点まで最下点とびしてしまうというモードを回避できる。

これらに加え、特に、本実施の形態の制御回路１０によれば、基準時間設定部が設定する第１基準時間または第２基準時間のうち少なくともいずれか一方を設定するための要素である、比較器ＣＭＰ２０１の反転入力端子の電圧の始期が、図５の基準時間設定部２５０においては、半導体スイッチＱ１０のゲート端子の電位状態がゼロレベルからハイレベルになるタイミングと同期して設定されているので、スイッチング電源１のスイッチング周期を監視して切り替えられ、軽負荷時の発振周波数の上昇を確実に防止できる。

更に、本実施の形態の制御回路１０は、最下点スキップ回数決定部５００が最下点スキップ回数情報を決定した毎に、最下点スキップ回数決定部５００は、最下点検出カウント部１００がカウントした最下点カウント信号と、最下点検出カウント部が検出１００したカウント時間信号と、を最下点検出カウント部１００にリセットさせるので、スイッチング電源１の発振周期毎に最適な電圧最下点でターンオンする状態切替がなされるため、スイッチング電源１の発振安定性を確保することができる。

以上のように、本実施の形態の制御回路１０によれば、比較的簡単な構成で軽負荷効率を改善し、かつ、広範囲の入出力条件で安定的にスイッチング電源１の発振状態を制御することができる。

なお、図１に示すスイッチング電源１はフライバック方式の構成を一例としたものであるが、本発明に係る制御回路１０は、ＰＦＣ方式のスイッチング電源に適用しても良い。

本実施形態の制御回路１０は、１チップに制御回路を搭載した集積回路として、そのまま適用しても良い。また、本実施形態の制御回路１０および半導体スイッチＱ１０などを単一のパッケージに搭載したモジュールや、制御回路１０および半導体スイッチＱ１０などを１チップに搭載して単一のパッケージに搭載したモジュールにしても良い。これらのような構成にすることで、更なる低コスト化、省スペース化および設計容易化を図ることができる。

また、本発明は上記の実施形態に限定されず、その目的と利点を損なうことのない適宜の変形を含み、更に、上記の実施形態に示した数値などによる限定は受けない。

１：スイッチング電源
１０：制御回路
１００：最下点検出カウント部
２００：基準時間設定部
３００：論理保持回路部
４００：状態切替部
５００：最下点スキップ回数決定部
６００：オントリガ部
Ｑ１０：半導体スイッチ

Claims (8)

1. 一次巻線および二次巻線を有するトランスと、駆動制御端を有し、前記一次巻線に接続される半導体スイッチと、前記半導体スイッチに対して並列に設けられるコンデンサと、前記二次巻線に接続される二次ダイオードを有する整流回路と、を備えた電圧共振型スイッチング電源に用いられ、前記半導体スイッチをオンオフさせてスイッチング発振させる制御回路であって、
   前記一次巻線と前記コンデンサとによる電圧共振の電圧最下点の回数を最下点回数情報としてカウントし、予め設定された固定回数目の最下点までの時間をカウント時間として検出する最下点検出カウント部と、
   前記カウント時間の時間的長短を判断する基準として、第１基準時間、または、前記第１基準時間よりも長い時間である第２基準時間を設定する基準時間設定部と、
   セット状態またはリセット状態を示すセット信号またはリセット信号が入力され、前記セット状態または前記リセット状態を論理的に保持する論理保持回路部と、
   前記基準時間設定部により設定された前記第１基準時間または前記第２基準時間と、前記最下点検出カウント部により検出された前記カウント時間と、を長短比較し、前記長短比較した結果情報と、前記論理保持回路部により保持されている前記セット状態または前記リセット状態の情報と、に基づいて、前記論理保持回路部により保持されている状態をリセット状態またはセット状態に切り替える状態切替部と、
   前記論理保持回路部により保持されている状態がリセット状態またはセット状態からセット状態またはリセット状態に切り替わった場合に、前記最下点検出カウント部によりカウントされた前記最下点回数情報に基づいて、前記半導体スイッチをオンさせるまでの最下点スキップ回数を決定する最下点スキップ回数決定部と、
   前記最下点スキップ回数決定部により決定された最下点スキップ回数情報に基づいて、前記半導体スイッチをオンさせるオントリガ部と、を備え、
   前記基準時間設定部は、前記論理保持回路部により保持されている状態がリセット状態である場合には、前記第１基準時間を設定し、前記論理保持回路部により保持されている状態がセット状態である場合には、前記第２基準時間を設定し、
   前記状態切替部は、
   前記基準時間設定部により前記第１基準時間が設定されている場合には、前記第１基準時間と前記カウント時間とを長短比較し、
   前記基準時間設定部により前記第２基準時間が設定されている場合には、前記第２基準時間と前記カウント時間とを長短比較し、
   前記カウント時間が前記第１基準時間よりも短く、かつ、前記論理保持回路部によりリセット状態が保持されている条件では、前記論理保持回路部により保持されている状態をセット状態に切り替え、
   前記カウント時間が前記第２基準時間よりも長く、かつ、前記論理保持回路部によりセット状態が保持されている条件では、前記論理保持回路部により保持されている状態をリセット状態に切り替えることを特徴とする制御回路。
2. 請求項１に記載の制御回路において、
   前記トランスは、前記一次巻線および前記二次巻線に磁気結合した制御巻線を有し、
   前記最下点検出カウント部は、前記制御巻線に発生する信号に基づいて、前記電圧最下点の回数を最下点回数情報としてカウントし、前記最下点回数情報を最下点カウント信号として生成するカウンタを有し、
   前記最下点スキップ回数決定部は、前記最下点カウント信号に基づいて最下点スキップ回数を決定することを特徴とする制御回路。
3. 請求項２に記載の制御回路において、
   前記最下点スキップ回数決定部により決定される前記最下点スキップ回数は、前記最下点検出カウント部に設けられる端子、パッド、およびメタル配線のいずれか一つを少なくとも含む回路配線パターンを、短絡または開放させることにより設定されることを特徴とする制御回路。
4. 請求項３に記載の制御回路において、
   前記最下点スキップ回数決定部により決定される前記最下点スキップ回数は、０回、１回または２回となるように前記最下点検出カウント部の配線パターンを短絡または開放させることにより設定されることを特徴とする制御回路。
5. 請求項１から４のいずれかに記載の制御回路において、
   前記基準時間設定部により設定される前記第１基準時間または前記第２基準時間のうち少なくともいずれか一方の始期は、前記半導体スイッチの前記駆動制御端の電位状態に基づいて設定されることを特徴とする制御回路。
6. 請求項１から５のいずれかに記載の制御回路において、
   前記基準時間設定部により設定される前記第１基準時間または前記第２基準時間のうち少なくともいずれか一方の終期は、前記論理保持回路部から前記基準時間設定部に入力されるセット状態またはリセット状態の状態信号に基づいて設定されることを特徴とする制御回路。
7. 請求項１から６のいずれかに記載の制御回路において、
   前記最下点スキップ回数決定部により前記最下点スキップ回数情報が決定される毎に、前記オントリガ部は、前記最下点検出カウント部によりカウントされた前記最下点回数と、前記最下点検出カウント部により検出された前記カウント時間と、を前記最下点検出カウント部によりリセットさせることを特徴とする制御回路。
8. 請求項１から７のいずれかに記載の制御回路において、
   前記第１基準時間および前記第２基準時間は、容量素子を充電することにより、電圧値に変換されることを特徴とする制御回路。

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