JP5961944B2 - ゲート駆動回路 - Google Patents

Description

本発明は、双方向に導通可能なスイッチング素子のゲート駆動を行うゲート駆動回路に関する。

特許文献１には、還流ダイオードを省略したゲート駆動回路が開示されている。図８は、特許文献１に開示されたゲート駆動回路の回路図であり、図９は、図８に示すゲート駆動回路の動作を示すタイミングチャートである。このゲート駆動回路は、フォトカプラ４１、駆動電源４４、抵抗４５、ＰＮＰトランジスタ４６、ＮＰＮトランジスタ４７及びダイオード４８を備え、図示しないコンバータ回路のスイッチング素子Ｔ１及びＴ２をオンオフさせる。なお、図８では、スイッチング素子Ｔ２を制御するための回路は、スイッチング素子Ｔ１のそれらの回路と同一であるので、省略されている。

このゲート駆動回路では、ＭＯＳＦＥＴからなるスイッチング素子Ｔ１，Ｔ２におけるドレイン電位がソース電位より低くなると、スイッチング素子Ｔ１，Ｔ２のゲートＧにコレクタが接続されたＰＮＰトランジスタ４６のベースからスイッチング素子Ｔ１，Ｔ２のドレインへ電流を流すダイオード４８が設けられている。これにより、ＰＮＰトランジスタ４６のベース電位がゼロになり、スイッチング素子Ｔ１，Ｔ２のゲートＧにオン電圧が印加されるので、回生（還流）ダイオードをスイッチング素子Ｔ１，Ｔ２で代用できる。

ところで、例えば窒化ガリウム電界効果トランジスタ（ＧａＮＦＥＴ）はボディーダイオードを備えていないが、構造上、双方向に電流を流すことができる特性を有する。回生電流などのような逆方向の電流を流す場合、電流が流れ出す閾値電圧はゲート端子の電圧に依存する。

特開２００８−６１４１３号公報

特許文献１に開示された技術では、スイッチング素子のターンオフは、ＮＰＮトランジスタ４７によるスイッチング素子Ｔ１，Ｔ２のゲート−ソース間の電圧をゼロにすることにより行われている。ところが、スイッチング素子のゲート−ソース間にはゲート容量が存在し、ゲート−ソース間を単にショートするだけではターンオフ時間を速めることができず、スイッチング損失を減らすことができない。

したがって、ＧａＮＦＥＴなどのワイドギャップ半導体のターンオフ時のスイッチング速度を高速化し、かつ、回生電流が流れる場合はワイドギャップ半導体を回生ダイオードとして機能させることができるゲート駆動回路が望まれている。

本発明の課題は、ワイドギャップ半導体のターンオフ時のスイッチング速度を高速化し、かつ、回生電流が流れる場合はワイドギャップ半導体を回生ダイオードとして機能させることができるゲート駆動回路を提供することにある。

上記の課題を解決するために、本発明に係るゲート駆動回路は、負極が接地された正電源と、正極が接地された負電源と、前記正電源の正極と前記負電源の負極との間に設けられ、制御信号を生成する制御回路と、前記正電源の正極と前記負電源の負極との間に設けられた第１トランジスタと第２トランジスタとの直列回路と、ドレイン、接地されたソース及び前記第１トランジスタと第２トランジスタとの接続点に接続されたゲートを備えたワイドバンドギャップ半導体からなるスイッチング素子と、前記制御回路からの制御信号がオフになった場合に、前記第１トランジスタを所定時間だけオンさせ前記第１トランジスタを介して前記負電源の電圧を前記スイッチング素子のゲート端子に印加するターンオフ制御回路と、前記スイッチング素子のゲートとソースとの間に設けられ、前記制御回路からの制御信号がオフになった場合に、前記スイッチング素子のゲートとソースとの間を短絡させる第３トランジスタと第４トランジスタとからなる双方向スイッチとを備えることを特徴とする。

本発明に係るゲート駆動回路によれば、ワイドギャップ半導体のターンオフ時のスイッチング速度を高速化し、かつ、回生電流が流れる場合はワイドギャップ半導体を回生ダイオードとして機能させることができる。

本発明の実施例１に係るゲート駆動回路の構成を示す図である。 本発明の実施例１に係るゲート駆動回路の動作を示すタイミングチャートである。 本発明の実施例１に係るゲート駆動回路で使用される双方向のスイッチング素子（ＧａＮＦＥＴ）の特性を示す図である。 本発明の実施例１に係るゲート駆動回路を電流共振型コンバータに応用した例を示す図である。 本発明の実施例２に係るゲート駆動回路の構成を示す図である。 本発明の実施例２に係るゲート駆動回路の動作を示すタイミングチャートである。 本発明の実施例２に係るゲート駆動回路を電流共振型コンバータに応用した例を示す図である。 従来のゲート駆動回路の構成を示す図である。 従来のゲート駆動回路の動作を示すタイミングチャートである。

以下、本発明の実施の形態に係るゲート駆動回路について、図面を参照しながら詳細に説明する。

本発明の実施例１に係るゲート駆動回路は、２電源を備えている。図１は、本発明の実施例１に係るゲート駆動回路の構成を示す図である。このゲート駆動回路は、正電源Ｅ１、負電源Ｅ２、制御回路１１、フォトカプラＰＣ１、インバータＧ１、ターンオフ制御回路１３、Ｎ型ＭＯＳＦＥＴからなるトランジスタＱ１（第１トランジスタ）、Ｐ型ＭＯＳＦＥＴからなるトランジスタＱ２（第２トランジスタ）、Ｎ型ＭＯＳＦＥＴからなるトランジスタＱ３（第３トランジスタ）、Ｐ型ＭＯＳＦＥＴからなるトランジスタＱ４（第４トランジスタ）、インバータＧ６、抵抗Ｒ２及びスイッチング素子ＧａＮＦＥＴを備える。ターンオフ制御回路１３は、インバータＧ２，Ｇ３，Ｇ５、ＮＡＮＤ回路１２、抵抗Ｒ１並びにコンデンサＣ１を備えている。

スイッチング素子ＧａＮＦＥＴは、ドレイン、ソース、ゲートを有しワイドバンドギャップ半導体からなる。なお、トランジスタＱ３，Ｑ４は、双方向スイッチを用いても良い。

ゲート駆動回路は、インバータＧ１、ターンオフ制御回路１３、トランジスタＱ１〜Ｑ４、インバータＧ６及び抵抗Ｒ２から構成されるが、ここでは、正電源Ｅ１、負電源Ｅ２、制御回路１１、フォトカプラＰＣ１及びスイッチング素子ＧａＮＦＥＴを含めてゲート駆動回路と称する。

正電源Ｅ１の正極は、制御回路１１の正電源端子及びトランジスタＱ２のソースに接続され、正電源Ｅ１の負極は、負電源Ｅ２の正極に接続されている。負電源Ｅ２の負極は、制御回路１１の負電源端子、トランジスタＱ１のソース、コンデンサＣ１及びフォトカプラＰＣ１に接続されている。正電源Ｅ１の負極と負電源Ｅ２の正極との接続点は、接地されている。

制御回路１１は、正電源Ｅ１の正極と負電源Ｅ２の負極との間に設けられ、図示しない二次側回路からフィードバックされた信号を受信したフォトカプラＰＣ１からの信号に応じて制御信号を生成し、インバータＧ１，Ｇ２，Ｇ６及びトランジスタＱ４のゲートに出力する。

インバータＧ１は、制御回路１１からの制御信号を反転してトランジスタＱ２のゲートに出力する。トランジスタＱ２のソースは、正電源Ｅ１の正極に接続され、トランジスタＱ２のドレインは、トランジスタＱ１のドレインに接続されている。

ターンオフ制御回路１３内のインバータＧ２は、制御回路１１からの制御信号を反転してナンド回路１２の一方の入力端子に出力するとともに、抵抗Ｒ１を介してインバータＧ３に出力する。抵抗Ｒ１とインバータＧ３の入力端子との接続点には、コンデンサＣ１の一方の端子が接続され、コンデンサＣ１の他方の端子は、負電源Ｅ２の負極に接続されている。

抵抗Ｒ１及びコンデンサＣ１は、ＣＲ積分による遅延回路を構成し、インバータＧ２からの信号を所定時間だけ遅延させてインバータＧ３に出力する。インバータＧ３は、遅延回路からの信号を反転してナンド回路１２の他方の入力端子に出力する。

ナンド回路１２は、インバータＧ２からの信号とインバータＧ３からの信号との論理積をとった結果を反転し、インバータＧ５に出力する。インバータＧ５は、ナンド回路１２からの信号を反転してトランジスタＱ１のゲートに出力する。 このようなターンオフ制御回路１３は、制御回路１１からの制御信号の立ち下がりに応答して、即ち、制御信号がオフに変化したことに応答して、トランジスタＱ１を所定時間だけオンさせる所定幅のＨレベルのパルス信号を生成する。

トランジスタＱ１のドレインは、トランジスタＱ２のドレインに接続され、ソースは、負電源Ｅ２の負極に接続されている。トランジスタＱ１のドレインとトランジスタＱ２のドレインとの接続点は、スイッチング素子ＧａＮＦＥＴのゲートＧに接続されている。スイッチング素子ＧａＮＦＥＴのソースＳは、接地されている。

インバータＧ６は、制御回路１１からの制御信号を反転してトランジスタＱ３のゲートに出力する。トランジスタＱ３のソースは、接地され、ドレインは、トランジスタＱ４のドレインに接続されている。

トランジスタＱ４のソースは、抵抗Ｒ２を経由してスイッチング素子ＧａＮＦＥＴのゲートＧに接続され、ドレインは、トランジスタＱ３のドレインに接続されている。トランジスタＱ４のゲートには、制御回路１１からの制御信号が入力される。

次に、このように構成される実施例１に係るゲート駆動回路の動作を説明する。図２は、実施例１に係るゲート駆動回路の動作を示すタイミングチャートである。

時刻ｔ１において、図２（ａ）に示すように、制御回路１１からＨレベルの制御信号が出力されると、制御信号は、インバータＧ１でＬレベルの信号に変換され、トランジスタＱ２のゲートに印加される。これにより、図２（ｅ）に示すように、トランジスタＱ２がオンし、図２（ｈ）に示すように、スイッチング素子ＧａＮＦＥＴのゲートＧに、正電源Ｅ１からの正電圧＋Ｖｃｃがゲート電圧Ｖｇとして印加される。

この時点でナンド回路１２の出力はＨレベルであるので、トランジスタＱ１は、図２（ｆ）に示すように、オフ状態である。コンデンサＣ１の電圧ＶＣ１は、インバータＧ２の出力がＬレベルになることで、時刻ｔ１ａにおいて、放電によって充電電圧の１／２まで低下し、インバータＧ３の出力が反転する。しかし、ナンド回路１２の一方の入力端子にはインバータＧ２から出力されるＬレベルが入力され続けているので、ナンド回路１２の出力はＨレベルを維持して変化しない。

時刻ｔ２において、図２（ａ）に示すように、制御回路１１からＬレベルの制御信号が出力されると、制御信号は、インバータＧ１でＨレベルの信号に変換され、トランジスタＱ２のゲートに印加される。これにより、図２（ｅ）に示すように、トランジスタＱ２はオフする。また、図２（ｆ）に示すように、ターンオフ制御回路１３を介してトランジスタＱ１がオンすると同時に、図２（ｇ）に示すように、トランジスタＱ４及びトランジスタＱ３がオンする。

したがって、時刻ｔ２の時点では、スイッチング素子ＧａＮＦＥＴのゲートＧには負電源Ｅ２からの負電圧−Ｖｃｃがゲート電圧Ｖｇとして印加され、かつ、スイッチング素子ＧａＮＦＥＴのゲートＧとソースＳとは、抵抗Ｒ２を介して短絡される。

また、図２（ｂ）に示すように、時刻ｔ２においてインバータＧ２の出力がＨレベルになるので、コンデンサＣ１には充電が開始され、図２（ｃ）に示すように、時刻ｔ３においてコンデンサＣ１は１／２まで充電される。これにより、インバータＧ３の出力が反転して、図２（ｆ）に示すように、トランジスタＱ１がオフされる。

ここで、トランジスタＱ３及びトランジスタＱ４は、制御回路１１から出力される制御信号がＬレベルの期間はオン状態を保つので、時刻ｔ６に至るまでスイッチング素子ＧａＮＦＥＴのゲート−ソース間は抵抗Ｒ２を介して短絡されている。

時刻ｔ４において、スイッチング素子ＧａＮＦＥＴのインダクタンスまたはＬＣ（何れも図示しない）負荷などにより共振してスイッチング素子ＧａＮＦＥＴのドレイン−ソース間電圧Ｖｄｓが振動を開始し、図２（ｉ）に示すように、時刻ｔ５でゼロボルトに達した後、時刻ｔ５〜ｔ６の期間で負電圧にまで低下する。スイッチング素子ＧａＮＦＥＴのゲート−ソース間は抵抗Ｒ２で短絡されているので、図３に示す特性図の第３象限に示すゲート電圧Ｖｇがゼロボルトのダイオード動作となり、ソースＳからドレイン端子Ｄに回生電流を流すことができる。時刻ｔ６以降は、時刻ｔ１以降の動作と同じである。

以上説明したように、本発明の実施例１に係るゲート駆動回路は、正電源と負電源、スイッチング素子ＧａＮＦＥＴをオンさせるトランジスタＱ２とオフさせるトランジスタＱ１を備え、さらに、ターンオフ時にスイッチング素子ＧａＮＦＥＴのゲートＧの電圧を短時間だけ負電位に落とすターンオフ制御回路１３と、ターンオフ直後にゲート−ソース間をダイオード接続させるトランジスタＱ３，Ｑ４から構成されている。

実施例１に係るゲート駆動回路では、スイッチング素子ＧａＮＦＥＴのターンオフ時、負電源Ｅ２を使用してゲート端子Ｇに印加されるゲート電圧Ｖｇを負電圧−Ｖｃｃまで落とし、スイッチング素子ＧａＮＦＥＴのターンオフ速度を上げている。

また、抵抗Ｒ１とコンデンサＣ１の時定数により決まる所定時間だけトランジスタＱ１がオンすることによりゲート端子Ｇは負電圧−Ｖｃｃまで落とされ、スイッチング素子ＧａＮＦＥＴを急峻にオフさせることができる。また、オフ期間は、ゲートＧとソースＳは抵抗Ｒ２により短絡されているので、ダイオード接続される。この状態では、ドレイン端子Ｄの電圧がソース端子Ｓに対し負電位になると、逆方向に電流が流れるようになり、スイッチング素子ＧａＮＦＥＴをダイオードの代わりとして使用することが可能になる。

図４は、実施例１に係るゲート駆動回路を電流共振型コンバータに応用した例を示す。電流共振型コンバータは周知であるので、詳細な説明は省略するが、スイッチング素子ＱＨを駆動するゲート駆動回路ＤＲＨと、スイッチング素子ＱＬを駆動するゲート駆動回路ＤＲＬとの２つの実施例１に係るゲート駆動回路が使用されている。

本発明の実施例２に係るゲート駆動回路は、単電源で構成されている。図５は、本発明の実施例２に係るゲート駆動回路の構成を示す図である。このゲート駆動回路は、コンデンサＣｅ、制御回路１１、フォトカプラＰＣ１、インバータＧ１，Ｇ２，Ｇ３、抵抗Ｒ１、コンデンサＣ１、ナンド回路１２、Ｎ型ＭＯＳＦＥＴからなるトランジスタＱ１，Ｑ３、Ｐ型ＭＯＳＦＥＴからなるトランジスタＱ２，Ｑ４、スイッチング素子ＧａＮＦＥＴ、コンデンサＣｖ、トランスＴ１、抵抗Ｒ、電源Ｅ、ダイオードＤｇ、ダイオードＤ１及びＤ２、コンデンサＣｏ並びに誤差増幅器ＥＲＲＡＭＰを備えている。

インバータＧ１，Ｇ２，Ｇ３、抵抗Ｒ１、コンデンサＣ１及びナンド回路１２からなる回路は、本発明のゲート制御回路に対応する。

トランスＴ１の一次巻線Ｐ１及びスイッチング素子ＧａＮＦＥＴからなる直列回路は、電源Ｅの正負端子間に接続され、コンデンサＣｖは、スイッチング素子ＧａＮＦＥＴのソース−ドレイン間に接続されている。電源Ｅの正負端子間には、抵抗Ｒ、コンデンサＣｅ及びダイオードＤｇからなる直列回路が接続されている。

トランスＴ１の補助巻線Ｐ２は、ダイオードＤ２を介してコンデンサＣｅの両端に接続されている。コンデンサＣｅは、実施例１に係るゲート駆動回路の正電源及び負電源に対応する電源として機能する。コンデンサＣｅの正極は、制御回路１１の正電源端子、トランジスタＱ２，Ｑ４のソースに接続され、コンデンサＣｅの負極は、制御回路１１の負電源端子、トランジスタＱ１，Ｑ３のソース、コンデンサＣ１及びフォトカプラＰＣ１の受光部ＰＣ１−１に接続される。

制御回路１１は、コンデンサＣｅの両極間に設けられ、二次側回路のフォトカプラＰＣ１の発光部ＰＣ１−２からフィードバックされた信号を受信したフォトカプラＰＣ１の受光部ＰＣ１−１からの信号に応じて制御信号を生成し、インバータＧ１及びインバータＧ２に送る。インバータＧ１は、制御回路１１からの制御信号を反転してトランジスタＱ３，Ｑ４のゲートに出力する。

インバータＧ２は、制御回路１１からの制御信号を反転してナンド回路１２の一方の入力端子に出力するとともに、抵抗Ｒ１を介してインバータＧ３に出力する。抵抗Ｒ１とインバータＧ３の入力端子との接続点には、コンデンサＣ１の一方の端子が接続され、コンデンサＣ１の他方の端子は、制御回路１１の負電源端子に接続されたグランドＤｒｉｖｅｒ＿ＧＮＤに接続されている。グランドＤｒｉｖｅｒ＿ＧＮＤは、スイッチング素子ＧａＮＦＥＴのソースに対してフローティングされている。

抵抗Ｒ１及びコンデンサＣ１は、ＣＲ積分による遅延回路を構成し、インバータＧ２からの信号を所定時間だけ遅延させてインバータＧ３に出力する。インバータＧ３は、遅延回路から送られてきた信号を反転してナンド回路１２の他方の入力端子に出力する。

ナンド回路１２は、インバータＧ２からの信号とインバータＧ３からの信号との論理積をとった結果を反転し、トランジスタＱ１，Ｑ２のゲートに出力する。この構成により、ナンド回路１２は、制御回路１１から出力される制御信号の立ち下がりに応答して、即ち、制御信号がオフに変化したことに応答して、トランジスタＱ１を所定時間だけオンさせるための所定幅のＨレベルのパルス信号を生成する。

トランジスタＱ１のドレインは、トランジスタＱ２のドレインに接続され、ソースは、グランドＤｒｉｖｅｒ＿ＧＮＤに接続されている。トランジスタＱ１のドレインとトランジスタＱ２のドレインとの接続点は、スイッチング素子ＧａＮＦＥＴのソースに接続されている。

トランジスタＱ３及びトランジスタＱ４のゲートは、インバータＧ１の出力端子に接続され、トランジスタＱ３のソースはグランドＤｒｉｖｅｒ＿ＧＮＤに接続され、ドレインは、トランジスタＱ４のドレインに接続されている。トランジスタＱ４のソースは、コンデンサＣｅの正極に接続されている。また、トランジスタＱ３のドレインとトランジスタＱ４のドレインとの接続点は、スイッチング素子ＧａＮＦＥＴのゲートに接続されている。

また、トランスＴ１の二次巻線Ｓ１には、ダイオードＤ１とコンデンサＣｏとからなる整流回路が接続され、コンデンサＣｏの両端が出力端子に接続されている。また、出力端子間には誤差増幅器ＥＲＲＡＭＰが設けら、誤差増幅器ＥＲＲＡＭＰで検出された誤差信号に応じて、フォトカプラＰＣ１の発光部ＰＣ１−２が駆動される。

次に、このように構成される実施例２に係るゲート駆動回路の動作を説明する。図６は、実施例２に係るゲート駆動回路の動作を示すタイミングチャートである。

時刻ｔ１１において、図６（ａ）に示すように、制御回路１１からＨレベルの信号が出力されると、制御信号は、インバータＧ１でＬレベルの信号に変換され、トランジスタＱ４及びトランジスタＱ３のゲート端子に印加される。これにより、図６（ｂ）に示すようにトランジスタＱ４がオンするとともにトランジスタＱ３がオフし、図６（ｅ）に示すようにスイッチング素子ＧａＮＦＥＴのゲート端子に、コンデンサＣｅの電圧がゲート電圧Ｖｇとして印加される。

この時点でナンド回路１２の出力はＨレベルであるので、トランジスタＱ１はオン状態、トランジスタＱ２はオフ状態となり、グランドＤｒｉｖｅｒ＿ＧＮＤは、トランジスタＱ１を介してスイッチング素子ＧａＮＦＥＴのソースと接続される。

時刻ｔ１２において、図６（ａ）に示すように、制御回路１１からＬレベルの制御信号が出力されると、制御信号は、インバータＧ１でＨレベルの信号に変換され、トランジスタＱ４及びトランジスタＱ３のゲート端子に印加される。これにより、図６（ｂ）に示すように、トランジスタＱ４がオフし、トランジスタＱ３がオンする。また、インバータＧ２、抵抗Ｒ１、コンデンサＣ１、インバータＧ３及びナンド回路１２からなるゲート制御回路からの信号によりトランジスタＱ１がオフすると同時にトランジスタＱ２がオンする。

したがって、時刻ｔ１２の時点では、トランジスタＱ２を介してコンデンサＣｅの電圧（制御回路１１の電源電圧）がスイッチング素子ＧａＮＦＥＴのソースに印加されるので、スイッチング素子ＧａＮＦＥＴのゲートには、図６（ｅ）に示すように、相対的に負電圧が印加される。

次に、時刻ｔ１２において、インバータＧ２の出力がＨレベルになるのでコンデンサＣ１には充電が開始され、時刻ｔ１３において、コンデンサＣ１の電圧ＶＣ１は１／２まで充電される。これにより、インバータＧ３の出力が反転して、ナンド回路１２を介してトランジスタＱ２はオフ、トランジスタＱ１はオンする。

これにより、スイッチング素子ＧａＮＦＥＴのゲートとソースとの間は、トランジスタＱ１とトランジスタＱ３により短絡され、次に制御回路１１から出力される制御信号がＨレベルになるまで、その状態が保たれる。

時刻ｔ１０において、図６（ｇ）に示すように、スイッチング素子ＧａＮＦＥＴの負荷であるトランスＴ１及び共振コンデンサＣ１によりスイッチング素子ＧａＮＦＥＴのドレイン−ソース間の電圧Ｖｄｓが振動を開始して、時刻ｔ１０でゼロボルト以下に達した後、時刻ｔ１０〜ｔ１１の期間で負電圧まで低下する。スイッチング素子ＧａＮＦＥＴのゲート−ソース間は短絡されているので、図３に示す特性図の第３象限に示すゲート電圧Ｖｇがゼロボルトのダイオード動作となり、ソースからドレインに回生電流を流すことができる。回生電流が流れている期間に制御回路１１からＨレベルの制御信号が出力されると、スイッチング素子ＧａＮＦＥＴはオン状態になり、ドレイン−ソース間はより低下する。

以上の動作により、回生ダイオードをスイッチング素子ＧａＮＦＥＴのドレイン−ソース間に接続しなくとも低電圧で回生電流を流すことが可能となる。

図７は、実施例２に係るゲート駆動回路を電流共振型コンバータに応用した例を示す。電流共振型コンバータは周知であるので、詳細な説明は省略するが、スイッチング素子ＱＨを駆動するゲート駆動回路ＤＨと、スイッチング素子ＱＬを駆動するゲート駆動回路ＤＬといった２つの実施例２に係るゲート駆動回路が使用されている。

本発明は、双方向に導通可能なスイッチング素子のゲート駆動を行うゲート駆動回路として利用できる。

１１ 制御回路
１２ ナンド回路
１３ ターンオフ制御回路
ＧａＮＦＥＴ スイッチング素子
Ｇ１，Ｇ２，Ｇ３，Ｇ５，Ｇ６ インバータ
Ｒ，Ｒ１，Ｒ２ 抵抗
Ｃ１，Ｃｅ，Ｃｏ コンデンサ
ＰＣ１ フォトカプラ
Ｑ１〜Ｑ４ トランジスタ
Ｅ 電源
Ｅ１ 正電源
Ｅ２ 負電源
Ｄｇ，Ｄ１，Ｄ２ ダイオード
Ｔ１ トランス
ＥＲＲＡＭＰ 誤差増幅器

Claims (3)

1. 負極が接地された正電源と、
   正極が接地された負電源と、
   前記正電源の正極と前記負電源の負極との間に設けられ、制御信号を生成する制御回路と、
   前記正電源の正極と前記負電源の負極との間に設けられた第１トランジスタと第２トランジスタとの直列回路と、
   ドレイン、接地されたソース及び前記第１トランジスタと第２トランジスタとの接続点に接続されたゲートを備えたワイドバンドギャップ半導体からなるスイッチング素子と、
   前記制御回路からの制御信号がオフになった場合に、前記第１トランジスタを所定時間だけオンさせ前記第１トランジスタを介して前記負電源の電圧を前記スイッチング素子のゲート端子に印加するターンオフ制御回路と、
   前記スイッチング素子のゲートとソースとの間に設けられ、前記制御回路からの制御信号がオフになった場合に、前記スイッチング素子のゲートとソースとの間を短絡させる第３トランジスタと第４トランジスタとからなる双方向スイッチと、
   を備えることを特徴とするゲート駆動回路。
2. ドレイン端子、ソース端子及びゲート端子を備えたワイドバンドギャップ半導体からなるスイッチング素子と、
   前記スイッチング素子のオンオフを制御するための制御信号を生成する制御回路であって、自己のグランドが前記スイッチング素子のソースに対してフローティングされている制御回路と、
   前記制御回路の電源端子間に設けられた第１トランジスタと第２トランジスタとの直列回路であって、第１トランジスタと第２トランジスタとの接続点が前記スイッチング素子のソースに接続された直列回路と、
   前記制御回路の電源端子間に設けられた第３トランジスタと第４トランジスタとの直列回路であって、第３トランジスタと第４トランジスタとの接続点が前記スイッチング素子のゲートに接続された直列回路と、
   前記制御回路からの制御信号がオンになった場合に、前記第１トランジスタと第４トランジスタをオンするとともに前記第２トランジスタと第３トランジスタをオフし、前記制御信号がオフになった場合に、前記第２トランジスタと第３トランジスタをオンするとともに前記第１トランジスタと第４トランジスタをオフし、且つ、前記制御信号がオフになった場合に、前記第２トランジスタを所定時間だけオンし、該所定時間が経過した後は、前記第１トランジスタをオンするとともに前記第２トランジスタをオフして、前記スイッチング素子のゲートとソースとの間を短絡させるゲート制御回路と、
   を備えることを特徴とするゲート駆動回路。
3. 前記制御回路のグランドと前記スイッチング素子のソース端子とは、ダイオードを介して接続されていることを特徴とする請求項２記載のゲート駆動回路。

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