JP5934925B2 - ゲートドライバおよびこれを備えたパワーモジュール - Google Patents

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Description

本開示は、電界効果トランジスタを駆動するゲートドライバおよびこれを備えたパワーモジュールに関する。
炭化珪素（シリコンカーバイド：ＳｉＣ）は、珪素（Ｓｉ）と比べてバンドギャップが大きい半導体材料であり、パワー素子に応用されている。ＳｉＣを用いたパワー素子としては、例えば、金属−絶縁体−半導体電界効果トランジスタ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＩＳＦＥＴ）が挙げられる（例えば、特許文献１、２参照）。金属−酸化物−半導体電界効果トランジスタ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）は、ＭＩＳＦＥＴの一種である。
特許文献１には、チャネル層を備えた電界効果トランジスタが開示されている。この電界効果トランジスタは、ゲートソース間の電圧がゲート閾値電圧未満の場合に、ドレインソース間の電圧が負電圧であればソースからドレインに電流を流す。このとき、電流はチャネル層を通過するので、チャネルダイオードと称される。特許文献１には、チャネルダイオードを還流ダイオードとして用いることが開示されている。なお、本明細書では、ドレインソース間の電圧は、ソースを基準としたドレインの電圧を指す。また、ゲートソース間の電圧は、ソースを基準としたゲートの電圧を指す。
電界効果トランジスタでは、ゲートソース間に印加される電圧によってオン／オフ制御が行われる。電界効果トランジスタをオン状態からオフ状態に切り替えるときに、ゲートソース間に負電圧を印加することにより、ノイズ等による誤点弧を抑制することが提案されている（例えば、特許文献３、４参照）。
国際公開第２０１０／１２５８１９号 特表２０１０−５０９７７１号公報 特開平５−２４４７６５号公報 国際公開第２００９／００４７１５号
電界効果トランジスタを駆動するゲートドライバには、電界効果トランジスタのチャネルダイオードの導通特性が低下することを抑制し、かつ、電界効果トランジスタの誤点弧を抑制することが望まれる。
本開示の一態様は、チャネルダイオードの導通特性が低下することを抑制し、かつ、電界効果トランジスタの誤点弧を抑制することが可能なゲートドライバを提供する。
本開示の一態様に係るゲートドライバは、入力信号に基づいて電界効果トランジスタを駆動するゲートドライバであって、コンパレータとゲート電圧切替回路とを備える。コンパレータは、電界効果トランジスタのドレインソース間に印加された印加電圧と、電界効果トランジスタのドレインソース間に現われるノイズを検出するための参照電圧とを比較する。ゲート電圧切替回路は、入力信号が電界効果トランジスタをオフ状態にする指示を示し、かつ前記電界効果トランジスタがオフ状態である場合において、コンパレータの出力が、ドレインソース間の印加電圧が参照電圧未満を示す状態からドレインソース間の印加電圧が参照電圧以上を示す状態に遷移したとき、電界効果トランジスタのゲートソース間に印加する電圧を、第１の電圧から第２の電圧に切り替える。電界効果トランジスタの閾値電圧をＶｔｈ、第１の電圧をＶ１、第２の電圧をＶ２とすると、Ｖｔｈ＞Ｖ１＞Ｖ２の関係を満たし、かつ、第２の電圧は負の電圧である。
なお、これらの包括的または具体的な態様は、システム、方法、集積回路、コンピュータプログラム、または記録媒体で実現されてもよく、システム、装置、方法、集積回路、コンピュータプログラムおよび記録媒体の任意な組み合わせで実現されてもよい。
本開示に係るゲートドライバによれば、チャネルダイオードの導通特性が低下することを抑制し、かつ、電界効果トランジスタの誤点弧を抑制することが可能となる。
第１の実施形態に係るパワーモジュールの全体構成を示す回路図 第１の実施形態に係る下アーム用ドライバのソースクランプ部の構成を示す回路図 第１の実施形態に係る下アーム用ドライバのソースクランプ部の動作を示すタイミングチャート 第１の実施形態に係る上アーム用ドライバのソースクランプ部の構成を示す回路図 第１の実施形態に係る上アーム用ドライバのソースクランプ部の動作を示すタイミングチャート 第２の実施形態に係るパワーモジュールの全体構成を示す回路図 第２の実施形態に係る下アーム用ドライバのソースクランプ部の構成を示す回路図 第２の実施形態に係る下アーム用ドライバのソースクランプ部の動作を示すタイミングチャート 第３の実施形態に係る下アーム用ドライバのソースクランプ部の構成を示す回路図 ワンショット回路の構成の一例を示す回路図 図１０のワンショット回路の動作を示すタイミングチャート 第３の実施形態に係る下アーム用ドライバのソースクランプ部の動作を示すタイミングチャート 第３の実施形態の変形例に係る下アーム用ドライバのソースクランプ部の構成を示す回路図 第４の実施形態に係る下アーム用ドライバのソースクランプ部の構成を示す回路図 パルスラッチ回路の構成の一例を示す回路図 図１５のパルスラッチ回路の動作を示すタイミングチャート 第４の実施形態の変形例に係る下アーム用ドライバのソースクランプ部の構成を示す回路図 第１の実施形態の変形例に係る下アーム用ドライバのソースクランプ部の構成を示す回路図 チャネル層を備えたＦＥＴの模式図 特許文献２に開示されたＦＥＴのＩＶ特性を示す図
（本開示の基礎となった知見）
図１９に、チャネル層を備えたＦＥＴの模式図を示す。ＦＥＴ１０２Ｌは、基板１０、ドリフト領域２０、ボディ領域３０、ボディコンタクト領域３２、ソース領域４０、ソース電極４５、チャネル層５０、ゲート絶縁層６０、ゲート電極６５およびドレイン電極７０を備える。チャネル層５０のうち、ボディ領域３０とゲート電極６５との間に位置する領域がチャネル領域５５として機能する。基板１０、ドリフト領域２０、ボディ領域３０、ボディコンタクト領域３２、ソース領域４０、チャネル層５０は、何れもＳｉＣにより構成されている。ＦＥＴ１０２Ｌは、ドレインソース間に印加される電圧Ｖｄｓが正電圧であり、かつ、ゲートソース間に印加される電圧がゲート閾値電圧Ｖｔｈ以上であれば、ドレイン電極７０からチャネル層５０を介してソース電極４５に電流を流す。一方、ＦＥＴ１０２Ｌは、ドレインソース間に印加される電圧Ｖｄｓが負電圧であり、かつ、ゲートソース間に印加される電圧がゲート閾値Ｖｔｈ未満であれば、ソース電極４５からチャネル層５０を介してドレイン電極７０に電流を流す。このときチャネル層５０はチャネルダイオードとして機能する。チャネル層５０がチャネルダイオードとして機能しているときの電流９０の経路は、寄生のボディダイオードを流れる電流９２の経路とは異なる。なお、寄生のボディダイオードは、ｐ型のボディ領域３０とｎ型のドリフト領域２０とにより構成される。このＦＥＴ１０２Ｌによれば、電流をボディダイオードではなくチャネル層５０を介して流すので、ダイオードの立ち上がり電圧を低減することができる。その結果、ＦＥＴ１０２Ｌの導通損失を低減することができる。
発明者は、このようなチャネル層を備えたＦＥＴにおいて誤点弧を抑制するため、ＦＥＴをオフ状態とする場合に、ゲートソース間に負電圧を印加することを検討した。
しかしながら、ゲートソース間の電圧をゼロから負方向に変化させるにしたがって、チャネルダイオードの導通特性が低下してしまう。これについて、以下で詳細に説明する。
図２０は、特許文献２に開示されたＦＥＴのＩＶ特性を示す図である。図２０の横軸はドレインソース間に印加される電圧Ｖｄｓを示す。また、図２０の縦軸はドレイン電流を示す。ここでは、ソースからドレインに向かって電流が流れるため、ドレイン電流が負の値で示されている。同図には、ＦＥＴのゲートソース間に＋２０Ｖ、０Ｖ、−２０Ｖをそれぞれ印加させたときのＩＶ特性が示されている。
図２０により、ドレインソース間の電圧Ｖｄｓが同じ場合でも、ゲートソース間の電圧Ｖｇｓを負電圧とすると、ドレイン電流が小さくなることがわかる。これは、ゲートソース間の電圧Ｖｇｓを負の方向に大きくするほど、チャネルダイオードの導通特性が低下することを意味する。
また、図２０により、ゲートソース間の電圧Ｖｇｓが０Ｖのときに流れるドレイン電流は、ドレインソース間の電圧Ｖｄｓが約−１．２５Ｖで立ち上がっていることから、チャネルダイオードを流れていることがわかる。一方、ゲートソース間の電圧Ｖｇｓが−２０Ｖのときに流れるドレイン電流は、ドレインソース間の電圧Ｖｄｓが約−３Ｖで立ち上がっていることから、寄生のボディダイオードを流れていることがわかる。ＦＥＴのボディダイオードに電流が流れると、炭化珪素の結晶が劣化するという報告がある（特許文献１、２参照）。
以上のことから、ＦＥＴのチャネルダイオードを還流ダイオードとして用いる場合、ＦＥＴのゲートソース間に絶対値の大きな負電圧を印加した状態では、還流ダイオードの導通特性が低下すると共に、炭化珪素の結晶が劣化するおそれがあることがわかる。
本明細書において開示されるゲートドライバは、ＦＥＴをオフ状態にする場合に、平常時には、ゲートソース間に第１の電圧Ｖ１を印加する。ＦＥＴのゲート閾値電圧をＶｔｈとすると、Ｖｔｈ＞Ｖ１の関係を満たす。また、ゲートドライバは、ＦＥＴのドレインソース間にノイズが現われることでＦＥＴの誤点弧の可能性が高くなった場合に、ＦＥＴのゲートソース間の電圧を第１の電圧Ｖ１から第２の電圧Ｖ２に切り替える。ここで、Ｖ１＞Ｖ２の関係を満たし、かつＶ２は負の電圧である。したがって、ＦＥＴのドレインソース間に現われたノイズの影響によりゲートソース間の電圧が高まったとしても、ゲート電圧がゲート閾値電圧以上となることを抑制することができる。また、ゲートドライバは、ＦＥＴの誤点弧の可能性が低くなった場合に、ＦＥＴのゲートソース間の電圧を第２の電圧Ｖ２から第１の電圧Ｖ１に切り替える。誤点弧の可能性の低下は、例えば、ノイズの低減の検出や、ノイズが現われてからの一定時間の経過の検出により判断することができる。
このように、第１と第２の電圧を適切に選択することで、ＦＥＴのチャネルダイオードの導通特性が低下することを抑制し、かつ、ＦＥＴの誤点弧を抑制することが可能となる。
また、ＦＥＴのチャネルダイオードを還流ダイオードとして用いる場合、ＦＥＴがオフ状態のときに常にチャネルダイオードに電流が流れるとは限らない。チャネルダイオードに電流が流れない状況であれば、ＦＥＴのゲートソース間に第２の電圧を印加したとしても、そもそも導通特性の低下の問題が生じない。しかし、ＦＥＴをオフ状態にする場合に、常にＦＥＴのゲートソース間に絶対値の大きな負電圧を印加するという方法では、チャネルダイオードに電流が流れる際にもＦＥＴのゲートソース間に絶対値の大きな負電圧が印加されてしまう。このため、導通特性が低下した状態でチャネルダイオードに電流が流れていた。
それに対して、本ゲートドライバによれば、ＦＥＴのチャネルダイオードに電流が流れる期間と誤点弧の可能性が高まる期間とに重なりが無い場合には、そもそも導通特性の低下の問題を生じなくすることができる。また、本ゲートドライバによれば、ＦＥＴのチャネルダイオードに電流が流れる期間と誤点弧の可能性が高まる期間とに重なりが有る場合でも、導通特性の低下の問題を最小限に抑えることができる。
本開示の一態様に係るゲートドライバは、入力信号に基づいて電界効果トランジスタを駆動するゲートドライバであって、コンパレータとゲート電圧切替回路とを備える。コンパレータは、電界効果トランジスタのドレインソース間に印加された印加電圧と、電界効果トランジスタのドレインソース間に現われるノイズを検出するための参照電圧とを比較する。ゲート電圧切替回路は、入力信号が電界効果トランジスタをオフ状態にする指示を示し、かつ前記電界効果トランジスタがオフ状態である場合において、コンパレータの出力が、ドレインソース間の印加電圧が参照電圧未満を示す状態からドレインソース間の印加電圧が参照電圧以上を示す状態に遷移したとき、電界効果トランジスタのゲートソース間に印加する電圧を、第１の電圧から第２の電圧に切り替える。電界効果トランジスタの閾値電圧をＶｔｈ、第１の電圧をＶ１、第２の電圧をＶ２とすると、Ｖｔｈ＞Ｖ１＞Ｖ２の関係を満たし、かつ、第２の電圧は負の電圧である。
本開示の他の態様に係るゲートドライバにおいて、前記ゲート電圧切替回路は、さらに、前記入力信号が前記電界効果トランジスタをオフ状態にする指示を示し、かつ前記電界効果トランジスタがオフ状態である場合において、前記コンパレータの出力が、前記ドレインソース間の印加電圧が前記参照電圧以上を示す状態から前記参照電圧未満を示す状態に遷移したとき、前記電界効果トランジスタのゲートソース間に印加する電圧を、前記第２の電圧から第３の電圧に切り替えてもよい。前記第３の電圧をＶ３とすると、Ｖｔｈ＞Ｖ３＞Ｖ２の関係を満たす。
本開示の他の態様に係るゲートドライバにおいて、前記第３の電圧は、前記第１の電圧と等しく、前記ゲート電圧切替回路は、前記電界効果トランジスタのゲートと前記第１の電圧を生成する第１の電源とを結ぶ配線に挿入された第１スイッチと、前記電界効果トランジスタのゲートと前記第２の電圧を生成する第２の電源とを結ぶ配線に挿入された第２スイッチと、前記入力信号が前記電界効果トランジスタをオフ状態にする指示を示し、かつ前記電界効果トランジスタがオフ状態である場合において、前記コンパレータの出力が、前記ドレインソース間の印加電圧が前記参照電圧未満を示す場合に、前記第１スイッチをオン状態にすると共に前記第２スイッチをオフ状態にし、前記コンパレータの出力が、前記ドレインソース間の印加電圧が前記参照電圧以上を示す場合に、前記第１スイッチをオフ状態にすると共に前記第２スイッチをオン状態にするスイッチ制御回路とを備えてもよい。
本開示の他の態様に係るゲートドライバにおいて、前記第１の電圧Ｖ１と前記第３の電圧Ｖ３が、Ｖ３＜Ｖ１を満たし、前記ゲート電圧切替回路は、前記電界効果トランジスタのゲートとソースとを結ぶ配線に挿入された第１スイッチと、前記電界効果トランジスタのゲートと前記第２の電圧を生成する第２の電源とを結ぶ配線に挿入された第２スイッチと、前記入力信号が前記電界効果トランジスタをオフ状態にする指示を示し、かつ前記電界効果トランジスタがオフ状態である場合において、（ａ）前記コンパレータの出力が、前記ドレインソース間の印加電圧が前記参照電圧未満を示し、且つ、前記電界効果トランジスタのゲートソース間の電圧が前記第１の電圧よりも正の電圧である場合に、前記第１スイッチをオフ状態にすると共に前記第２スイッチをオン状態にし、前記コンパレータの出力が、前記ドレインソース間の印加電圧が前記参照電圧未満を示し、且つ、前記電界効果トランジスタのゲートソース間の電圧が前記第１の電圧から前記第３の電圧までの範囲に含まれる場合に、前記第１スイッチをオフ状態にすると共に前記第２スイッチをオフ状態にし、（ｂ）前記コンパレータの出力が、前記ドレインソース間の印加電圧が前記参照電圧以上を示す場合に、前記第１スイッチをオフ状態にすると共に前記第２スイッチをオン状態にし、（ｃ）前記コンパレータの出力が、前記ドレインソース間の印加電圧が前記参照電圧未満を示し、且つ、前記電界効果トランジスタのゲートソース間の電圧が前記第３の電圧から前記第２の電圧までの範囲に含まれる場合に、前記第１スイッチをオン状態にすると共に前記第２スイッチ素子をオフ状態にするスイッチ制御回路とを備えてもよい。
本開示の他の態様に係るゲートドライバにおいて、さらに、前記コンパレータの出力が、前記電界効果トランジスタのドレインソース間の印加電圧が前記参照電圧未満であることを示す状態から前記参照電圧以上であることを示す状態に遷移してから所定期間が経過しているか否かを検出する期間検出部を備え、前記ゲート電圧切替回路は、さらに、前記入力信号が前記電界効果トランジスタをオフ状態にする指示を示し、かつ前記電界効果トランジスタがオフ状態である場合において、前記期間検出部の検出結果が、前記所定期間の未経過の状態から前記所定期間の経過の状態に遷移したとき、前記電界効果トランジスタのゲートソース間に印加する電圧を、前記第２の電圧から第３の電圧に切り替え、前記第３の電圧をＶ３とすると、Ｖｔｈ＞Ｖ３＞Ｖ２の関係を満たしてもよい。
本開示の他の態様に係るゲートドライバにおいて、前記第１の電圧と前記第３の電圧が等しく、前記ゲート電圧切替回路は、前記電界効果トランジスタのゲートと前記第１の電圧を生成する第１の電源とを結ぶ配線に挿入された第１スイッチと、前記電界効果トランジスタのゲートと前記第２の電圧を生成する第２の電源とを結ぶ配線に挿入された第２スイッチと、前記入力信号が前記電界効果トランジスタをオフ状態にする指示を示し、かつ前記電界効果トランジスタがオフ状態である場合において、前記コンパレータの出力が、前記ドレインソース間の印加電圧が前記参照電圧未満を示す場合に、前記第１スイッチをオン状態にすると共に前記第２スイッチをオフ状態にし、前記期間検出部の検出結果が、前記所定期間の未経過の状態から前記所定期間の経過の状態に遷移したとき、前記第１スイッチをオフ状態にすると共に前記第２スイッチをオン状態にするスイッチ制御回路とを備えてもよい。
本開示の他の態様に係るゲートドライバにおいて、前記第１の電圧Ｖ１と前記第３の電圧Ｖ３が、Ｖ３＜Ｖ１を満たし、前記ゲート電圧切替回路は、前記電界効果トランジスタのゲートとソースとを結ぶ配線に挿入された第１スイッチと、前記電界効果トランジスタのゲートと前記第２の電圧を生成する第２の電源とを結ぶ配線に挿入された第２スイッチと、前記入力信号が前記電界効果トランジスタをオフ状態にする指示を示し、かつ前記電界効果トランジスタがオフ状態である場合において、（ａ）前記コンパレータの出力が、前記ドレインソース間の印加電圧が前記参照電圧未満を示し、且つ、前記電界効果トランジスタのゲートソース間の電圧が前記第１の電圧よりも正の電圧である場合に、前記第１スイッチをオフ状態にすると共に前記第２スイッチをオン状態にし、前記コンパレータの出力が、前記ドレインソース間の印加電圧が前記参照電圧未満を示し、且つ、前記電界効果トランジスタのゲートソース間の電圧が前記第１の電圧から前記第３の電圧までの範囲に含まれる場合に、前記第１スイッチをオフ状態にすると共に前記第２スイッチをオフ状態にし、（ｂ）前記期間検出部の検出結果が、前記所定期間の未経過の状態を示す場合に、前記第１スイッチをオフ状態にすると共に前記第２スイッチをオン状態にし、（ｃ）前記期間検出部の検出結果が、前記所定期間の経過の状態を示し、且つ、前記電界効果トランジスタのゲートソース間の電圧が前記第３の電圧から前記第２の電圧までの範囲に含まれる場合に、前記第１スイッチをオン状態にすると共に前記第２スイッチをオフ状態にするスイッチ制御回路とを備えてもよい。
本開示の他の態様に係るゲートドライバにおいて、さらに、前記電界効果トランジスタのドレインソース間の印加電圧を前記電界効果トランジスタから前記コンパレータまで伝達する経路に挿入され、前記電界効果トランジスタのドレインソース間の印加電圧の時間変化率が所定値以上の場合にのみ、前記電界効果トランジスタのドレインソース間の印加電圧を前記コンパレータに伝達するハイパスフィルタを備えてよい。
本開示の他の態様に係るゲートドライバにおいて、さらに、前記コンパレータの出力が、前記電界効果トランジスタのドレインソース間の印加電圧が前記参照電圧未満であることを示す状態から前記参照電圧以上であることを示す状態に遷移してから所定期間が経過しているか否かを検出する期間検出部を備え、前記ゲート電圧切替回路は、さらに、前記入力信号が前記電界効果トランジスタをオフ状態にする指示を示し、かつ前記電界効果トランジスタがオフ状態である場合において、前記期間検出部の検出結果が、前記所定期間の未経過の状態から前記所定期間の経過の状態に遷移したとき、前記電界効果トランジスタのゲートソース間に印加する電圧を、前記第２の電圧から第３の電圧に切り替え、前記第３の電圧をＶ３とすると、Ｖｔｈ＞Ｖ３＞Ｖ２の関係を満たしてもよい。
本開示の他の態様に係るゲートドライバにおいて、さらに、前記電界効果トランジスタのドレイン電流を検出する電流検出部と、前記電界効果トランジスタのドレインソース間の印加電圧を前記電界効果トランジスタから前記コンパレータまで伝達する経路に挿入され、前記電界効果トランジスタがオフ状態の場合に前記電界効果トランジスタのドレインソース間の印加電圧を前記コンパレータに伝達し、前記電界効果トランジスタがオン状態の場合に前記電流検出部の検出結果を前記コンパレータに伝達するスイッチとを備えてもよい。
本開示の一態様に係るパワーモジュールは、本開示の一態様に係るゲートドライバと、前記電界効果トランジスタとを備える。
本開示の他の態様に係るパワーモジュールにおいて、前記電界効果トランジスタはチャネル層を備え、前記電界効果トランジスタは、ゲートソース間に負電圧が印加されている状態でドレインソース間に負電圧が印加されたときに前記チャネル層を介してソースからドレインに電流を流すダイオードとして機能してもよい。
以下、本開示の実施形態について、図面を参照しながら説明する。
（第１の実施形態）
（構成）
図１は、第１の実施形態に係るパワーモジュールの全体構成を示す図である。
パワーモジュール１００は、ゲートドライバ１０１とブリッジ回路１０２より構成される。
ブリッジ回路１０２は、上アーム用のＦＥＴ１０２Ｕ、下アーム用のＦＥＴ１０２Ｌより構成される。ＦＥＴ１０２Ｕ、１０２Ｌとして、図１９のＦＥＴが採用されている。
ゲートドライバ１０１は、制御部１０３、上アーム用ドライバ１０４、下アーム用ドライバ１０５より構成される。上アーム用ドライバ１０４は、電源トランス１０６、内部電源１０７、アイソレーショントランス１０８、インターフェイス部１０９、ゲート駆動部１１０、ソースクランプ部１１１より構成される。下アーム用ドライバ１０５は、上アーム用ドライバ１０４と同じ構成を有する。
制御部１０３には、＋５Ｖ電源とＧＮＤが接続される。制御部１０３は、＋５Ｖのパルスを生成し、生成したパルスを電源トランス１０６に出力する。各内部電源１０７は、ＤＣ−ＤＣコンバータ１０７ａ、１０７ｂ、１０７ｃより構成される。ＤＣ−ＤＣコンバータ１０７ａは、電源トランス１０６より入力されたパルスから＋２０Ｖの直流電圧を生成する。ＤＣ−ＤＣコンバータ１０７ｂ、１０７ｃは、それぞれ、電源トランス１０６より入力されたパルスから＋５Ｖの直流電圧を生成する。ＤＣ−ＤＣコンバータ１０７ａが正電圧電源（＋２０Ｖ）として機能する。ＤＣ−ＤＣコンバータ１０７ｂが第１の電源（−５Ｖ）として機能する。ＤＣ−ＤＣコンバータ１０７ｂおよび１０７ｃが第２の電源（−１０Ｖ）として機能する。
また、制御部１０３には、上アーム制御信号Ｕｇａｔｅ、下アーム制御信号Ｌｇａｔｅが入力される。制御部１０３は、上アーム制御信号Ｕｇａｔｅを上アーム用ドライバ１０４のアイソレーショントランス１０８を介してインターフェイス部１０９に伝達する。また、制御部１０３は、下アーム制御信号Ｌｇａｔｅを下アーム用ドライバ１０５のアイソレーショントランス１０８を介してインターフェイス部１０９に伝達する。
さらに、制御部１０３には、上アーム用ドライバ１０４のアイソレーショントランス１０８を介してインターフェイス部１０９から過電流検出信号Ｕ＿ｆａｉｌが入力される。また、制御部１０３には、下アーム用ドライバ１０５のアイソレーショントランス１０８を介してインターフェイス部１０９から過電流検出信号Ｌ＿ｆａｉｌが入力される。制御部１０３は、過電流検出信号Ｕ＿ｆａｉｌ、Ｌ＿ｆａｉｌの論理和を、過電流検出信号ｆａｉｌとして出力する。
上アーム用ドライバ１０４のインターフェイス部１０９は、上アーム制御信号Ｕｇａｔｅの非反転信号であるゲート駆動信号Ｕ＿ＧＡＴＥと、上アーム制御信号Ｕｇａｔｅの反転信号であるソースクランプイネーブル信号Ｕ＿ＳＣＥとを生成する。同様に、下アーム用ドライバ１０５のインターフェイス部１０９は、下アーム制御信号Ｌｇａｔｅの非反転信号であるゲート駆動信号Ｌ＿ＧＡＴＥと、下アーム制御信号Ｌｇａｔｅの反転信号であるソースクランプイネーブル信号Ｌ＿ＳＣＥとを生成する。
各ゲート駆動部１１０には、正電圧（＋２０Ｖ）が供給されている。上アーム用ドライバ１０４のゲート駆動部１１０は、ゲート駆動信号Ｕ＿ＧＡＴＥがＦＥＴ１０２Ｕをオン状態にする指示を示す場合（本実施形態ではハイレベル）に、ＦＥＴ１０２Ｕのゲートソース間に正電圧（＋２０Ｖ）を印加することで、ＦＥＴ１０２Ｕをオン状態にする役割を持つ。同様に、下アーム用ドライバ１０５のゲート駆動部１１０は、ゲート駆動信号Ｌ＿ＧＡＴＥがＦＥＴ１０２Ｌをオン状態にする指示を示す場合（本実施形態ではハイレベル）に、ＦＥＴ１０２Ｌのゲートソース間に正電圧（＋２０Ｖ）を印加することで、ＦＥＴ１０２Ｌをオン状態にする役割を持つ。
各ソースクランプ部１１１には、正電圧（＋２０Ｖ）、第１の電圧（−５Ｖ）、第２の電圧（−１０Ｖ）が供給されている。上アーム用ドライバ１０４のソースクランプ部１１１は、ソースクランプイネーブル信号Ｕ＿ＳＣＥがＦＥＴ１０２Ｕをオフ状態にする指示を示す場合に、ＦＥＴ１０２Ｕのゲートソース間に第１の電圧（−５Ｖ）または第２の電圧（−１０Ｖ）を印加することで、ＦＥＴ１０２Ｕをオフ状態にする役割を持つ。同様に、下アーム用ドライバ１０５のソースクランプ部１１１は、ソースクランプイネーブル信号Ｌ＿ＳＣＥがＦＥＴ１０２Ｌをオフ状態にする指示を示す場合に、ＦＥＴ１０２Ｌのゲートソース間に第１の電圧（−５Ｖ）または第２の電圧（−１０Ｖ）を印加することで、ＦＥＴ１０２Ｌをオフ状態にする役割を持つ。なお、本実施形態では、ソースクランプイネーブル信号がＦＥＴをオフ状態にする指示を示す場合とは、ソースクランプイネーブル信号がハイレベルである場合に相当する。各ソースクランプ部１１１が第１の電圧（−５Ｖ）と第２の電圧（−１０Ｖ）の何れを印加するかは、ＦＥＴ１０２Ｕ、１０２Ｌの誤点弧の可能性に応じて決定される。
以下、ソースクランプ部１１１の構成および動作を詳細に説明する。
図２に、下アーム用ドライバのソースクランプ部の構成を示す。ソースクランプ部１１１は、分圧回路１２１、１２２、スイッチ１２３、コンパレータ１２４、レベルシフト回路１２５、電流検出部１２６、ゲート電圧切替回路１３０、コンパレータ１４３、レベルシフト回路１４５、ＡＮＤゲート１４７、及びラッチ回路１４９により構成される。
分圧回路１２１は、ＦＥＴ１０２Ｌのドレインソース間の電圧Ｖｏｕｔを分圧することにより、ドレインソース間の電圧を反映した電圧Ｖｏｕｔ’を生成する。
分圧回路１２２は、正電圧（＋２０Ｖ）を分圧することにより電圧Ｖｒｅｆ’を生成する。電圧Ｖｒｅｆ’は、分圧回路１２１の分圧比および分圧回路１２２の分圧比を用いて、ＦＥＴ１０２Ｌのドレインソース間の参照電圧Ｖｒｅｆに換算することができる。参照電圧Ｖｒｅｆは、ＦＥＴ１０２Ｌのドレインソース間の平常時の電圧ＶＰＮよりも高く、ＦＥＴ１０２Ｌのドレインソース間にノイズが現われることによりＦＥＴ１０２Ｌに誤点弧が生じる電圧よりも低い。本実施形態では、電圧ＶＰＮは、ブリッジ回路１０２の両端に印加される電源電圧である。
スイッチ１２３は、ＦＥＴ１０２Ｌがオン状態のときａ側に接続され、ＦＥＴ１０２Ｌがオフ状態のときｂ側に接続される。
コンパレータ１２４は、ＦＥＴ１０２Ｌがオフ状態の場合、スイッチ１２３の働きにより、分圧回路１２１の出力電圧Ｖｏｕｔ’と分圧回路１２２の出力電圧Ｖｒｅｆ’とを比較することになる。即ち、ＦＥＴ１０２Ｌのドレインソース間の電圧Ｖｏｕｔと参照電圧Ｖｒｅｆとが比較される。コンパレータ１２４は、ＦＥＴ１０２Ｌのドレインソース間の電圧Ｖｏｕｔが参照電圧Ｖｒｅｆ以上の場合にハイレベルを出力し、印加電圧Ｖｏｕｔが参照電圧Ｖｒｅｆ未満の場合にローレベルを出力する。コンパレータ１２４の出力は、レベルシフト回路１２５を介してゲート電圧切替回路１３０に伝達される。一方、コンパレータ１２４は、ＦＥＴ１０２Ｌがオン状態の場合、スイッチ１２３の働きにより、電流検出部１２６の出力電圧と分圧回路１２２の出力電圧Ｖｒｅｆ’とを比較することになる。電流検出部１２６の出力電圧は、ＦＥＴ１０２Ｌのドレイン電流を反映している。コンパレータ１２４は、ドレイン電流が過電流の場合にハイレベルを出力し、過電流ではない場合にローレベルを出力する。コンパレータ１２４の出力は、過電流検出信号Ｌ＿ｆａｉｌとしてインターフェイス部１０９に伝達される。
ゲート電圧切替回路１３０は、ＦＥＴ１０２Ｌがオフ状態の場合に、ドレインソース間の電圧Ｖｏｕｔが参照電圧Ｖｒｅｆ未満であれば、ＦＥＴ１０２Ｌのゲートソース間に第１の電圧（−５Ｖ）を印加し、印加電圧Ｖｏｕｔが参照電圧Ｖｒｅｆ以上であれば、ゲートソース間に第２の電圧（−１０Ｖ）を印加する。具体的には、ゲート電圧切替回路１３０は、第１スイッチ１３１、第２スイッチ１３２、スイッチ制御回路１３３より構成される。第１スイッチ１３１は、ＦＥＴ１０２Ｌのゲートと第１の電圧（−５Ｖ）電源Ｖｂｂ１とを接続する配線に挿入されている。第１スイッチ１３１は、具体的には、ＮＭＯＳトランジスタ１３４、ダイオード１３５、ＰＭＯＳトランジスタ１３６、ダイオード１３７、インバータ１３８より構成される。第２スイッチ１３２は、ＦＥＴ１０２Ｌのゲートと第２の電圧（−１０Ｖ）電源Ｖｂｂ２とを接続する配線に挿入されている。第２スイッチ１３２は、具体的には、ＮＭＯＳトランジスタより構成される。スイッチ制御回路１３３は、ＡＮＤゲート１３９、１４０、インバータ１４１より構成される。
コンパレータ１４３の正側および負側の入力端子は、それぞれ、ＦＥＴ１０２Ｌのソースおよび分圧回路１２１の出力に接続されている。分圧回路１２１の出力電圧Ｖｏｕｔ’は、ＦＥＴ１０２Ｌのドレインソース間の電圧Ｖｏｕｔを反映している。したがって、電圧Ｖｏｕｔが正のとき、コンパレータ１４３の出力Ａはローレベルとなり、電圧Ｖｏｕｔが負のとき、コンパレータ１４３の出力Ａはハイレベルとなる。ＦＥＴ１０２Ｌがオン状態からオフ状態に遷移した後に、下アーム側の還流ダイオードに還流電流が流れている場合、電圧Ｖｏｕｔは負であるので、コンパレータ１４３の出力Ａはハイレベルとなる。コンパレータ１４３の出力Ａは、レベルシフト回路１４５を介してＡＮＤゲート１４７に伝達される。ＦＥＴ１０２Ｌがオフ状態の場合、下アーム側のソースクランプイネーブル信号Ｌ＿ＳＣＥはハイレベルであるため、コンパレータ１４３の出力Ａがハイレベルになると、ＡＮＤゲート１４７の出力はハイレベルとなる。ＡＮＤゲート１４７の出力はラッチ回路１４９に伝達される。上アーム側のゲート駆動信号Ｕ＿ＧＡＴＥは、下アーム側のゲート駆動信号Ｌ＿ＧＡＴＥがハイレベルからローレベルに遷移した後、所定期間後に、ローレベルからハイレベルに遷移する。上アーム側のゲート駆動信号Ｕ＿ＧＡＴＥの立ち上がりの時点でＡＮＤゲート１４７の出力がラッチ回路１４９に保持され、ラッチ回路１４９の出力Ｂがハイレベルとなる。このとき、ＡＮＤゲート１３９、１４０の出力は、コンパレータ１２４の出力に依存する。また、ＡＮＤゲート１３９、１４０の出力は、一方がハイレベルであれば他方がローレベルというように相補的となる。ＦＥＴ１０２Ｌのドレインソース間に平常時の電圧ＶＰＮが印加されていれば、コンパレータ１２４の出力がローレベルとなり、その結果、第１スイッチ１３１がオン状態となると共に第２スイッチ１３２がオフ状態となる。このとき、ＦＥＴ１０２Ｌのゲートソース間の電圧Ｖ＿ｇａｔｅが第１の電圧（−５Ｖ）となる。一方、ＦＥＴ１０２Ｌのドレインソース間にノイズが現われることで、ドレインソース間の電圧Ｖｏｕｔが参照電圧Ｖｒｅｆ以上になれば、コンパレータ１２４の出力がハイレベルとなり、その結果、第１スイッチ１３１がオフ状態となると共に第２スイッチ１３２がオン状態となる。このとき、ＦＥＴ１０２Ｌのゲートソース間の電圧Ｖ＿ｇａｔｅが第２の電圧（−１０Ｖ）となる。
（動作）
図３に、下アーム用ドライバのソースクランプ部の動作を示す。
ＦＥＴ１０２Ｌの誤点弧は、ドレインソース間の電圧を拡大させるノイズが現われたときに誘発される。以下、出力電圧Ｖｏｕｔを上昇させることにより、ドレインソース間の電圧を拡大させるノイズの例で説明する。
まず、時刻ｔ０から時刻ｔ１までの期間では、ＦＥＴ１０２Ｌのドレインソース間の電圧Ｖｏｕｔは、平常時の電圧ＶＰＮである。このとき、コンパレータ１２４の出力がローレベルとなるので、第１スイッチ１３１がオン状態となると共に第２スイッチ１３２がオフ状態となる。その結果、ＦＥＴ１０２Ｌのゲートソース間の電圧Ｖ＿ｇａｔｅは第１の電圧（−５Ｖ）になる。
時刻ｔ１を経過するとＦＥＴ１０２Ｌのドレインソース間の電圧を拡大させるノイズが現われる。ＦＥＴ１０２Ｌのゲートドレイン間の寄生容量Ｃｇｄとゲートソース間の寄生容量Ｃｇｓは直列接続されていると見なせる（図２参照）。そのため、ＦＥＴ１０２Ｌのドレインソース間の電圧を拡大させるノイズが現われると、寄生容量Ｃｇｓの両端の電圧は寄生容量Ｃｇｄ、Ｃｇｓの分圧比に応じた分だけ拡大しようとする。これは、ＦＥＴ１０２Ｌのゲートソース間の電圧Ｖ＿ｇａｔｅを上昇させるように働く。ただし、ゲート電圧切替回路１３０は、ＦＥＴ１０２Ｌのゲートソース間の電圧を第１の電圧（−５Ｖ）に維持しようとする。ＦＥＴ１０２Ｌのゲートソース間の電圧Ｖ＿ｇａｔｅは、これらの兼ね合いに応じて上昇する。
時刻ｔ２でＦＥＴ１０２Ｌのドレインソース間の電圧Ｖｏｕｔが参照電圧Ｖｒｅｆ以上となる。このとき、コンパレータ１２４の出力がローレベルからハイレベルに反転し、第１スイッチ１３１がオフ状態となると共に第２スイッチ１３２がオン状態となる。その結果、ＦＥＴ１０２Ｌのゲートソース間の電圧Ｖ＿ｇａｔｅが第１の電圧（−５Ｖ）から第２の電圧（−１０Ｖ）に切り替わる。このため、ゲートソース間の電圧Ｖ＿ｇａｔｅがゲート閾値電圧Ｖｔｈ以上となるのを抑制することができる。即ち、ＦＥＴ１０２Ｌの誤点弧を抑制することができる。
なお、ＦＥＴ１０２Ｌがオン状態からオフ状態に遷移する期間において、下アーム側のソースクランプイネーブル信号Ｌ＿ＳＣＥがハイレベルであり、かつＦＥＴ１０２Ｌのゲートソース間の電圧Ｖｏｕｔが負となった後、上アーム側のゲート駆動信号Ｕ＿ＧＡＴＥがハイレベルとなった時点で、ラッチ回路１４９の出力Ｂがハイレベルとなる。上アーム側のゲート駆動信号Ｕ＿ＧＡＴＥは、ＦＥＴ１０２Ｌがオン状態からオフ状態に遷移し終わった後に、ハイレベルとなる。したがって、本開示に係る下アーム用ドライバのソースクランプ部は、ＦＥＴ１０２Ｌがオン状態からオフ状態に遷移する途中では、ＦＥＴ１０２Ｌのゲートソース間の電圧Ｖ＿ｇａｔｅを第１の電圧（−５Ｖ）から第２の電圧（−１０Ｖ）に切り替える動作は行わない。
時刻ｔ３でＦＥＴ１０２Ｌのドレインソース間の電圧Ｖｏｕｔが参照電圧Ｖｒｅｆ未満となる。このとき、コンパレータ１２４の出力がハイレベルからローレベルに反転し、第１スイッチ１３１がオン状態となると共に第２スイッチ１３２がオフ状態となる。その結果、ＦＥＴ１０２Ｌのゲートソース間の電圧Ｖ＿ｇａｔｅが第２の電圧（−１０Ｖ）から第１の電圧（−５Ｖ）に切り替わる。このため、チャネルダイオードの導通特性が低下することを抑制することができる。
図４に、上アーム用ドライバのソースクランプ部の構成を示す。上アーム用ドライバのソースクランプ部は、下アーム用ドライバのソースクランプ部と同じ構成である。また、図５に、上アーム用ドライバのソースクランプ部の動作を示す。ＦＥＴ１０２Ｕの誤点弧は、ドレインソース間の電圧を拡大させるノイズが現われたときに誘発される。ここでは、出力電圧Ｖｏｕｔを下降させることにより、ドレインソース間の電圧を拡大させるノイズの例を挙げている。上アーム用ドライバでも、下アーム用ドライバと同様の効果を得ることができる。
（まとめ）
以上説明したように、ゲートドライバ１０１は、ＦＥＴの誤点弧の可能性が高まることを、ＦＥＴのドレインソース間の電圧が参照電圧以上となることを検出することで判断している。ゲートドライバ１０１は、誤点弧の可能性が高まれば、ＦＥＴのゲートソース間に印加する電圧を、第１の電圧から第２の電圧に切り替える。ここで、第１の電圧をＶ１とし、第２の電圧をＶ２とすると、Ｖｔｈ＞Ｖ１＞Ｖ２を満たし、且つ、第２の電圧Ｖ２が負の電圧である。これにより、ＦＥＴのゲート電圧Ｖ＿ｇａｔｅがゲート閾値電圧Ｖｔｈ以上になるのを抑制することができる。
また、ゲートドライバ１０１は、ＦＥＴの誤点弧の可能性が低下することをＦＥＴのドレインソース間の電圧が参照電圧未満となることを検出することで判断している。ゲートドライバ１０１は、誤点弧の可能性が低下すれば、ＦＥＴのゲートソース間に印加する電圧を、第２の電圧から第１の電圧に切り替える。これにより、ＦＥＴのチャネルダイオードの導通特性が低下することを抑制することができる。
このように、ゲートドライバ１０１は、ＦＥＴがオフ状態のときに、ゲートソース間に印加する電圧を、第１の電圧と第２の電圧とで適切に選択することで、ＦＥＴのチャネルダイオードの導通特性が低下することを抑制し、かつ、ＦＥＴの誤点弧を抑制することが可能となる。
また、ＦＥＴのチャネルダイオードを還流ダイオードとして用いる場合、ＦＥＴがオフ状態のときに常にチャネルダイオードに電流が流れるとは限らない。チャネルダイオードに電流が流れない状況であれば、ＦＥＴのゲートソース間に第２の電圧を印加したとしても、そもそも導通特性の低下の問題が生じない。そのため、ゲートドライバ１０１によれば、ＦＥＴのチャネルダイオードに電流が流れる期間と誤点弧の可能性が高まる期間とに重なりが無い場合には、そもそも導通特性の低下の問題を生じなくすることができる。また、ゲートドライバ１０１によれば、ＦＥＴのチャネルダイオードに電流が流れる期間と誤点弧の可能性が高まる期間とに重なりが有る場合でも、導通特性の低下の問題を最小限に抑えることができる。
また、ゲートドライバ１０１は、ＦＥＴがオン状態の場合にはそもそも誤点弧の可能性を検出する必要がない。そのため、本実施形態では、ＦＥＴがオン状態の場合には、ソースクランプ部１１１に内蔵されたコンパレータ１２４をドレイン電流の過電流を検出する用途で利用している。このように、ソースクランプ部１１１内の回路を２つの用途で共有化することで、部品点数の削減とコストダウンが可能となる。
（第２の実施形態）
第２の実施形態では、第１の実施形態とソースクランプ部の構成が異なる。これにより、内部電源のＤＣ−ＤＣコンバータの数量を削減している。以下、第１の実施形態と同じ構成には同じ符号を付し、説明を省略する。
（構成）
図６は、第２の実施形態に係るパワーモジュールの全体構成を示す図である。
パワーモジュール２００は、ゲートドライバ２０１とブリッジ回路１０２より構成される。
ゲートドライバ２０１は、制御部１０３、上アーム用ドライバ２０４、下アーム用ドライバ２０５より構成される。上アーム用ドライバ２０４は、電源トランス１０６、内部電源２０７、アイソレーショントランス１０８、インターフェイス部１０９、ゲート駆動部１１０、ソースクランプ部２１１より構成される。下アーム用ドライバ２０５は、上アーム用ドライバ２０４と同じ構成を有する。
各内部電源２０７は、ＤＣ−ＤＣコンバータ２０７ａ、２０７ｄより構成される。ＤＣ−ＤＣコンバータ２０７ａ、２０７ｄは、電源トランス１０６より入力されたパルスから、それぞれ＋２０Ｖ、＋１０Ｖの直流電圧を生成する。ＤＣ−ＤＣコンバータ２０７ａが正電圧電源（＋２０Ｖ）として機能する。ＤＣ−ＤＣコンバータ２０７ｄが第２の電源（−１０Ｖ）として機能する。
図７に、下アーム用ドライバのソースクランプ部の構成を示す。ソースクランプ部２１１は、分圧回路１２１、１２２、スイッチ１２３、コンパレータ１２４、レベルシフト回路１２５、電流検出部１２６、ゲート電圧切替回路２３０、コンパレータ１４３、レベルシフト回路１４５、ＡＮＤゲート１４７、及びラッチ回路１４９により構成される。
ゲート電圧切替回路２３０は、第１スイッチ２３１、第２スイッチ２３２、スイッチ制御回路２３３より構成される。第１スイッチ２３１は、ＦＥＴ１０２Ｌのゲートとソースとを結ぶ配線に挿入されている。第１スイッチ２３１は、具体的には、ＰＭＯＳトランジスタ２３４、ダイオード２３５より構成される。第２スイッチ２３２は、ＦＥＴ１０２Ｌのゲートと第２の電圧（−１０Ｖ）電源Ｖｂｂ２とを接続する配線に挿入されている。第２スイッチ２３２は、具体的には、ＮＭＯＳトランジスタより構成される。スイッチ制御回路２３３は、分圧回路２３６、２３７、コンパレータ２３８、ＯＲゲート２３９、ＡＮＤゲート２４０、コンパレータ２４１、インバータ２４２、２４３、ＮＡＮＤゲート２４４より構成される。分圧回路２３６は、ＦＥＴ１０２Ｌのゲートソース間の電圧を反映した電圧Ｖ１を出力する。分圧回路２３７は、第１の電圧（−５Ｖ）を反映した電圧Ｖ２と第３の電圧（−５．５Ｖ）を反映した電圧Ｖ３とを出力する。
ゲート電圧切替回路２３０は、ＦＥＴ１０２Ｌがオフ状態であり、かつラッチ回路１４９の出力Ｂがハイレベルである場合に、少なくとも以下の３通りの状態となる。
（ａ）ノイズが現れておらず、−５Ｖ≦Ｖ＿ｇａｔｅの場合
ＦＥＴ１０２Ｌのドレインソース間に平常時の電圧ＶＰＮが印加されていれば、コンパレータ１２４の出力がローレベルとなる。また、ＦＥＴ１０２Ｌのゲートソース間の電圧Ｖ＿ｇａｔｅが第１の電圧（−５Ｖ）よりも正の電圧である場合、コンパレータ２３８の出力はハイレベルとなる。このとき、ＡＮＤゲート２４０の出力がハイレベルとなるので、第２スイッチ２３２がオン状態となる。
また、コンパレータ２４１の出力はハイレベルとなり、インバータ２４２の出力がローレベルとなる。このとき、ＮＡＮＤゲート２４４の出力がハイレベルとなるので、第１スイッチ２３１がオフ状態となる。
このように、第１スイッチ２３１がオフ状態となると共に第２スイッチ２３２がオン状態となるので、ＦＥＴ１０２Ｌのゲートソース間の電圧Ｖ＿ｇａｔｅが次第に低下していく。そして、第１の電圧（−５Ｖ）に到達すると、コンパレータ２３８の出力がハイレベルからローレベルに反転するので、第２スイッチ２３２がオフ状態となる。これにより、ＦＥＴ１０２Ｌのゲートソース間の電圧が第１の電圧（−５Ｖ）に設定される（図８の時刻ｔ０からｔ１までの期間）。
（ｂ）ノイズが現われている場合
ＦＥＴ１０２Ｌのドレインソース間にノイズが現われることで、ドレインソース間の電圧Ｖｏｕｔが参照電圧Ｖｒｅｆ以上になれば、コンパレータ１２４の出力がハイレベルとなる。このとき、ＡＮＤゲート２４０の出力がハイレベルとなるので、第２スイッチ２３２がオン状態となる。
また、コンパレータ１２４の出力がハイレベルなので、インバータ２４３の出力がローレベルとなる。このとき、ＮＡＮＤゲート２４４の出力がハイレベルとなるので、第１スイッチ２３１がオフ状態となる。
コンパレータ１２４の出力がハイレベルになると、コンパレータ２３８の出力に関係なく、強制的に第２スイッチ２３２がオン状態となる。そのため、ＦＥＴ１０２Ｌのゲートソース間の電圧Ｖ＿ｇａｔｅが第２の電圧（−１０Ｖ）に設定される（図８の時刻ｔ２からｔ３までの期間）。
（ｃ）ノイズが現れておらず、−１０Ｖ≦Ｖ＿ｇａｔｅ≦−５．５Ｖの場合
ＦＥＴ１０２Ｌのドレインソース間に平常時の電圧ＶＰＮが印加されていれば、コンパレータ１２４の出力がローレベルとなる。また、ＦＥＴ１０２Ｌのゲートソース間の電圧Ｖ＿ｇａｔｅが第２の電圧（−１０Ｖ）から第３の電圧（−５．５Ｖ）までの範囲に含まれる場合、コンパレータ２３８の出力はローレベルとなる。このとき、ＡＮＤゲート２４０の出力がローレベルとなるので、第２スイッチ２３２がオフ状態となる。
一方、コンパレータ２４１の出力はローレベルとなり、インバータ２４２の出力がハイレベルとなる。また、コンパレータ１２４の出力がローレベルなのでインバータ２４３の出力がハイレベルとなる。さらに、ラッチ回路１４９の出力Ｂはハイレベルである。従って、ＮＡＮＤゲート２４４の出力がローレベルとなるので、第１スイッチ２３１がオン状態となる。
このように、第１スイッチ２３１がオン状態となると共に第２スイッチ２３２がオフ状態となるので、ＦＥＴ１０２Ｌのゲートソース間の電圧Ｖ＿ｇａｔｅが次第に上昇していく。そして、第３の電圧（−５．５Ｖ）に到達すると、コンパレータ２４１の出力がローレベルからハイレベルに反転するので、第１スイッチ２３１がオフ状態となる。これにより、ＦＥＴ１０２Ｌのゲートソース間の電圧が第３の電圧（−５．５Ｖ）に設定される（図８の時刻ｔ３以降の期間）。
（まとめ）
以上説明したように、第２の実施形態では、スイッチ制御回路２３３に電圧レギュレータ機能を持たせている。これにより、内部電源２０７のＤＣ−ＤＣコンバータの数量を２台に削減している。なお、上アーム用ドライバについても同様の効果を得ることができる。
（第３の実施形態）
第３の実施形態では、誤点弧の可能性が低下したことの検出方法が第１の実施形態と異なる。即ち、第１の実施形態では、ドレインソース間の電圧が参照電圧未満になることにより、誤点弧の可能性が低下したと見なしている。これに対し、第３の実施形態では、ドレインソース間の電圧が参照電圧以上になった時点から一定期間を経過したことにより、誤点弧の可能性が低下したと見なす。以下、第１の実施形態と同じ構成には同じ符号を付し、説明を省略する。
（構成）
図９に、下アーム用ドライバのソースクランプ部の構成を示す。ソースクランプ部３１１は、分圧回路１２１、１２２、スイッチ１２３、コンパレータ１２４、レベルシフト回路１２５、電流検出部１２６、ワンショット回路１５１、ゲート電圧切替回路１３０、コンパレータ１４３、レベルシフト回路１４５、ＡＮＤゲート１４７、及びラッチ回路１４９により構成される。
ワンショット回路１５１は、コンパレータ１２４の出力をゲート電圧切替回路１３０に伝達する経路に挿入されている。図１０に、ワンショット回路の構成の一例を示し、図１１にワンショット回路の動作を示す。ワンショット回路１５１は、ディレイ回路１５２、インバータ１５３、ＡＮＤゲート１５４より構成される。この構成により、出力ＯＵＴは、入力ＩＮがローレベルからハイレベルに反転したときにローレベルからハイレベルに反転する。その後、出力ＯＵＴは、ディレイ回路１５２の特性により定まる一定期間が経過したときにハイレベルからローレベルに反転する。これにより、ワンショット回路１５１は、ＦＥＴ１０２Ｌのドレインソース間にノイズが現われてから一定期間が経過したことを検出する期間検出部として機能する。一定期間の長さは、ＦＥＴ１０２Ｌのドレインソース間にノイズが現われることにより誤点弧の可能性が高まった時点から、ドレインソース間の電圧が安定することで誤点弧の可能性が低下する時点までの期間の長さに設定される。この期間の適切な長さは、シミュレーション等により求めることができる。
図１２に下アーム用ドライバのソースクランプ部の動作を示す。
時刻ｔ０から時刻ｔ１までの期間では、ＦＥＴ１０２Ｌのドレインソース間の電圧Ｖｏｕｔは、電圧ＶＰＮである。このとき、ＦＥＴ１０２Ｌのゲートソース間の電圧Ｖ＿ｇａｔｅは第１の電圧（−５Ｖ）になる。
時刻ｔ１を経過するとノイズが現われ、時刻ｔ２でＦＥＴ１０２Ｌのドレインソース間の電圧Ｖｏｕｔが参照電圧Ｖｒｅｆ以上となる。このとき、コンパレータ１２４の出力がローレベルからハイレベルに反転し、ワンショット回路１５１の出力がローレベルからハイレベルに反転する。その結果、ＦＥＴ１０２Ｌのゲートソース間の電圧Ｖ＿ｇａｔｅが第１の電圧（−５Ｖ）から第２の電圧（−１０Ｖ）に切り替わる。
その後、時刻ｔ５で、一定期間が経過したことによりワンショット回路１５１の出力がハイレベルからローレベルに反転する。その結果、ＦＥＴ１０２Ｌのゲートソース間の電圧Ｖ＿ｇａｔｅが第２の電圧（−１０Ｖ）から第１の電圧（−５Ｖ）に切り替わる。
（まとめ）
例えば、図１２に示すように台形波のノイズの場合、ＦＥＴの誤点弧の可能性は、ドレインソース間の電圧が拡大する期間に高まり、その後、ドレインソース間の電圧が安定すれば低下すると考えられる。本実施形態のゲートドライバは、ＦＥＴのドレインソース間の電圧が参照電圧以上になれば、ゲートソース間の電圧を第１の電圧（−５Ｖ）から第２の電圧（−１０Ｖ）に切り替える。これにより、ゲート電圧Ｖ＿ｇａｔｅがゲート閾値電圧Ｖｔｈ以上になるのを抑制することができる。また、ゲートドライバは、その後、一定期間が経過すれば、ゲートソース間の電圧を第２の電圧（−１０Ｖ）から第１の電圧（−５Ｖ）に切り替える。これにより、ＦＥＴのゲートソース間の電圧を早めに第１の電圧に戻すことができるので、チャネルダイオードに良好な導通特性を発揮させる期間を長くとることができる。
以上、下アーム用ドライバについて説明したが、上アーム用ドライバについても同様の効果を得ることができる。また、図１３に示すソースクランプ部４１１のように、第２の実施形態のソースクランプ部２１１にワンショット回路１５１を追加した構成でも、同様の効果を得ることができる。
（第４の実施形態）
第４の実施形態は、誤点弧の可能性が低い状況であるのに誤点弧の可能性が高い状況であると誤検出してしまうのを防止する構成を備える。以下、第１の実施形態と同じ構成には同じ符号を付し、説明を省略する。
（構成）
図１４に、下アーム用ドライバのソースクランプ部の構成を示す。ソースクランプ部５１１は、分圧回路１２１、１２２、スイッチ１２３、コンパレータ１２４、レベルシフト回路１２５、電流検出部１２６、キャパシタ１６１、パルスラッチ回路１６２、ゲート電圧切替回路１３０、コンパレータ１４３、レベルシフト回路１４５、ＡＮＤゲート１４７、及びラッチ回路１４９により構成される。
キャパシタ１６１は、ＦＥＴ１０２Ｌのドレインソース間の電圧をコンパレータ１２４に伝達する経路に挿入されており、ハイパスフィルタとして機能する。フィルタの特性は、キャパシタ１６１の容量と分圧回路１２１の抵抗とで決まる。ＦＥＴ１０２Ｌのドレインソース間の電圧の時間変化率が低い場合は、寄生容量Ｃｇｄ、Ｃｇｓを介してゲートソース間の電圧に与える影響は小さく、誤点弧の可能性は低いと考えられる。逆に、ドレインソース間の電圧の時間変化率が高い場合は、寄生容量Ｃｇｄ、Ｃｇｓを介してゲートソース間の電圧に与える影響が大きく、誤点弧の可能性が高いと考えられる。キャパシタ１６１は、ドレインソース間の電圧の時間変化率がフィルタの特性により定まる所定値以上の場合にのみ、ドレインソース間の電圧をコンパレータ１２４に伝達する。これにより、ドレインソース間の電圧の時間変化率が低く、その結果、誤点弧の可能性が低い状況では、ドレインソース間の電圧がコンパレータ１２４に伝達されるのが防止される。従って、誤点弧の可能性が低い状況であるのに誤点弧の可能性が高い状況であると誤検出してしまうのを防止することができる。
パルスラッチ回路１６２は、コンパレータ１２４の出力をゲート電圧切替回路１３０に伝達する経路に挿入されている。図１５に、パルスラッチ回路の構成の一例を示し、図１６にパルスラッチ回路の動作を示す。パルスラッチ回路１６２は、インバータ１６３、ＮＡＮＤゲート１６４、１６５、ディレイ回路１６６、インバータ１６７、ＡＮＤゲート１６８より構成される。この構成により、出力ＯＵＴは、入力ＩＮがローレベルからハイレベルに反転したときにローレベルからハイレベルに反転する。その後、出力ＯＵＴは、ディレイ回路１６６の特性により定まる一定期間が経過したときにハイレベルからローレベルに反転する。これにより、パルスラッチ回路１６２は、ノイズが現われてから一定期間が経過したことを検出する期間検出部として機能する。
キャパシタ１６１を設けた場合、ノイズが立ち上がる期間のみコンパレータ１２４の出力がハイレベルになる。この場合、ＦＥＴ１０２Ｌのゲートソース間の電圧を第２の電圧に維持する期間の長さが十分に確保できないことがある。また、ゲート電圧切替回路１３０の動作も不安定となる恐れがある。そのため、パルスラッチ回路１６２を設けることで、ノイズが現われてから一定期間が経過するまでＦＥＴ１０２Ｌのゲートソース間の電圧を第２の電圧に維持するようにしている。一定期間の長さは、第３の実施形態と同様に決定することができる。
（まとめ）
以上説明したように、第４の実施形態では、ハイパスフィルタを設けている。これにより、誤点弧の可能性が低い状況であるのに誤点弧の可能性が高い状況であると誤検出してしまうのを防止することができる。さらに、第４の実施形態では、パルスラッチ回路１６２を設けている。これにより、ＦＥＴのゲートソース間の電圧を第２の電圧に維持する期間の長さを十分に確保することができる。
以上、下アーム用ドライバについて説明したが、上アーム用ドライバについても同様の効果を得ることができる。また、図１７に示すソースクランプ部６１１のように、第２の実施形態のソースクランプ部２１１にキャパシタ１６１とパルスラッチ回路１６２を追加した構成でも、同様の効果を得ることができる。
（変形例）
上記実施形態では、ソースクランプ部がレベルシフト回路を備えている。例えば、図２のソースクランプ部１１１では、コンパレータ１２４は＋２０Ｖの正電圧と０Ｖの基準電圧とを電源として利用している。一方、ＡＮＤゲート１４０およびインバータ１４１は０Ｖの基準電圧と−５Ｖの第１の電圧とを電源として利用している。そのため、レベルシフト回路１２５を設ける必要がある。これに対し、図１８のソースクランプ部７１１に示すように、レベルシフト回路を省略することができる。ソースクランプ部７１１では、コンパレータ１２４は０Ｖの基準電圧と−５Ｖの第１の電圧とを電源として利用する。そのため、０Ｖの基準電圧と−５Ｖの第１の電圧とを電源としているＡＮＤゲート１４０およびインバータ１４１に直結することができる。他の実施形態のソースクランプ部に対しても、同様に、レベルシフト回路を備えない構造を適用することができる。
上記実施形態では、ゲートドライバは、上アーム用ドライバと下アーム用ドライバとで制御部を共用しているが、これに限らない。例えば、上アーム用ドライバと下アーム用ドライバとに個別に制御部を用意してもよい。
上記実施形態では、ノイズの出現を検出する機能と過電流を検出する機能とでコンパレータを共用しているが、これに限らない。例えば、各機能に個別にコンパレータを用意してもよい。
上記実施形態では、ゲートドライバが駆動する対象がブリッジ回路に内蔵されたＦＥＴであるが、これに限らない。例えば、チョッパ回路に内蔵されたＦＥＴを駆動することとしてもよい。
上記実施形態では、ゲートドライバが駆動する対象がＳｉＣを用いたＦＥＴであるが、これに限らない。例えば、ＧａＮを用いたＦＥＴを駆動することとしてもよい。
上記実施形態では、正電圧を＋２０Ｖ、第１の電圧を−５Ｖ、第２の電圧を−１０Ｖ、第３の電圧を−５．５Ｖとしているが、これに限らない。これらの電圧は、ＦＥＴの特性に応じて適宜設定すればよい。
上記実施形態では、第１の電圧が負電圧として説明しているが、これに限らない。第１の電圧がＦＥＴのゲート閾値電圧Ｖｔｈ未満であれば、正電圧または０であってもよい。即ち、第１の電圧をＶ１、第２の電圧をＶ２とすると、Ｖｔｈ＞Ｖ１＞Ｖ２を満たしていればよい。また、同様に、第３の電圧も、第１の電圧未満であれば、正電圧または０であってもよい。即ち、第３の電圧をＶ３とすると、Ｖｔｈ＞Ｖ１＞Ｖ３＞Ｖ２を満たしていればよい。
上記実施形態では、図１９のＦＥＴを採用しているが、これに限らない。ＦＥＴのゲートソース間に印加する電圧を負に大きくするほど導通特性が低下するＦＥＴであれば、同様の効果を得ることができる。
本開示に係るゲートドライバは、例えば、ハイブリッド電気自動車、電気自動車、パワーコンディショナー等において用いられるパワー素子の駆動に利用可能である。
１０ 基板
２０ ドリフト領域
３０ ボディ領域
３２ ボディコンタクト領域
４０ ソース領域
４５ ソース電極
５０ チャネル層
５５ チャネル領域
６０ ゲート絶縁層
６５ ゲート電極
７０ ドレイン電極
１００，２００ パワーモジュール
１０１，２０１ ゲートドライバ
１０２Ｕ，１０２Ｌ ＦＥＴ
１０２ ブリッジ回路
１０３ 制御部
１０４，２０４ 上アーム用ドライバ
１０５，２０５ 下アーム用ドライバ
１０６ 電源トランス
１０７，２０７ 内部電源
１０７ａ，１０７ｂ，１０７ｃ，２０７ａ，２０７ｄ ＤＣ−ＤＣコンバータ
１０８ アイソレーショントランス
１０９ インターフェイス部
１１０ ゲート駆動部
１１１，２１１，３１１，４１１，５１１，６１１，７１１ ソースクランプ部
１２１，１２２，２３６，２３７ 分圧回路
１２３ スイッチ
１２４，１４３，２３８，２４１ コンパレータ
１２５，１４５ レベルシフト回路
１２６ 電流検出部
１３０，２３０ ゲート電圧切替回路
１３１，２３１ 第１スイッチ
１３２，２３２ 第２スイッチ
１３３，２３３ スイッチ制御回路
１３４ ＮＭＯＳトランジスタ
１３５，１３７，２３５ ダイオード
１３６，２３４ ＰＭＯＳトランジスタ
１３８，１４１，１５３，１６３，１６７，２４２，２４３ インバータ
１３９，１４０，１４７，１５４，１６８，２４０ ＡＮＤゲート
１４９ ラッチ回路
１５１ ワンショット回路
１５２，１６６ ディレイ回路
１６１ キャパシタ
１６２ パルスラッチ回路
１６４，１６５，２４４ ＮＡＮＤゲート
２３９ ＯＲゲート

Claims (12)

  1. 入力信号に基づいて電界効果トランジスタを駆動するゲートドライバであって、
    前記電界効果トランジスタのドレインソース間に印加された印加電圧と、前記電界効果トランジスタのドレインソース間に現われるノイズを検出するための参照電圧とを比較するコンパレータと、
    前記入力信号が前記電界効果トランジスタをオフ状態にする指示を示し、かつ前記電界効果トランジスタがオフ状態である場合において、前記コンパレータの出力が、前記ドレインソース間の印加電圧が前記参照電圧未満を示す状態から前記ドレインソース間の印加電圧が前記参照電圧以上を示す状態に遷移したとき、前記電界効果トランジスタのゲートソース間に印加する電圧を、第１の電圧から第２の電圧に切り替えるゲート電圧切替回路と、
    を備え、
    前記電界効果トランジスタの閾値電圧をＶｔｈ、前記第１の電圧をＶ１、前記第２の電圧をＶ２とすると、
    Ｖｔｈ＞Ｖ１＞Ｖ２の関係を満たし、かつ、前記第２の電圧は負の電圧である、
    ゲートドライバ。
  2. 前記ゲート電圧切替回路は、さらに、
    前記入力信号が前記電界効果トランジスタをオフ状態にする指示を示し、かつ前記電界効果トランジスタがオフ状態である場合において、前記コンパレータの出力が、前記ドレインソース間の印加電圧が前記参照電圧以上を示す状態から前記参照電圧未満を示す状態に遷移したとき、前記電界効果トランジスタのゲートソース間に印加する電圧を、前記第２の電圧から第３の電圧に切り替え、
    前記第３の電圧をＶ３とすると、
    Ｖｔｈ＞Ｖ３＞Ｖ２の関係を満たす、
    請求項１に記載のゲートドライバ。
  3. 前記第３の電圧は、前記第１の電圧と等しく、
    前記ゲート電圧切替回路は、
    前記電界効果トランジスタのゲートと前記第１の電圧を生成する第１の電源とを結ぶ配線に挿入された第１スイッチと、
    前記電界効果トランジスタのゲートと前記第２の電圧を生成する第２の電源とを結ぶ配線に挿入された第２スイッチと、
    前記入力信号が前記電界効果トランジスタをオフ状態にする指示を示し、かつ前記電界効果トランジスタがオフ状態である場合において、前記コンパレータの出力が、前記ドレインソース間の印加電圧が前記参照電圧未満を示す場合に、前記第１スイッチをオン状態にすると共に前記第２スイッチをオフ状態にし、前記コンパレータの出力が、前記ドレインソース間の印加電圧が前記参照電圧以上を示す場合に、前記第１スイッチをオフ状態にすると共に前記第２スイッチをオン状態にするスイッチ制御回路と、
    を備える請求項２に記載のゲートドライバ。
  4. 前記第１の電圧Ｖ１と前記第３の電圧Ｖ３が、Ｖ３＜Ｖ１を満たし、
    前記ゲート電圧切替回路は、
    前記電界効果トランジスタのゲートとソースとを結ぶ配線に挿入された第１スイッチと、
    前記電界効果トランジスタのゲートと前記第２の電圧を生成する第２の電源とを結ぶ配線に挿入された第２スイッチと、
    前記入力信号が前記電界効果トランジスタをオフ状態にする指示を示し、かつ前記電界効果トランジスタがオフ状態である場合において、（ａ）前記コンパレータの出力が、前記ドレインソース間の印加電圧が前記参照電圧未満を示し、且つ、前記電界効果トランジスタのゲートソース間の電圧が前記第１の電圧よりも正の電圧である場合に、前記第１スイッチをオフ状態にすると共に前記第２スイッチをオン状態にし、前記コンパレータの出力が、前記ドレインソース間の印加電圧が前記参照電圧未満を示し、且つ、前記電界効果トランジスタのゲートソース間の電圧が前記第１の電圧から前記第３の電圧までの範囲に含まれる場合に、前記第１スイッチをオフ状態にすると共に前記第２スイッチをオフ状態にし、（ｂ）前記コンパレータの出力が、前記ドレインソース間の印加電圧が前記参照電圧以上を示す場合に、前記第１スイッチをオフ状態にすると共に前記第２スイッチをオン状態にし、（ｃ）前記コンパレータの出力が、前記ドレインソース間の印加電圧が前記参照電圧未満を示し、且つ、前記電界効果トランジスタのゲートソース間の電圧が前記第３の電圧から前記第２の電圧までの範囲に含まれる場合に、前記第１スイッチをオン状態にすると共に前記第２スイッチ素子をオフ状態にするスイッチ制御回路と、
    を備える請求項２に記載のゲートドライバ。
  5. さらに、前記コンパレータの出力が、前記電界効果トランジスタのドレインソース間の印加電圧が前記参照電圧未満であることを示す状態から前記参照電圧以上であることを示す状態に遷移してから所定期間が経過しているか否かを検出する期間検出部を備え、
    前記ゲート電圧切替回路は、さらに、
    前記入力信号が前記電界効果トランジスタをオフ状態にする指示を示し、かつ前記電界効果トランジスタがオフ状態である場合において、前記期間検出部の検出結果が、前記所定期間の未経過の状態から前記所定期間の経過の状態に遷移したとき、前記電界効果トランジスタのゲートソース間に印加する電圧を、前記第２の電圧から第３の電圧に切り替え、
    前記第３の電圧をＶ３とすると、
    Ｖｔｈ＞Ｖ３＞Ｖ２の関係を満たす、
    請求項１に記載のゲートドライバ。
  6. 前記第１の電圧と前記第３の電圧が等しく、
    前記ゲート電圧切替回路は、
    前記電界効果トランジスタのゲートと前記第１の電圧を生成する第１の電源とを結ぶ配線に挿入された第１スイッチと、
    前記電界効果トランジスタのゲートと前記第２の電圧を生成する第２の電源とを結ぶ配線に挿入された第２スイッチと、
    前記入力信号が前記電界効果トランジスタをオフ状態にする指示を示し、かつ前記電界効果トランジスタがオフ状態である場合において、前記コンパレータの出力が、前記ドレインソース間の印加電圧が前記参照電圧未満を示す場合に、前記第１スイッチをオン状態にすると共に前記第２スイッチをオフ状態にし、前記期間検出部の検出結果が、前記所定期間の未経過の状態から前記所定期間の経過の状態に遷移したとき、前記第１スイッチをオフ状態にすると共に前記第２スイッチをオン状態にするスイッチ制御回路と、
    を備える請求項５に記載のゲートドライバ。
  7. 前記第１の電圧Ｖ１と前記第３の電圧Ｖ３が、Ｖ３＜Ｖ１を満たし、
    前記ゲート電圧切替回路は、
    前記電界効果トランジスタのゲートとソースとを結ぶ配線に挿入された第１スイッチと、
    前記電界効果トランジスタのゲートと前記第２の電圧を生成する第２の電源とを結ぶ配線に挿入された第２スイッチと、
    前記入力信号が前記電界効果トランジスタをオフ状態にする指示を示し、かつ前記電界効果トランジスタがオフ状態である場合において、（ａ）前記コンパレータの出力が、前記ドレインソース間の印加電圧が前記参照電圧未満を示し、且つ、前記電界効果トランジスタのゲートソース間の電圧が前記第１の電圧よりも正の電圧である場合に、前記第１スイッチをオフ状態にすると共に前記第２スイッチをオン状態にし、前記コンパレータの出力が、前記ドレインソース間の印加電圧が前記参照電圧未満を示し、且つ、前記電界効果トランジスタのゲートソース間の電圧が前記第１の電圧から前記第３の電圧までの範囲に含まれる場合に、前記第１スイッチをオフ状態にすると共に前記第２スイッチをオフ状態にし、（ｂ）前記期間検出部の検出結果が、前記所定期間の未経過の状態を示す場合に、前記第１スイッチをオフ状態にすると共に前記第２スイッチをオン状態にし、（ｃ）前記期間検出部の検出結果が、前記所定期間の経過の状態を示し、且つ、前記電界効果トランジスタのゲートソース間の電圧が前記第３の電圧から前記第２の電圧までの範囲に含まれる場合に、前記第１スイッチをオン状態にすると共に前記第２スイッチをオフ状態にするスイッチ制御回路と、
    を備える請求項５に記載のゲートドライバ。
  8. さらに、前記電界効果トランジスタのドレインソース間の印加電圧を前記電界効果トランジスタから前記コンパレータまで伝達する経路に挿入され、前記電界効果トランジスタのドレインソース間の印加電圧の時間変化率が所定値以上の場合にのみ、前記電界効果トランジスタのドレインソース間の印加電圧を前記コンパレータに伝達するハイパスフィルタを備える、
    請求項１に記載のゲートドライバ。
  9. さらに、前記コンパレータの出力が、前記電界効果トランジスタのドレインソース間の印加電圧が前記参照電圧未満であることを示す状態から前記参照電圧以上であることを示す状態に遷移してから所定期間が経過しているか否かを検出する期間検出部を備え、
    前記ゲート電圧切替回路は、さらに、
    前記入力信号が前記電界効果トランジスタをオフ状態にする指示を示し、かつ前記電界効果トランジスタがオフ状態である場合において、前記期間検出部の検出結果が、前記所定期間の未経過の状態から前記所定期間の経過の状態に遷移したとき、前記電界効果トランジスタのゲートソース間に印加する電圧を、前記第２の電圧から第３の電圧に切り替え、
    前記第３の電圧をＶ３とすると、
    Ｖｔｈ＞Ｖ３＞Ｖ２の関係を満たす、
    請求項８に記載のゲートドライバ。
  10. さらに、前記電界効果トランジスタのドレイン電流を検出する電流検出部と、
    前記電界効果トランジスタのドレインソース間の印加電圧を前記電界効果トランジスタから前記コンパレータまで伝達する経路に挿入され、前記電界効果トランジスタがオフ状態の場合に前記電界効果トランジスタのドレインソース間の印加電圧を前記コンパレータに伝達し、前記電界効果トランジスタがオン状態の場合に前記電流検出部の検出結果を前記コンパレータに伝達するスイッチと、を備える、
    請求項１に記載のゲートドライバ。
  11. 請求項１から１０の何れかに記載のゲートドライバと、前記電界効果トランジスタと、を備える、パワーモジュール。
  12. 前記電界効果トランジスタはチャネル層を備え、
    前記電界効果トランジスタは、ゲートソース間に負電圧が印加されている状態でドレインソース間に負電圧が印加されたときに前記チャネル層を介してソースからドレインに電流を流すダイオードとして機能する、請求項１１に記載のパワーモジュール。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104065253B (zh) * 2014-06-25 2017-12-19 台达电子企业管理（上海）有限公司 电力变换装置、驱动装置及驱动方法
DE102015009797A1 (de) * 2015-08-03 2017-02-09 Iie Gmbh & Co. Kg Asymmetrische bipolare Spannungsversorgung
US10135326B2 (en) * 2015-09-29 2018-11-20 Panasonic Intellectual Property Management Co., Ltd. Power conversion device and power supply device in which same is used
JP6399019B2 (ja) * 2016-03-04 2018-10-03 トヨタ自動車株式会社 ゲート電圧制御装置
KR102436380B1 (ko) * 2016-04-22 2022-08-24 엘에스일렉트릭(주) Dc/dc 컨버터를 포함하는 igbt 게이트 드라이버
US9966837B1 (en) 2016-07-08 2018-05-08 Vpt, Inc. Power converter with circuits for providing gate driving
JP2018042188A (ja) * 2016-09-09 2018-03-15 株式会社東芝 スイッチングユニットおよび電源回路
USD954667S1 (en) 2017-01-13 2022-06-14 Wolfspeed, Inc. Power module
US10749443B2 (en) 2017-01-13 2020-08-18 Cree Fayetteville, Inc. High power multilayer module having low inductance and fast switching for paralleling power devices
US11696417B2 (en) 2017-01-13 2023-07-04 Wolfspeed, Inc. High power multilayer module having low inductance and fast switching for paralleling power devices
US10917992B2 (en) 2017-01-13 2021-02-09 Cree Fayetteville, Inc. High power multilayer module having low inductance and fast switching for paralleling power devices
US10212838B2 (en) * 2017-01-13 2019-02-19 Cree Fayetteville, Inc. High power multilayer module having low inductance and fast switching for paralleling power devices
JP7008912B2 (ja) * 2017-02-01 2022-01-25 ヒタチ・エナジー・スウィツァーランド・アクチェンゲゼルシャフト 能動的な短絡故障モードを有するパワー半導体装置
EP3503365B1 (de) * 2017-12-22 2020-06-10 GE Energy Power Conversion Technology Limited Verfahren und einrichtung zur ansteuerung von mosfet-schaltmodulen
JP6992498B2 (ja) * 2017-12-26 2022-01-13 株式会社デンソー 駆動対象スイッチの駆動回路
US10425077B1 (en) * 2018-06-06 2019-09-24 Analog Devices Global Unlimited Company Transistor gate driver
USD903590S1 (en) 2018-09-12 2020-12-01 Cree Fayetteville, Inc. Power module
US11888403B2 (en) 2019-01-29 2024-01-30 United States Of America As Represented By The Secretary Of The Air Force High-bandwidth analog-controlled DC breaker on DC/DC converter with galvanic isolation
USD942403S1 (en) 2019-10-24 2022-02-01 Wolfspeed, Inc. Power module having pin fins
US11522439B2 (en) 2020-01-16 2022-12-06 Mediatek Inc. Switching regulator with driver power clamp
US11641198B1 (en) * 2021-11-30 2023-05-02 Texas Instruments Incorporated Wide voltage gate driver using low gate oxide transistors

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001037207A (ja) * 1999-07-14 2001-02-09 Toshiba Corp ゲート駆動回路
JP2006229454A (ja) * 2005-02-16 2006-08-31 Toshiba Corp ゲート駆動回路
WO2010125819A1 (ja) * 2009-04-30 2010-11-04 パナソニック株式会社 半導体素子、半導体装置および電力変換器
JP2013219874A (ja) * 2012-04-05 2013-10-24 Hitachi Ltd 半導体駆動回路および電力変換装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05244763A (ja) 1992-02-26 1993-09-21 Fuji Electric Co Ltd ゲート駆動装置
JP2602752B2 (ja) 1992-02-26 1997-04-23 株式会社三社電機製作所 絶縁ゲート型電力用半導体素子の駆動回路
JP3577807B2 (ja) 1995-05-23 2004-10-20 富士電機デバイステクノロジー株式会社 自己消弧形半導体素子の駆動回路
JP3432425B2 (ja) 1998-08-05 2003-08-04 株式会社東芝 ゲート回路
JP2000139071A (ja) 1998-11-02 2000-05-16 Fuji Electric Co Ltd 電力変換装置のゲート駆動回路
JP3664061B2 (ja) * 1999-12-28 2005-06-22 日産自動車株式会社 電流制御型半導体素子用駆動回路
US7265603B2 (en) 2003-05-12 2007-09-04 International Rectifier Corporation MOSFET gate driver with a negative gate bias voltage
US7598567B2 (en) 2006-11-03 2009-10-06 Cree, Inc. Power switching semiconductor devices including rectifying junction-shunts
WO2009004715A1 (ja) 2007-07-03 2009-01-08 Mitsubishi Electric Corporation 電力素子の駆動回路
JP5400968B2 (ja) 2010-09-21 2014-01-29 三菱電機株式会社 半導体スイッチング素子のゲート駆動回路
JP2013013044A (ja) 2011-05-31 2013-01-17 Sanken Electric Co Ltd ゲートドライブ回路
US9425786B2 (en) * 2014-11-17 2016-08-23 General Electric Company System and method for driving a power switch

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001037207A (ja) * 1999-07-14 2001-02-09 Toshiba Corp ゲート駆動回路
JP2006229454A (ja) * 2005-02-16 2006-08-31 Toshiba Corp ゲート駆動回路
WO2010125819A1 (ja) * 2009-04-30 2010-11-04 パナソニック株式会社 半導体素子、半導体装置および電力変換器
JP2013219874A (ja) * 2012-04-05 2013-10-24 Hitachi Ltd 半導体駆動回路および電力変換装置

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