JP5689763B2 - 低Vf逆導通FET回路及び多機能FET回路用IC - Google Patents
低Vf逆導通FET回路及び多機能FET回路用IC Download PDFInfo
- Publication number
- JP5689763B2 JP5689763B2 JP2011164240A JP2011164240A JP5689763B2 JP 5689763 B2 JP5689763 B2 JP 5689763B2 JP 2011164240 A JP2011164240 A JP 2011164240A JP 2011164240 A JP2011164240 A JP 2011164240A JP 5689763 B2 JP5689763 B2 JP 5689763B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input
- terminal
- fet
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000011084 recovery Methods 0.000 claims description 30
- 239000003990 capacitor Substances 0.000 claims description 22
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 5
- 239000008186 active pharmaceutical agent Substances 0.000 description 4
- 229910002601 GaN Inorganic materials 0.000 description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Images
Landscapes
- Power Conversion In General (AREA)
- Electronic Switches (AREA)
Description
しかしながら、内部ダイオードにおいても外部ダイオードを使用しても、ダイオードを通して逆方向に電流を流す場合には順方向電圧降下Vfにより電圧降下が発生してしまい、電力ロスとなってしまうという問題があった。
さらに、コントロール端子(21)への入力が「L」又は開放の場合には請求項1と同様の低Vf逆導通FET回路として機能し、コントロール端子(21)への入力を「H」とし、かつ、ゲート端子(14)への入力を「H」とすることによって、MOS−FET(10)のドレイン−ソース間の電圧が順方向であるか逆方向であるかを正確にコンパレータ(22)で監視し、電圧印加方向の入れ替わる0VのタイミングでMOS−FET(10)をスイッチングすることが可能なゼロボルトスイッチング機能を利用可能としたので、MOS−FET(10)のターンオンのタイミングを制御ICにより設定する必要がなく、無調整で最適な共振タイミングを取ることが出来る。また、過渡時において共振のタイミングが狂った場合でも、適切なタイミングでターンオンする事が出来る。これにより、MOS−FET(10)のターンオン損失を最小にする事が可能となる。
なお、この実施例1においては、オペアンプ15として記載しているが、ディスクリート構成の場合やヒステリシスを持ったコンパレータを使用する場合もあり得る。
他方、コントロール端子21に入力される電圧Vctlが「H」レベルの場合、第一NAND回路20の出力が「L」となり、この場合、第二OR回路19の出力は、コンパレータ22の出力がそのまま反映される。即ち、コンパレータ22によってMOS−FET10に印加される電圧が0Vを跨ぐタイミングを正確に検出してゼロボルトスイッチング機能を実現している。ちなみに、ゼロボルトスイッチング機能を有効にするための条件は、コントロール端子21への入力が「H」であり、かつ、ゲート(G)端子14への入力が「H」である場合である。
また、前記DETOUT端子23とDELEY端子25の間には、抵抗器R1が接続され、また、DELEY端子25とソース端子13との間には、コンデンサC1が接続される。
その後、逆方向電圧印加状態から順方向電圧印加に切り替わるときには、Vdsの絶対値が徐々に減少するため、オペアンプ15の出力が「L」レベルへと切り替わる瞬間がある。このとき、オペアンプ15の出力が「L」となることで第二NAND回路26の出力が「H」となって第二AND回路24の一方への入力が「H」となる。また、同時並行的にコンデンサC1からの放電が始まることで第二AND回路24の他方への入力も「H」となる。即ち、2つの入力が共に「H」となることで第二AND回路24の出力が「H」となって、第一OR回路17へ継続して「H」が入力されるため、MOS−FET10のON状態が継続する。これはさらに進んで0Vを跨いで順方向電圧印加に切り替わったとしても、同様に、オペアンプ15の出力が「L」であることで第二NAND回路26の出力が「H」となって第二AND回路24の一方への入力が「H」となり、また、コンデンサC1からの放電が続いていることで第二AND回路24の他方への入力も「H」となることで、第二AND回路24の出力が「H」となるため、コンデンサC1からの放電によってON状態が維持される。コンデンサC1に蓄えられた電荷の放電レベルが第二AND回路24の入力の閾値(スレッショルド電圧)以下となって「L」の入力に切り替わると、第二AND回路24の出力は「L」に切り替わるため、第一OR回路17への全ての入力が「L」となって、MOS−FET10がOFFとなる。
このように、順方向電圧印加に切り替わってからもコンデンサC1による放電期間分だけ余分にON状態を維持することを遅延リカバリー機能と呼んでいる。コンデンサC1が放電するスピード(時間)については抵抗器R1の値とコンデンサC1の値で定まる時定数によって決まるため、これを調整することで任意に設定可能である。
アクティブクランプ回路におけるクランプ回路は、クランプダイオードに電流が流れた後、クランプ用FETをONとすることでメイントランスを逆方向に励磁をかけ、その後OFFした時にトランスのフライバック電圧によってメイントランジスタを0Vまで振動させ、ゼロボルトスイッチングを実現している。このタイミングの制御については、従来はコントロール回路のPWM信号によって実現しているが、もしクランプダイオード自身がタイミングを取ることが出来れば、自励方式で部分共振を実現することが可能となる。
これは、共振コンバータ回路においては、パワー素子に共振による逆電流が流れる事があり、逆電流が流れた直後はON動作を維持させるのが一般的で、この機能をパワー素子側で備えているとコントロール回路が簡素化でき、システム全体の信頼性向上に繋がるというメリットがあるからである。複雑な制御無しにこのような用途を実現するものとして、本実施例3の回路の有する遅延リカバリー機能は有効である。
そして、MOS−FET10と前記ICとの接続は図4の通りとし、この状態で、ゲート端子14と電源端子16のみを使用すると、実施例1の低Vf逆導通FET回路を実現することが出来る。
さらに、コントロール端子21に「H」レベルを入力することで、実施例2のゼロボルトスイッチング機能を有効とすることが出来る。
さらに、抵抗器R1及びコンデンサC1が接続された状態でコントロール端子21に「H」レベルを入力すると、実施例4のゼロボルトスイッチング機能と遅延リカバリー機能の両方が有効な回路を実現することが出来る。
例えば、SiC(炭化ケイ素)やGaN(窒化ガリウム)を用いた新たなFETの開発も行われており、これらがシリコン(Si)を絶縁酸化膜に用いたMOS−FETと同様の機能を有するものであれば、本発明の低Vf逆導通FET回路にそのまま採用することが可能である。
その他の箇所においても、オペアンプ15、コンパレータ22の出力レベルと第一OR回路17の出力レベルの関係が同一であれば、本発明の各機能を実現できるので、論理回路の多少の変更があったとしても本発明の技術的範囲に属する。
Claims (4)
- MOS−FET(10)と、このMOS−FET(10)のドレインをマイナス入力に接続し、ソースをプラス入力に接続したオペアンプ(15)と、このオペアンプ(15)の出力を一方の入力とし、出力を前記MOS−FET(10)のゲートに接続した第一OR回路(17)と、前記MOS−FET(10)のドレインをマイナス入力に接続し、ソースをプラス入力に接続したコンパレータ(22)と、ゲート端子(14)を一方の入力とし、その出力を前記第一OR回路(17)の他方の入力として接続した第一AND回路(18)と、前記コンパレータ(22)の出力を一方の入力とし、その出力を前記第一AND回路(18)の他方の入力として接続した第二OR回路(19)と、その出力を前記第二OR回路(19)の他方の入力とし、2つの入力に対して共通にコントロール端子(21)に接続した第一NAND回路(20)とによって、ゼロボルトスイッチング機能を具備したことを特徴とする低Vf逆導通FET回路。
- MOS−FET(10)と、このMOS−FET(10)のドレインをマイナス入力に接続し、ソースをプラス入力に接続したオペアンプ(15)と、このオペアンプ(15)の出力を一方の入力とし、ゲート端子(14)を他方の入力とし、出力を前記MOS−FET(10)のゲートに接続した第一OR回路(17)と、前記オペアンプ(15)の出力ラインに接続したDETOUT端子(23)と、その出力を前記第一OR回路(17)の第三の入力として接続した第二AND回路(24)と、前記第二AND回路(24)の一方の入力に接続したDELEY端子(25)と、前記DETOUT端子(23)を2つの入力に対して共通に接続し、その出力を前記第二AND回路(24)の他方の入力に接続した第二NAND回路(26)とを設け、更に、前記DETOUT端子(23)とDELEY端子(25)との間に抵抗器(R1)を接続し、前記DELEY端子(25)と前記MOS−FET(10)のソースとの間にコンデンサ(C1)を接続することによって、遅延リカバリー機能を具備したことを特徴とする低Vf逆導通FET回路。
- MOS−FET(10)と、このMOS−FET(10)のドレインをマイナス入力に接続し、ソースをプラス入力に接続したオペアンプ(15)と、このオペアンプ(15)の出力を一方の入力とし、出力を前記MOS−FET(10)のゲートに接続した第一OR回路(17)と、前記MOS−FET(10)のドレインをマイナス入力に接続し、ソースをプラス入力に接続したコンパレータ(22)と、ゲート端子(14)を一方の入力とし、その出力を前記第一OR回路(17)の他方の入力として接続した第一AND回路(18)と、前記コンパレータ(22)の出力を一方の入力とし、その出力を前記第一AND回路(18)の他方の入力として接続した第二OR回路(19)と、その出力を前記第二OR回路(19)の他方の入力とし2つの入力に対して共通にコントロール端子(21)に接続した第一NAND回路(20)と、前記オペアンプ(15)の出力ラインに接続したDETOUT端子(23)と、その出力を前記第一OR回路(17)の第三の入力として接続した第二AND回路(24)と、前記第二AND回路(24)の一方の入力に接続したDELEY端子(25)と、前記DETOUT端子(23)を2つの入力に対して共通に接続しその出力を前記第二AND回路(24)の他方の入力に接続した第二NAND回路(26)とを設け、更に、前記DETOUT端子(23)とDELEY端子(25)との間に抵抗器(R1)を接続し、前記DELEY端子(25)と前記MOS−FET(10)のソースとの間にコンデンサ(C1)を接続することによって、ゼロボルトスイッチング機能と遅延リカバリー機能を付加したことを特徴とする低Vf逆導通FET回路。
- 前記請求項3記載のオペアンプ(15)、ゲート端子(14)、第一OR回路(17)、コンパレータ(22)、第一AND回路(18)、第二OR回路(19)、第一NAND回路(20)、コントロール端子(21)、DETOUT端子(23)、第二AND回路(24)、DELEY端子(25)、及び、第二NAND回路(26)の接続関係を維持した状態でIC化することによって、低Vf逆導通機能、ゼロボルトスイッチング機能、遅延リカバリー機能を有した多機能FET回路に使用可能となることを特徴とする多機能FET回路用IC。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011164240A JP5689763B2 (ja) | 2011-07-27 | 2011-07-27 | 低Vf逆導通FET回路及び多機能FET回路用IC |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011164240A JP5689763B2 (ja) | 2011-07-27 | 2011-07-27 | 低Vf逆導通FET回路及び多機能FET回路用IC |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013030893A JP2013030893A (ja) | 2013-02-07 |
JP5689763B2 true JP5689763B2 (ja) | 2015-03-25 |
Family
ID=47787539
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011164240A Active JP5689763B2 (ja) | 2011-07-27 | 2011-07-27 | 低Vf逆導通FET回路及び多機能FET回路用IC |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5689763B2 (ja) |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06348350A (ja) * | 1993-06-10 | 1994-12-22 | Matsushita Electric Works Ltd | 電源装置 |
JP2008061413A (ja) * | 2006-08-31 | 2008-03-13 | Daikin Ind Ltd | ゲート駆動回路 |
-
2011
- 2011-07-27 JP JP2011164240A patent/JP5689763B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2013030893A (ja) | 2013-02-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9083257B2 (en) | Power conversion circuit, multiphase voltage regulator, and power conversion method | |
JP5934925B2 (ja) | ゲートドライバおよびこれを備えたパワーモジュール | |
US8487667B2 (en) | Hybrid power device | |
US10186946B2 (en) | Switching element driving device | |
US7382116B2 (en) | Semiconductor device configured to control a gate voltage between a threshold voltage and ground | |
CN107615664B (zh) | 功率晶体管驱动装置 | |
US8183715B2 (en) | Reverse current preventing circuit and power source switching apparatus | |
JP5800986B2 (ja) | カスコード回路 | |
JP2011211836A (ja) | スイッチングデバイス駆動装置および半導体装置 | |
US6940317B2 (en) | Level-shifter circuit properly operable with low voltage input | |
JP2008103895A (ja) | 絶縁ゲート型デバイスの駆動回路 | |
JP2008187885A (ja) | 同期dc/dc変換器 | |
JP2011509629A (ja) | 集積iii族窒化物電力変換回路 | |
JP6417546B2 (ja) | ゲート駆動回路およびそれを用いた電力変換装置 | |
JP2011077462A (ja) | 半導体駆動回路、及びそれを用いた半導体装置 | |
JP2013062717A (ja) | 半導体装置 | |
JP2024014878A (ja) | 半導体装置 | |
JP6458552B2 (ja) | スイッチング方式の降圧型dc−dcコンバータ、及び電力変換回路 | |
JP5407349B2 (ja) | スイッチ回路 | |
JP5689763B2 (ja) | 低Vf逆導通FET回路及び多機能FET回路用IC | |
JP2020096444A (ja) | スイッチング回路 | |
JP2010263375A (ja) | ドライバ回路 | |
TWI504119B (zh) | 防止寄生元件導通之裝置及其方法 | |
JP2002315317A (ja) | Dc/dcコンバータおよびそのスイッチングノイズ低減方法 | |
US20150318797A1 (en) | Half bridge circuit, full bridge circuit constructed with half bridge circuit, and three-phase inverter circuit constructed with half bridge circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140304 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20141014 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20141016 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20141215 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150108 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150129 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5689763 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |