JPS63119322A - インバ−タ回路 - Google Patents
インバ−タ回路Info
- Publication number
- JPS63119322A JPS63119322A JP61263806A JP26380686A JPS63119322A JP S63119322 A JPS63119322 A JP S63119322A JP 61263806 A JP61263806 A JP 61263806A JP 26380686 A JP26380686 A JP 26380686A JP S63119322 A JPS63119322 A JP S63119322A
- Authority
- JP
- Japan
- Prior art keywords
- turned
- pnp transistor
- pnp
- current
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/001—Arrangements for reducing power consumption in bipolar transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、インバータ回路に係り、特に異なつた電圧に
接続されたインバータ間のインターフェイスに好適なイ
ンバータ回路に関する。
接続されたインバータ間のインターフェイスに好適なイ
ンバータ回路に関する。
従来のＰＮＰｈランジスタを用いたインバータ回路を第
７図に示す０本回路では、入力の切り換えのタイミング
に於いてＰＮＰ トランジスタ１と・ＭＱＳトランジス
タ６のスイッチングタイムに重なりが生じ、電源ＶＨか
ら接地までが低インピーダンスとなるため貫通電流が流
れる。この電流は回路動作上無効分となりスイッチング
損失を大きくするため高周波動作、高電圧動作に対し不
向きである。
７図に示す０本回路では、入力の切り換えのタイミング
に於いてＰＮＰ トランジスタ１と・ＭＱＳトランジス
タ６のスイッチングタイムに重なりが生じ、電源ＶＨか
ら接地までが低インピーダンスとなるため貫通電流が流
れる。この電流は回路動作上無効分となりスイッチング
損失を大きくするため高周波動作、高電圧動作に対し不
向きである。
一般に貫通電流はターンオフタイムの長いＰＮＰトラン
ジスタのオフすは出力の“Ｈ”→“Ｌ”への期間にその
大半が流れる。
ジスタのオフすは出力の“Ｈ”→“Ｌ”への期間にその
大半が流れる。
尚、第７図のインバータ回路は「ディスプレイドライへ
−ハンドブック（Ｄｉｓｐｌａｙ Ｄｒｉｖｅｒ ）Ｉ
ａｎｄ−ｂｏｏｋ） 」（１９８３年テキサスインスツ
ルメンツ社発行）第３−７３頁に示されている。
−ハンドブック（Ｄｉｓｐｌａｙ Ｄｒｉｖｅｒ ）Ｉ
ａｎｄ−ｂｏｏｋ） 」（１９８３年テキサスインスツ
ルメンツ社発行）第３−７３頁に示されている。
従来のインバータ回路にあっては、スイッチング素子の
同時オンの期間が長く、スイッチング時に発生する無効
電流が多いため回路の高周波動作をさせることができな
いという欠点を有している。
同時オンの期間が長く、スイッチング時に発生する無効
電流が多いため回路の高周波動作をさせることができな
いという欠点を有している。
すなわち、いま、ＰＮＰトランジスタのオフ時の等価回
路を示すと第２図の如くなる１図において、ＰＮＰ ト
ランジスタがオフし、ベースとコレクタ間において電圧
を持つことにより、ペーストコレクタ間寄性容量Ｃｃａ
を充電する必要がある。この電流は第２図（Ａ）に示す
とと＜Ｉａの径路で流れる。この電流が流れることによ
ってコレクタには、トランジスタの持つ直流増巾率（Ｂ
）倍された電流（Ｉｃ）が流れる。この電流が貫通電流
となりコレクタに接続されたデバイスに流れる。そこで
Ｉｎの電流を少くするためパースとエミッタ間に抵抗を
挿入しＣＣａの充電電流をエミッタ→ベース間をパスす
る方式を用いている。但し、この場合ＰＮＰをオンする
ためにベース電流を引き下げることにより抵抗を流れる
電流も同時に引き抜くため、出力“Ｈ”レベル時の無効
電流が大きくなる。
路を示すと第２図の如くなる１図において、ＰＮＰ ト
ランジスタがオフし、ベースとコレクタ間において電圧
を持つことにより、ペーストコレクタ間寄性容量Ｃｃａ
を充電する必要がある。この電流は第２図（Ａ）に示す
とと＜Ｉａの径路で流れる。この電流が流れることによ
ってコレクタには、トランジスタの持つ直流増巾率（Ｂ
）倍された電流（Ｉｃ）が流れる。この電流が貫通電流
となりコレクタに接続されたデバイスに流れる。そこで
Ｉｎの電流を少くするためパースとエミッタ間に抵抗を
挿入しＣＣａの充電電流をエミッタ→ベース間をパスす
る方式を用いている。但し、この場合ＰＮＰをオンする
ためにベース電流を引き下げることにより抵抗を流れる
電流も同時に引き抜くため、出力“Ｈ”レベル時の無効
電流が大きくなる。
本発明の目的は、ＰＮＰトランジスタとスイッチング素
子で構成されたインバータ回路においてＰＮＰトランジ
スタのオフタイムを改善することにより貫通電流を少く
しスイッチング損失を低減することのできるインバータ
回路を提供することにある。
子で構成されたインバータ回路においてＰＮＰトランジ
スタのオフタイムを改善することにより貫通電流を少く
しスイッチング損失を低減することのできるインバータ
回路を提供することにある。
Ｃ問題点を解決するための手段〕
本発明は１以上の問題を解決するために、ＰＮＰトラン
ジスタ１のベースとエミッタ間にスイッチング素子（第
２図（Ｂ）ではＰＮＰ トランジスタ２）を挿入し、Ｐ
ＮＰトランジスタ１のオフ時に。
ジスタ１のベースとエミッタ間にスイッチング素子（第
２図（Ｂ）ではＰＮＰ トランジスタ２）を挿入し、Ｐ
ＮＰトランジスタ１のオフ時に。
スイッチング素子をオンすることにより、工。の電流を
流すことによってＩｎの電流を少くする方式にしたもの
である。
流すことによってＩｎの電流を少くする方式にしたもの
である。
以下、本発明の一実施例を第３図及び第４図を用い説明
する。
する。
本実施例では、ＰＮＰトランジスタ１のコレクタと接地
極との間のスイッチング素子としてＮＭＱＳ１３を用い
ており、又ＰＮＰ トランジスタ１及びＰＮＰトランジ
スタ２の駆動用としてエミッタ接地構成のＮＰＮトラン
ジスタ１４及び１５を用いている。
極との間のスイッチング素子としてＮＭＱＳ１３を用い
ており、又ＰＮＰ トランジスタ１及びＰＮＰトランジ
スタ２の駆動用としてエミッタ接地構成のＮＰＮトラン
ジスタ１４及び１５を用いている。
第４図における時刻ｔ１に於いてｉｎ端子に“Ｈ”レベ
ルを与えるとＮＰＮトランジスタ１５がオンすることに
よってＰＮＰトランジスタ１はオン駆動される。又この
際ＮＭＱＳ１３のゲートは“Ｌ”レベルで有りオフされ
ている。このためＱＵＦ端子には“Ｈ”レベルが出力さ
れる。
ルを与えるとＮＰＮトランジスタ１５がオンすることに
よってＰＮＰトランジスタ１はオン駆動される。又この
際ＮＭＱＳ１３のゲートは“Ｌ”レベルで有りオフされ
ている。このためＱＵＦ端子には“Ｈ”レベルが出力さ
れる。
次に時刻ｔ２に於いてｉｎ端子に“Ｌ ” ５ｏｆｆ端
子に“Ｈ”レベルを与える。
子に“Ｈ”レベルを与える。
この信号によりＮＭＱＳ１３のゲートは“Ｈ”レベルが
与えられてオンする。又ＮＰＮ トランジスタ１５がオ
フされるためにＰＮＰトランジスタ１はオフされる。又
、ＮＰＮトランジスタ１４にオン信号が与えられるため
ＰＮＰ トランジスタ２はオン駆動される。これによっ
て前述のごとくＰＮＰトランジスタ１のターンオンタイ
ム短縮し、貫通電流を低減することができる。又、５ｏ
ｆｆに“Ｈ”を与える期間は、ＮＭＱＳ１３に与える信
号と同一である出力を“Ｌ”とする期間である。
与えられてオンする。又ＮＰＮ トランジスタ１５がオ
フされるためにＰＮＰトランジスタ１はオフされる。又
、ＮＰＮトランジスタ１４にオン信号が与えられるため
ＰＮＰ トランジスタ２はオン駆動される。これによっ
て前述のごとくＰＮＰトランジスタ１のターンオンタイ
ム短縮し、貫通電流を低減することができる。又、５ｏ
ｆｆに“Ｈ”を与える期間は、ＮＭＱＳ１３に与える信
号と同一である出力を“Ｌ”とする期間である。
しかしこの場合
■ＰＮＰトランジスタ２のベース電流が、出力“Ｌ”期
間中流れる。
間中流れる。
■ＰＮＰ トランジスタ２のターンオフタイムによって
ＰＮＰ トランジスタ１のターンオンを遅らせる。
ＰＮＰ トランジスタ１のターンオンを遅らせる。
等の影響があるため理相的には、ＰＮＰ トランジスタ
１のオフ完予後の時刻ｔ８に於いてできるだけ早＜ ５
ｏｆｆを“Ｌ″とすることが望ましい。
１のオフ完予後の時刻ｔ８に於いてできるだけ早＜ ５
ｏｆｆを“Ｌ″とすることが望ましい。
本実施例では、ＰＮＰトランジスタ１のベースとエミッ
タ間に挿入するスイッチング素子としてＰＮＰトランジ
スタ２を用いているが、本素子は。
タ間に挿入するスイッチング素子としてＰＮＰトランジ
スタ２を用いているが、本素子は。
オンオフ制御のできる素子であれば、他のデバイスでも
同様に適用できる。
同様に適用できる。
又、他の実施例を第５図、第６図に示す。
第５図では、ＰＮＰトランジスタ１のエミッタと電源と
の間にダイオード１５挿入している。本実施例では、第
３図図示実施例に比ベベース電位に対するエミッタ電位
をダイオードの順電圧降下分低くすることができＱ２の
インピーダンスを相対的に低くできることよりＰＮＰト
ランジスタ１のターンオフタイムを改善できる。
の間にダイオード１５挿入している。本実施例では、第
３図図示実施例に比ベベース電位に対するエミッタ電位
をダイオードの順電圧降下分低くすることができＱ２の
インピーダンスを相対的に低くできることよりＰＮＰト
ランジスタ１のターンオフタイムを改善できる。
第６［では、第５図のダイオード１５の変わりに抵抗１
６を挿入している６本実施例でも抵抗の電圧降下を利用
し、第５図と同様の効果を得ることができる。抵抗を用
いた場合、定常時の電圧降下は少く、貫通電流（定常時
より大電流）の流れたときのみ電圧降下が大きくなる。
６を挿入している６本実施例でも抵抗の電圧降下を利用
し、第５図と同様の効果を得ることができる。抵抗を用
いた場合、定常時の電圧降下は少く、貫通電流（定常時
より大電流）の流れたときのみ電圧降下が大きくなる。
このため比較的小電流制御に適する。又、ダイオード、
抵抗の外でも電圧降下の発生するものであれば同様の効
果を得ることができる。
抵抗の外でも電圧降下の発生するものであれば同様の効
果を得ることができる。
本発明によれば、異種の電圧に接続されたインバータ回
路に於けるインタフェイス用回路としてＰＮＰトランジ
スタを用い、そのＰＮＰトランジスタのターンオフタイ
ムを簡単な回路構成で実現できるので、ＰＮＰトランジ
スタとそれに直列に接続されたスイッチング素子の同時
オンの期間を短くできる。このためスイッチング時に発
生する無効電流を減少することができる。これによって
回路の高周波動作を可能とできるという効果がある。
路に於けるインタフェイス用回路としてＰＮＰトランジ
スタを用い、そのＰＮＰトランジスタのターンオフタイ
ムを簡単な回路構成で実現できるので、ＰＮＰトランジ
スタとそれに直列に接続されたスイッチング素子の同時
オンの期間を短くできる。このためスイッチング時に発
生する無効電流を減少することができる。これによって
回路の高周波動作を可能とできるという効果がある。
第１図は本発明にかかる回路構成図、第２図は、ＰＮＰ
トランジスタのオフ時の等価回路図、第３図は本発明の
実施例を示す図、第４図は第３図図示実施例の動作タイ
ムチャート、第５図は本発明の他の実施例を示す回路図
、第６図は本発明の別の実施例を示す回路図、第７図は
従来のインバータ回路構成図である。 １．２・・・ＰＮＰトランジスタ、３，４．５・・・ス
イッチング素子、１５・・・ダイオード、１２．１６・
・・抵抗。
トランジスタのオフ時の等価回路図、第３図は本発明の
実施例を示す図、第４図は第３図図示実施例の動作タイ
ムチャート、第５図は本発明の他の実施例を示す回路図
、第６図は本発明の別の実施例を示す回路図、第７図は
従来のインバータ回路構成図である。 １．２・・・ＰＮＰトランジスタ、３，４．５・・・ス
イッチング素子、１５・・・ダイオード、１２．１６・
・・抵抗。
Claims (1)
- 【特許請求の範囲】 １、電源の高圧側端子にＰＮＰトランジスタのエッタを
接続し該ＰＮＰトランジスタのコレクタと電源の低圧側
端子との間にスイッチング素子を挿入接続し、該ＰＮＰ
トランジスタと該スイッチング素子を交互に導通させる
インバータ回路において、上記ＰＮＰトランジスタのオ
フのタイミングに該ＰＮＰトランジスタのベース端子と
エミッタ端子間を短絡するスイッチング素子を挿入した
ことを特徴とするインバータ回路。 ２、特許請求の範囲第１項記載のものにおいて、上記Ｐ
ＮＰトランジスタのエミッタと上記電源との間に電圧降
下を発生させるデバイスを挿入接続したことを特徴とす
るインバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61263806A JPS63119322A (ja) | 1986-11-07 | 1986-11-07 | インバ−タ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61263806A JPS63119322A (ja) | 1986-11-07 | 1986-11-07 | インバ−タ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63119322A true JPS63119322A (ja) | 1988-05-24 |
Family
ID=17394504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61263806A Pending JPS63119322A (ja) | 1986-11-07 | 1986-11-07 | インバ−タ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63119322A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH033417A (ja) * | 1989-05-30 | 1991-01-09 | Nec Corp | 半導体集積回路 |
-
1986
- 1986-11-07 JP JP61263806A patent/JPS63119322A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH033417A (ja) * | 1989-05-30 | 1991-01-09 | Nec Corp | 半導体集積回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3666843B2 (ja) | 絶縁ゲート型半導体素子のゲート回路 | |
| US6326831B1 (en) | Level shift circuit | |
| US10461730B1 (en) | Adaptive multi-level gate driver | |
| JP2003079131A (ja) | 駆動制御装置、電力変換装置、電力変換装置の制御方法、および電力変換装置の使用方法 | |
| US4547686A (en) | Hybrid power semiconductor switch | |
| JPS61107813A (ja) | 半導体装置 | |
| JPH0642179B2 (ja) | 短絡保護機能を改良した電力トランジスタ駆動回路 | |
| JP2952897B2 (ja) | ゲート駆動回路 | |
| US4746813A (en) | Switching circuit for inductive load with RFI suppression | |
| JP3568848B2 (ja) | 絶縁ゲート型半導体素子のゲート回路 | |
| JP3900178B2 (ja) | レベルシフト回路 | |
| US6683777B2 (en) | Semiconductor protective control unit for controlling output transistors connected to inductive load | |
| JP3602011B2 (ja) | 制御回路 | |
| JPS63119322A (ja) | インバ−タ回路 | |
| JP4013011B2 (ja) | スイッチング電源回路 | |
| JP2870945B2 (ja) | 誘導加熱調理器 | |
| JP2003189590A (ja) | 直列接続された電圧駆動型半導体素子の制御装置 | |
| JP2004088892A (ja) | 絶縁ゲート型半導体素子のゲート回路 | |
| JPH11234108A (ja) | 誘導負荷をスイッチングするためのスイッチング装置 | |
| EP0146479A2 (en) | Method and apparatus for reducing the storage time in a saturated transistor | |
| JP2001298943A (ja) | スイッチング電源回路 | |
| JP2805949B2 (ja) | スイッチング出力回路 | |
| JPH05191240A (ja) | 短絡保護回路 | |
| JPS59167119A (ja) | 低損失高速トランジスタ | |
| US20040245938A1 (en) | Drive circuit for operating at least one lamp in an associated load circuit |