JP2805949B2

JP2805949B2 - スイッチング出力回路

Info

Publication number: JP2805949B2
Application number: JP2011325A
Authority: JP
Inventors: 政富美中村; 利明鶴岡
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1990-01-19
Filing date: 1990-01-19
Publication date: 1998-09-30
Anticipated expiration: 2013-09-30
Also published as: JPH03214923A

Description

【発明の詳細な説明】産業上の利用分野本発明は主としてゲート回路の駆動及びパワー電界効
果型トランジスタの駆動等パルス出力を得るためのスイ
ッチング出力回路に関するものである。

従来の技術第８図は、従来のTTL出力段に用いられているスイッ
チング出力回路である。NPN型トランジスタ１のエミッ
タは抵抗２を介して直流電源３の一端に接続され、トラ
ンジスタ１のコレクタは抵抗４を介して直流電源３の他
端に接続され、NPN型のトランジスタ５のベースはトラ
ンジスタ１のコレクタに接続されている。この場合の抵
抗４は、トランジスタ５のベースに電流を供給するため
の電流供給手段となる。トランジスタ５のコレクタは直
流電源３の他端に接続され、エミッタは抵抗６を介して
直流電源３の一端に接続されている。NPN型のトランジ
スタ７のベースはトランジスタ５のエミッタに、コレク
タは直流電源３の他端に接続されている。NPN型のトラ
ンジスタ８のベースはトランジスタ１のエミッタに、エ
ミッタは直流電源３の一端に、コレクタはトランジスタ
７のエミッタに接続され、トランジスタ７のエミッタと
トランジスタ８のコレクタの共通点より出力が取り出さ
れる。

次に動作について説明する。まず、トランジスタ１の
ベースに電圧V_BOFF（トランジスタがオフとなるベース
・V_EE間電圧）が印加された場合、トランジスタ１、８
はオフ状態、トランジスタ５、７はオン状態となり出力
はハイレベル（Ｈ）状態となる。

次にトランジスタ１のベースに電圧V_BON（トランジス
タがオンとなるベース・V_EE間電圧）が印加された場
合、トランジスタ１、８はオン状態、トランジスタ５、
７はオフ状態となり出力ローレベル（Ｌ）状態となる。

トランジスタ１のベースに電圧V_BON、電圧V_BOFFを交
互に印加したすなわちパルスを印加した場合のトランジ
スタ１のオン、オフ状態、トランジスタ８のオン、オフ
状態、トランジスタ７のオン、オフ状態、出力電圧V
_O（Ｈレベル、Ｌレベル）V_CCからトランジスタ７、８を
経て直流電源３の一端V_EEへ流れる貫流電流I_Tの波形を
それぞれ第９図のタイミングチャートに示す。

一般にトランジスタがオンからオフに変化するすなわ
ちターンオフする場合、ベース蓄積電荷のために遅延時
間（以後蓄積効果と言う）を生じるが、オフからオンに
変化するすなわちターンオンする場合には、トランジス
タの遅延時間は非常に短かいが、ベース・エミッタ間に
は無視できない程度の大きなジャンクション容量が存在
し、その容量を充電するための時間は無視できない程度
で、ターンオフする場合の遅延時間（以後ベース充電効
果と言う）となる。

ベース蓄積電荷を放電するために付けられたのが抵抗
２、６で、蓄積効果を小さくするため、抵抗６を小さく
すると消費電力が増大し、又、抵抗２を小さくするとト
ランジスタ１のコレクタ電流を大きくする必要があるの
でやはり消費電力が増大する。抵抗２、６を小さくする
には限度があり、やはり大きな蓄積効果を生じてしま
う。

第９図のタイミングチャートにおいて、トランジスタ
１のベース電圧がV_B1OFFからV_B1ONに変化しトランジス
タ１が時刻T_Sにおいてターンオンした場合、トランジス
タ８はベース充電効果のため時間T_C4だけ遅れてオンと
なる。一方トランジスタ７はトランジスタ５、７両者の
蓄積効果のため相当の遅延時間T_F3を経過してオフとな
る。よってT_F3-T_C4の時間帯ではトランジスタ７、８が
同時オンとなり直流電源３のV_CCからV_EEへトランジスタ
７、８を過て貫通電流T_Tが流れる。又、トランジスタ１
のベース電圧がV_BONからV_BOFFに変化して時刻T_Fにおい
てトランジスタ１がターンオフした場合、トランジスタ
８は同様に蓄積効果のため遅延時間T_F4だけ遅れてオフ
となる。一方トランジスタ７はトランジスタ５、７のベ
ース充電効果による遅延時間T_C3だけ遅れてオンとな
る。よってT_F4-T_C3の時間帯では同様にトランジスタ
７、８が同時オンとなり貫通電流I_T流れ、第９図I_Tの波
形となる。

発明が解決しようとする課題この貫通電流は消費電力の増大をまねき、IC化した場
合等、パッケージの大型化等の問題となったり又、この
貫通電流はスイッチング周波数に比例するので高速化が
できなくなる等の問題があった。特に本スイッチング出
力回路でパワー電界効果型トランジスタを駆動する場合
には、電界効果型トランジスタのゲート静電容量が大き
いのでトランジスタ７、８をエミッタ面積の大きいトラ
ンジスタにする必要がある。このような場合には貫通電
流のピーク値が増々大きくなり、（数百mA〜数Ａ程度）
暴大な消費電力となるので、とても普通のパッケージの
ICに実装することは不可能である。

本発明は上記のような問題点を解決するためになされ
たもので高周波でスイッチング動作をしても貫通電流が
ほとんどなく消費電力を抑えたスイッチング出力回路を
得ることを目的とするものである。

課題を解決するための手段この課題を解決するために本発明は、直流電源と、ト
ランジスタのベースに電流を供給するための電流供給手
段と、コレクタが前記電流供給手段に接続され、ベース
に入力されるパルス信号により導通、非導通となる第１
のトランジスタと、ベースが前記第１のトランジスタの
コレクタと前記電流供給手段に、コレクタが前記直流電
源の一端に接続された第２のトランジスタと、ベースが
前記第２のトランジスタのエミッタにコレクタが前記直
流電源の一端に接続された第３のトランジスタと、ベー
スが前記第１のトランジスタのエミッタに、エミッタが
前記直流電源の他端に接続された第４のトランジスタを
有し、前記第３のトランジスタのエミッタと前記第４の
トランジスタのコレクタの共通点より出力を得るととも
に、前記第３のトランジスタのベースと前記直流電源の
他端間に接続された、電圧降下素子と第５のトランジス
タのコレクタ、エミッタとの直列回路で構成される第３
のトランジスタのベース蓄積電荷放電回路と前記第４の
トランジスタのベース、エミッタ間にコレクタ、エミッ
タが接続された第６のトランジスタで構成される第４の
トランジスタのベース蓄積電荷放電素子を有し、前記第
５のトランジスタには、前記第２のトランジスタに対し
て同位相、前記第６のトランジスタには、前記第１のト
ランジスタに対して逆位相のパルスをそれぞれのベース
に入力するように構成したものである。

作用本発明の第５のトランジスタ電圧降下素子及び第６の
トランジスタによる構成により第３のトランジスタ及び
第４のトランジスタのベース蓄積電荷の放電を行い、蓄
積効果による遅延時間を低減させるので、貫通電流を低
減することとなる。

又、本発明の構成により第３及び第４のトランジスタ
のオン、オフのタイミングを所望時間だけずらせ、第３
及び第４のトランジスタの同時導通時間を低減させるの
で、貫通電流を低減又は極小にすることが可能となる。

実施例以下本発明の一実施例の構成について説明する。

第１図は本発明の第１の実施例によるスイッチング出
力回路を示す回路図である。10、11、12、13はNPN型の
第１、第２、第３、第４のトランジスタで従来例と同様
の構成である。14はNPN型の第５のトランジスタ、15は
ダイオードであり、電圧降下素子として使っている。16
はNPN型の第６のトランジスタで、第５のトランジスタ1
4は第１のトランジスタ10と同位相でオン、オフするの
に対し第６のトランジスタ16はそれと逆位相でオン、オ
フするようにベースにパルスが印加される。又、17は直
流電源、18は第２のトランジスタ11のベース（第４のト
ランジスタ13のベース）に電流を供給するための電流源
として働く電流供給手段である。

次に動作について説明する。第２図は第１図の回路の
動作を説明したタイムチャートであり、トランジスタ10
〜14、16についてはそれぞれのトランジスタのオン、オ
フ状態の変化を示し、出力電圧V_O及び貫通電流I_Tについ
ては電圧及び電流の変化を示している。尚、第１、第５
のトランジスタ10,14と第６のトランジスタ16について
は実際にはベース充電効果による遅れと蓄積効果による
遅れ時間が存在するが、それらが一応等しくなると仮定
するとその遅れは相殺されるので第２図では無視してい
る。

第１〜第４のトランジスタ10〜13の基本的な動作につ
いては省略し、異なる点のみ説明をする。まず第１のト
ランジスタ10のベースに印加される電圧がV_BOFFからV_BO
Nに変化して時刻T_Sにおいて第１のトランジスタ10がタ
ーンオフとなり、次段に接続された第４のトランジスタ
13はベース充電効果のため時間T_C4だけ遅れてターンオ
ンとなる。尚この場合の遅れ時間は従来例と同じであ
る。一方第３のトランジスタ12は第２、第３のトランジ
スタ11、12蓄積効果のため時間T_F3だけ遅れてオフとな
る。

従来例のT_F3に比べて第１図、第２図の実施例のT_F3が
非常に短かくなっている理由を以下に述べる。従来例の
場合、第８図のトランジスタ７のベース、V_EE間には抵
抗６が接続されているだけなのでトランジスタ７の蓄積
効果は大きくなる。それに対し第１図の実施例では、第
２のトランジスタ11が完全にオフになる以前に第５のト
ランジスタ14によってV_EEレベル＋V_D1（ダイオード15の
順方向降下電圧）の電位に強制的に落とし、かつ第４の
トランジスタ13のコレクタV_EE間に存在するジャンクシ
ョン容量及び出力に接続される負荷容量（普通この種の
出力端子には次段にゲート回路や電界効果型トランジス
タのスイッチング素子が接続されるがその入力には必ず
入力容量が存在する。特に電界効果型トランジスタの場
合かなり大きなものとなる。）に充電された電圧（第３
のトランジスタ12がオフする前の状態は出力はＨレベル
となっている。）により第３のトランジスタ12のベー
ス、エミッタ間に逆バイアスがかかり、かつベース、エ
ミッタ間は低インピーダンスで結ばれるので第３のトラ
ンジスタ12の蓄積効果は非常に小さくなる。

一方第２のトランジスタ11においては、従来例では、
トランジスタ５のベースはトランジスタ１によってV_EE
レベルに強制的にショートされる（トランジスタ１のエ
ミッタ電位はトランジスタ１がオンになったばかりの瞬
間ではトランジスタ８のベース充電効果が大きいので、
またV_EE電位である）がトランジスタ５のエミッタには
抵抗６があるだけで、トランジスタ５のエミッタ、トラ
ンジスタ７のベースにはV_EEに対して大きなジャンクシ
ョン容量がなく、ベース、エミッタ間に逆バイアスがか
かりにくい。それに対し第１図の実施例では、ダイオー
ド15のアノード側（ダイオード15を構成しているトラン
ジスタのコレクタ）、V_EE間及び第５のトランジスタ14
のコレクタ、V_EE間とダイオード15の両端子間には比較
的大きなジャンクション容量が存在し、ベース、エミッ
タ間に強い逆バイアスをかけることができ、第２のトラ
ンジスタ11の蓄積効果も非常に小さくなる。これらの理
由により第１の実施例のT_F3は非常に短かくなるのであ
る。

次に第２図の時刻T_Fにおいて第１のトランジスタ10の
ベースに印加される電圧がV_BONからV_BOFFに変化して第
１のトランジスタ10がターンオフになり、次段に接続さ
れた第２、第３のトランジスタ11、12がターンオフとな
る。この際充電効果によりT_C3の遅れが生じるがこれは
従来例と全く変わりはない。第１のトランジスタ10がオ
フすると第４のトランジスタ13のベース電流は供給され
なくなり、第４のトランジスタ13は蓄積効果のため長い
遅れ時間の後ターンオフとなるはずであるが、第１図の
回路では第４のトランジスタ13のベース、エミッタ間に
第６のトランジスタ16が接続され、第１のトランジスタ
10がターンオフとなると同時に第６のトランジスタ16が
ターンオンとなるので、第４のトランジスタ13のベー
ス、エミッタ間は低インピーダンスでショート状態とな
り蓄積効果は非常に小さくなり、従来例のT_F4に対し実
施例（第１図）のT_F4は非常に短かくなる。

一方貫通電流は第３、第４のトランジスタ12、13が同
時オンしている時、すなわち第２図のT_F3-T_C4、T_F4-T_C3
の時間に流れ、第２図のI_Tで示す波形となり、従来例の
第９図と比較すると、貫通電流の流れている時間及びそ
のピーク電流が非常に小さくなり、それによるパワーロ
スが軽減されていることがわかる。尚、貫通電流が流れ
ている時間に比例してピーク電流が小さくなるのは、実
際には第３、第４のトランジスタ12、13のオン、オフが
瞬時に起こるのではなく、ある時間を要して、能動領域
を通過してオン、オフが起こることに起因する。

第３図は第１図の実施例のダイオード15を除いた回路
図である。次にダイオード15（電圧降下素子）の役割に
ついて説明する。第１、第５のトランジスタ10、14がオ
ン、第６のトランジスタ16がオフの状態（出力電圧V_Oが
Ｌレベルの状態）では当然第２、第３のトランジスタ1
1、12はオフ、第４のトランジスタ13はオンとなる。そ
して第４のトランジスタ13のベース、エミッタ間にはV
_BE4なる順方向降下電圧（約0.7V）が、又第１のトラン
ジスタ10のコレクタ、エミッタ間には、V_CE1なるコレク
タ、エミッタ間飽和電圧が存在するので、第２のトラン
ジスタ11のベース電位はV_EEを基準に考えるとV_BE4＋V
_CE1となる。そして、第５のトランジスタ14のコレク
タ、エミッタ間にはV_CE5なるコレクタ、エミッタ間飽和
電圧が存在するので第２のトランジスタ11のエミッタ電
位はV_CE5となる。従って第２のトランジスタ11のベー
ス、エミッタ間には、V_BE4＋V_CE1−V_CE5なる電圧が印加
されることになる。第１、第５のトランジスタ10、14の
V_CE1とV_CE5がほぼ同じ電圧であると仮定すると、第２の
トランジスタ11のベース、エミッタ間にはV_BE4（0.7V）
と等しい電圧が印加され、トランジスタ11は順バイアス
となる。その結果第１、第５のトランジスタ10、14がオ
ン、第６のトランジスタ16がオフすなわち出力がＬレベ
ルの状態では常時第２のトランジスタ11のコレクタ電流
が第５のトランジスタ14を介してV_EEに流れ、貫通電流I
_T2として消費される。

第３図のダイオード15のない回路では、第１図の回路
と同様に第３、第４のトランジスタ12、13を通って流れ
る貫通電流を抑えることはできるが、それと裏腹に第
２、第５のトランジスタ11、14を通って貫通電流が流れ
るという新しい問題を持つことになる。

第４図は、第２の実施例であり、第６のトランジスタ
16の動作に対し第１、第５のトランジスタ10、14の動作
を若干遅らせたものであり、第７、第８のトランジスタ
19、20は若干の遅れ時間を持たせるためと、第１、第５
のトランジスタ10、14のベースに印加するパルスを第６
のトランジスタ16のベースに対し逆位相にする位相反転
機能を持たせるために追加した。又、電流供給手段21、
22をそれぞれ第１、第５のトランジスタ10、14のベース
電流の供給源として設けたものであり、第６、第７、第
８のトランジスタ16、19、20のベースに共通にパルスを
印加する構成としたものである。

まず時刻T_Sにおいて第７、第８、第６のトランジスタ
19、20、16のベース電圧がV_BONからV_BOFFに変化して第
７、第８、第６のトランジスタ19、20、16がターンオフ
となる動作から説明する。第１、第５のトランジスタ1
0,14は時刻T_Sよりベース充電効果によるT_C1、T_C5なる時
間遅れてオンとなる。又、第２のトランジスタ11は第１
のトランジスタ10がオンした後、蓄積効果による遅れの
後、オフとなり第３のトランジスタ12は第５のトランジ
スタ14がオンした後蓄積効果によるT_F3なる時間遅れて
オフとなる。第４のトランジスタ13は第１のトランジス
タ10がオンになってからベース充電効果によるT_C4なる
時間遅れてオンとなる。従って、貫通電流I_Tは第３、第
４のトランジスタ12、13が共にオンの時間、すなわちT
_C5＋T_F3−T_C1−T_C4なる時間のみ流れることになる。こ
れは、第１図、第２図の場合と比較するとT_C5とT_C1が同
じ遅れ時間であると仮定するとT_C1及びT_C5の遅れ時間分
全体に遅れているだけで貫通電流としては全く差はな
い。

次に時刻T_Fにおいて第７、第８、第６のトランジスタ
19、20、16のベース電圧がV_BOFFからV_BONに変化して第
７、第８、第６のトランジスタ19、20、16がターンオフ
となる動作を説明する。第１、第５のトランジスタ10,1
4は時刻T_Fより蓄積効果によるT_F1、T_F5なる時間遅れて
オフとなる。又、第３のトランジスタ12は第２、第３の
トランジスタ11、12のベース充電効果によるT_F1又はT_F5
のいずれか大きい方よりさらにT_C3なる時間遅れてオン
となる。（第１、第５のトランジスタ10、14共にオフに
なるまで第３のトランジスタ12はオンしないから）時刻
T_Fにおいて、第１のトランジスタ10はまだオフしていな
いので第４のトランジスタ13はベース電流の供給を受け
ようとするが、時刻T_Fにおいて第６のトランジスタ16が
オンとなるので、第１のトランジスタ10のエミッタ電流
は第６のトランジスタ16の方に流れて第４のトランジス
タ13のベースへは供給されなくなり、時刻T_Fより第４の
トランジスタ13の蓄積効果によるT_F4なる時間遅れてト
ランジスタ13はオフとなる。従って貫通電流I_Tは第３、
第４のトランジスタ12、13が共にオンの時間、すなわち
T_F4-T_F1又はT_F5のいずれか大きい方−T_C3なる時間のみ
流れることになる。これは第１図、第２図の場合に比較
するとさらに貫通電流の流れている時間も短かくなり、
又、そのピーク電流もさらに小さくなる。

次に第３の実施例について説明する。回路は第４図と
同様の構成とし、電流供給手段21、22の電流値を、第１
のトランジスタ10及び第５のトランジスタ14を駆動する
ために必要なベース電流に対して必要以上に増加させる
ことにより貫通電流の低減を図ったものである。

先ず電流供給手段22の電流値を増加させた場合、第５
のトランジスタ14のベース電流が大きくなり、第５のト
ランジスタ14の飽和度が上がるので、第５のトランジス
タ14の蓄積効果が大きくなり、第５のトランジスタ14の
ターンオフ時（出力電圧V_Oの立上り時）の貫通電流の流
れる時間はT_F4-T_F1又はT_F5のいずれか大きい方−T_C3で
あるから貫通電流の流れる時間は第２の実施例よりさら
に短かくなることがわかる。

一方、第５のトランジスタ14のターンオフ時において
は電流供給手段22の電流値を上げた場合、第５のトラン
ジスタ14のベース電流は大きくなり、第５のトランジス
タ14のベース充電効果による遅れ時間T_C5は小さくな
る。第５のトランジスタ14のターンオフ時（出力電圧V_O
の立下り時）の貫通電流の流れる時間はT_C5＋T_F3−T_C1
−T_C4であるから、貫通電流の流れる時間は第２の実施
例よりさらに短かくなることがわかる。

次に電流供給手段21の電流値を上げた場合も第１のト
ランジスタ10のターンオフ時（出力電圧V_Oの立上り時）
において前途の第５のトランジスタ14と同様のように第
２の実施例よりもさらに貫通電流の流れる時間を小さく
することができる。尚貫通電流の流れる時間が小さくな
れば貫通電流のピーク値も小さくなることは言うまでも
ない。

又、電流供給手段21、22の両者の電流値を上げた場合
も同様の動作となり同様の効果を得ることができる。

次に第４の実施例について説明する。回路は第４図と
同様の構成とし、第１、第５、第６のトランジスタ10、
14、16のエミッタ面積第５、第６のトランジスタ10、1
4、16に流すエミッタ電流に必要なエミッタ面積に対し
て必要以上に大きくし、貫通電流の低減を図ったもので
ある。

先ず第１のトランジスタ10のエミッタ面積を大きくす
る。第１のトランジスタ10のターンオフ時（出力電圧V_O
の立上り時）には、前述の電流供給手段21の電流値を上
げた時と同様に第１のトランジスタ10の蓄積効果が大き
くなり、貫通電流の低減を図ることができる。

一方第１のトランジスタ10のターンオフ時（出力電圧
V_Oの立下り時）には、エミッタ面積が大きくなっている
ことから、ベース充電効果が大きくなり、第５図のT_C1
が大きくなる。貫通電流が流れる時間はT_C5＋T_F3−T_C1
−T_C4となるので、貫通電流が流れる時間が短かくな
り、貫通電流の低減を図ることができる。

次に第５のトランジスタ14のエミッタ面積を大きくす
る。第５のトランジスタ14のターンオフ時（出力電圧V_O
の立上り時）には、前述の電流供給手段22の電流値を上
げた時と同様に第５のトランジスタ14の蓄積効果が大き
くなり、貫通電流の低減を図ることができる。以上の構
成により第３の実施例と同様の効果を発揮することがで
きるが、第４の実施例は電流供給手段の電流値を上げな
くても良いので消費電力の低減としては、第３の実施例
より効果が大きい。

次に第６のトランジスタ16のエミッタ面積を大きくす
る。この場合の動作を第６図に従って説明する。第６の
トランジスタ16がターンオフとなる時（出力電圧V_Oの立
下り時）において、大きなエミッタ面積を有する第６の
トランジスタ16は大きな蓄積効果を持つので、第６図の
T_F6なる遅れ時間の後オフとなる。そのために、その時
点では第１のトランジスタ10は既にオンになっており第
４のトランジスタ13のベース電流を供給しようとする
が、第６のトランジスタ16がその時点までオンになって
おり、第４のトランジスタ13のベース、エミッタ間をシ
ョートしているので、第４のトランジスタ13はオンしな
い。T_Sより蓄積効果によるT_F6なる時間遅れた後第６の
トランジスタ16がオフになり第４のトランジスタ13のベ
ース電流の供給が開始され、さらにベース充電効果によ
るT_C4なる遅れ時間の後第４のトランジスタ13はオンと
なる。従って貫通電流の流れる時間は、T_C5＋T_F3−T_F6
−T_C4となり、T_F6が大きい場合には貫通電流の流れる時
間は非常に短かくなることがわかる。

尚、当然のことではあるが、第４の実施例は説明がし
やすいので第４図の回路を中心に説明を行ったが、第１
図の回路でも全く同様に適用できることは言うまでもな
い。

次に第５の実施例について説明する。第７図は集積回
路の一部のNPN型のトランジスタの構造の一例を示す断
面図である。図において基板23、分離領域24、コレクタ
層25、ベース領域26、エミッタ領域27、コレクタ拡散層
28、コレクタ電極29、ベース電極30、エミッタ電極31、
基板、コレクタ層間埋込形高不純物濃度層32は通常のNP
Nトランジスタを構成している。この構成にさらに高不
純物濃度層32とコレクタ拡散層28をコレクタ層25より不
純物濃度の高い層（コレクタウォール拡散層33）で接続
する。この構成のトランジスタを以後コレクタウォール
型トランジスタと呼ぶことにする。この構成のトランジ
スタは通常のトランジスタよりも飽和度が非常に高く、
蓄積効果が非常に大きい特性を有する。この構成のトラ
ンジスタはエミッタ面積を変えずに蓄積効果を大きくす
ることができるので、ベース充電効果に影響を与えずに
蓄積効果のみを大きくすることができるのもこの構成の
トランジスタの特質である。

第５の実施例はこのコレクタクォール型トランジスタ
を第４図の第１、第５、第６のトランジスタ10、14、16
に応用したものである。

先ず、第１のトランジスタ10にコレクタウォール型ト
ランジスタを用いた場合、蓄積効果が大きいので第１の
トランジスタ10のターンオフ時（出力電圧V_O立上り時）
において遅れ時間（第６図のT_F1）が長くなる。貫通電
流が流れる時間はT_F4-T_F1又はT_F5のいずれか大きい方−
T_C3であるから、貫通電流の流れる時間をさらに短かく
することができ、貫通電流I_Tの低減を図ることができ
る。

次に第５のトランジスタ14にコレクタウォール型トラ
ンジスタを用いた場合においても、第１のトランジスタ
10に用いた場合と同様に貫通電流I_Tの低減を図ることが
できる。

次に第６のトランジスタ16にコレクタウォール型トラ
ンジスタを用いた場合においても、前述の第６のトラン
ジスタ16のエミッタ面積を大きくした場合と同様に第６
のトランジスタ16のターンオフ時（出力電圧V_O立下り
時）において貫通電流I_Tの低減を図ることができる。

尚、当然のことではあるが第５の実施例は説明しやす
いので第４図の回路を中心に説明を行ったが、第１図の
回路でも全く同様に適用できることは言うまでもない。
又、コレクタウォール型トランジスタを用いた場合に
は、用いたトランジスタのターンオフのみに作用し、タ
ーンオフには作用しない。

第４及び第５の実施例に用いたエミッタ面積を大きく
したり、コレクタウォールを施したりすることはコレク
タ、エミッタ間等価抵抗が減少するので、次段に接続さ
れるトランジスタのターンオフ時の蓄積効果を軽減する
働きがある。例えば第５のトランジスタ14にこれを適用
した場合、その次の段の第３のトランジスタ12のターン
オフ時の蓄積効果が軽減され、第６図のT_F3が短かくな
り、貫通電流がさらに軽減されるように働く。又、第６
のトランジスタ16にこれを適用した場合、その次の段の
第４のトランジスタ13のターンオフ時の蓄積効果が軽減
され、第６図のT_F4が短かくなり、貫通電流がさらに短
かくなるように働く。

以上のように、電流供給手段21、22の電流値を増加分
を調整したり、NPN型の第１、第５、第６のトランジス
タ10、14、16のエミッタ面積の増加分を調整したり、第
１、第５、第６のトランジスタ10、14、16にコレクタウ
ォールを施したりすることによって、貫通電流を軽減す
ることができ、又、これらの調整を単独又は任意の組合
せを行うことによって貫通電流極小状態（ほとんど第
３、第４のトランジスタ12、13の同時オンがない状態）
を実現することができる。（この調整を単独で行うか組
合せで行うかどういう組合せにするかは使用するトラン
ジスタのスピードによって決めてやれば良い。）又、それぞれの調整は、コレクタウォールのように、
蓄積効果だけに効くものと、電流値やエミッタ面積のよ
うに蓄積効果とベース充電効果の両方に効くものとがあ
り、又、それぞれのトランジスタに独立で調整ができる
ので微妙な調整が可能である。

実際の調整では、貫通電流が極小であれば良いと言っ
て第３、第４のトランジスタ12、13が共にオフする期間
を長くし過ぎて良くない結果となる。それは、出力電力
がＨからＬへ、ＬからＨに変化する過程で、第３、第４
のトランジスタ12、13の両方がオフとなるのでその間、
出力端子のインピーダンスが無限大になり、出力電圧V_O
の立上り、立下りの波形が悪くなることである。しか
し、上述したような調整を行うことにより、この期間を
最適化し、貫通電流の極小にし、かつ、良好な出力波形
を得ることができる。

本発明のような貫通電流軽減方法では、トランジスタ
のジャンクション温度が上昇すると蓄積効果は増大し、
下降すると減少する。又、ベース充電効果はベース、エ
ミッタ間電圧が減少するのでその逆となるので、温度が
上昇すると、第１、第５、第６のトランジスタ10、14、
16のオフになるタイミングが遅く、オンになるタイミン
グは早くなる。そのため貫通電流は、温度が上がれば減
少する方向になるのでジャンクションの温度上昇を抑制
する方向に働く利点がある。

尚、上記実施例では、NPN型トランジスタによって回
路を構成したが、PNP型トランジスタあるいは両者の組
合せによっても同様に実施できることは言うまでもな
い。

発明の効果以上のように本発明によれば以下の効果を奏すること
ができる。

第１〜第５の実施例によれば第３、第４のトランジス
タが同時オンする時間を低減、又は極小とし、パワー電
界効果型トランジスタを駆動する場合等、大電流の駆動
が必要で第３、第４のトランジスタのエミッタ面積が大
きい場合でも貫通電流による消費電力を軽減又は極小と
することができる。尚この効果は直流電源のV_CC、V_EE間
の電位差（電源電圧）が高い程スイッチング周波数が上
がる程顕著な効果を発揮する。従って電源電圧が高い場
合でも、スイッチング周波数の高周波化、パッケージの
小型化、高集積化が可能となる。（電源電圧が比較的低
く、集積度が高くなく、消費電力がある程度許容できる
TTLでは従来例の回路が使用されているのはこのためで
ある。）第１〜第５の実施例で使用される電圧降下素子は、出
力電圧V_Oが（Ｌ）レベルにおける、第２、第５トランジ
スタの同時導通を防ぎ、消費電力の第２、第５トランジ
スタを通る貫通電流を零にすることができる。尚この効
果は電源電圧が高い程顕著な効果を発揮する。

電流供給手段の電流値の増加分を調整したり第１、第
５、第６のトランジスタのエミッタ面積の増加分を調整
したり、第１、第５、第６のトランジスタにコレクタウ
ォールを施したり、これらの調整を単独又はその組合
せ、又、第１及び第２の実施例との組合せを行いそれぞ
れの特質を生かせることにより第３、第４のトランジス
タのオン、オフのタイミングを微妙に調整でき、貫通電
流の低減あるいは極小状態を実現でき、かつ良好な出力
波形を得ることができる。

トランジスタのジャンクション温度が上昇すると消費
電力が下がる方向に変化するので、ジャンクション温度
の上昇が抑制される方向に働き、熱暴走等の危険が全く
なく、安全性が高い、以上のように本発明は工業的価値
大なるものである。

【図面の簡単な説明】

第１図は本発明の一実施例によるスイッチング出力回路
を示す回路図、第２図は第１図に示すスイッチング出力
回路各部の波形を示すタイミングチャート、第３図は、
電圧降下素子がない場合のスイッチング出力回路を示す
回路図、第４図は他の実施例によるスイッチング出力回
路を示す回路図、第５図、第６図は第４図に示すスイッ
チング出力回路各部の波形を示すタイミングチャート、
第７図はコレクタウォールを施したトランジスタの構造
を示す断面図、第８図は従来のスイッチング出力回路を
示す回路図、第９図は第８図に示すスイッチング出力回
路各部の波形を示すタイミングチャートである。図において、10、11、12、13、14、16、19、20……NPN
型のトランジスタ、15……電圧降下素子としてのダイオ
ード、17……直流電源、18、21、22……電流供給手段。

Claims

(57)【特許請求の範囲】

【請求項１】直流電源と、トランジスタのベースに電流
を供給するための電流供給手段と、コレクタが前記電流
供給手段に接続され、ベースに入力されるパルス信号に
より導通、非導通となる第１のトランジスタと、ベース
が前記第１のトランジスタのコレクタと前記電流供給手
段に、コレクタが前記直流電源の一端に接続された第２
のトランジスタと、ベースが前記第２のトランジスタの
エミッタに、コレクタが前記直流電源の一端に接続され
た第３のトランジスタと、ベースが前記第１のトランジ
スタのエミッタに、エミッタが前記直流電源の他端に接
続された第４のトランジスタを有し、前記第３のトラン
ジスタのエミッタと前記第４のトランジスタのコレクタ
との共通点より出力を得るとともに前記第３のトランジ
スタのベースと前記直流電源の他端間に接続された、電
圧降下素子と第５のトランジスタのコレクタ、エミッタ
との直列回路で構成される第３のトランジスタのベース
蓄積電荷放電回路と、前記第４のトランジスタのベー
ス、エミッタ間にコレクタ、エミッタが接続された第６
のトランジスタで構成される第４のトランジスタのベー
ス蓄積電荷放電素子を有し、前記第５のトランジスタに
は、前記第１のトランジスタに対して同位相、前記第６
のトランジスタには、前記第１のトランジスタに対して
逆位相のパルスをそれぞれのベースに入力するように構
成したスイッチング出力回路。
【請求項２】第１及び第５のトランジスタのベースに電
流を供給するために設けられた第２及び第３の電流供給
手段と、前記第６のトランジスタのベースに印加するパ
ルスに対して、逆位相のパルスを作り、前記第１及び第
５のトランジスタのベースに印加する第１及び第２の位
相反転手段を有し、位相反転をすると同時に若干の時間
遅れを持たせた請求項１記載のスイッチング出力回路。
【請求項３】第２及び第３の電流供給手段の少なくとも
一個の電流値を前記第１及び第５のトランジスタを駆動
するために必要なベース電流に対して、必要以上に増加
させ前記第３のトランジスタと前記第４のトランジスタ
の同時導通時間を低減させた請求項２記載のスイッチン
グ出力回路。
【請求項４】第１及び第５及び第６のトランジスタの少
なくとも一個のエミッタ面積を、前記第１及び第５及び
第６のトランジスタに流すエミッタ電流に必要なエミッ
タ面積に対して、必要以上に大きくさせ前記第３のトラ
ンジスタと前記第４のトランジスタの同時導通時間を低
減させた請求項１記載のスイッチング出力回路。
【請求項５】第１及び第５及び第６のトランジスタの少
なくとも一個に対しコレクタウォールを施こし、前記第
３のトランジスタと前記第４のトランジスタの同時導通
時間を低減させた請求項１記載のスイッチング出力回
路。