JPH0550892B2 - - Google Patents
Info
- Publication number
- JPH0550892B2 JPH0550892B2 JP60190705A JP19070585A JPH0550892B2 JP H0550892 B2 JPH0550892 B2 JP H0550892B2 JP 60190705 A JP60190705 A JP 60190705A JP 19070585 A JP19070585 A JP 19070585A JP H0550892 B2 JPH0550892 B2 JP H0550892B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- terminal
- transistors
- transistor
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000003321 amplification Effects 0.000 claims description 17
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 17
- 230000001052 transient effect Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 11
- 238000007493 shaping process Methods 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は出力回路に関し、特にMOS型集積回
路の出力回路に関する。
路の出力回路に関する。
従来、MOS型集積回路における出力回路は、
第４図に示すように、ドレイン端子を電源端子３
３に、ソース端子を出力端子３４に接続した第１
のトランジスタ３１と、ドレイン端子を出力端子
３４に、ソース端子をアース端子３５に接続した
第２のトランジスタ３２とから構成され、前記第
１のトランジスタ３１のゲート端子にはこのトラ
ンジスタをオン・オフする第１の入力信号VIN1の
入力端子３６が接続され、前記第２のトランジス
タ３２のゲート端子には、このトランジスタを前
記第１のトランジスタ３１のオン・オフとは逆の
関係にオフ・オンする第２の入力信号VIN2の入力
端子３７が接続されており、前記第１および第２
の入力信号VIN1、VIN2により、前記第１のトラン
ジスタ３１がオンのときは前記第２のトランジス
タ３２はオフに、前記第１のトランジスタ３１が
オフのときは前記第２のトランジスタ３２はオン
になり、この結果、出力端子３４に低レベル、高
レベルの出力信号VOUTを伝達していた。また前
記各トランジスタの動作において、ターンオンあ
るいはターンオフするタイミングは同時に行なわ
れていた。
第４図に示すように、ドレイン端子を電源端子３
３に、ソース端子を出力端子３４に接続した第１
のトランジスタ３１と、ドレイン端子を出力端子
３４に、ソース端子をアース端子３５に接続した
第２のトランジスタ３２とから構成され、前記第
１のトランジスタ３１のゲート端子にはこのトラ
ンジスタをオン・オフする第１の入力信号VIN1の
入力端子３６が接続され、前記第２のトランジス
タ３２のゲート端子には、このトランジスタを前
記第１のトランジスタ３１のオン・オフとは逆の
関係にオフ・オンする第２の入力信号VIN2の入力
端子３７が接続されており、前記第１および第２
の入力信号VIN1、VIN2により、前記第１のトラン
ジスタ３１がオンのときは前記第２のトランジス
タ３２はオフに、前記第１のトランジスタ３１が
オフのときは前記第２のトランジスタ３２はオン
になり、この結果、出力端子３４に低レベル、高
レベルの出力信号VOUTを伝達していた。また前
記各トランジスタの動作において、ターンオンあ
るいはターンオフするタイミングは同時に行なわ
れていた。
上述した従来の出力回路は、前記各トランジス
タがターンオンあるいはターンオフする過渡時に
おいて、瞬間的に各トランジスタが導通状態とな
り各トランジスタに大電流が流れ、また出力端子
に容量成分を含んだ負荷が接続されているときに
は、この容量成分への充放電のためにターンオン
するトランジスタを通して大電流が流れるので、
これらの瞬間的な大電流により集積回路内の電源
電圧が瞬間的に変動したり、ほかの回路への誘導
雑音が発生したりして集積回路の誤動作の原因に
なるという欠点があつた。
タがターンオンあるいはターンオフする過渡時に
おいて、瞬間的に各トランジスタが導通状態とな
り各トランジスタに大電流が流れ、また出力端子
に容量成分を含んだ負荷が接続されているときに
は、この容量成分への充放電のためにターンオン
するトランジスタを通して大電流が流れるので、
これらの瞬間的な大電流により集積回路内の電源
電圧が瞬間的に変動したり、ほかの回路への誘導
雑音が発生したりして集積回路の誤動作の原因に
なるという欠点があつた。
本発明の目的は、出力信号が低レベルから高レ
ベルへ、あるいは高レベルから低レベルへ変化す
る過渡時において発生する瞬間的な電源変動や誘
導雑音により集積回路が誤動作することを防止す
るよう構成された出力回路を提供することにあ
る。
ベルへ、あるいは高レベルから低レベルへ変化す
る過渡時において発生する瞬間的な電源変動や誘
導雑音により集積回路が誤動作することを防止す
るよう構成された出力回路を提供することにあ
る。
本発明の出力回路は、異つた電流増幅率を有す
る複数個のトランジスタで構成され且つこれら各
トランジスタのドレイン端子およびソース端子の
うちの一方は共に電源端子に、他方は共に出力端
子にそれぞれ接続された第１の回路と、異つた電
流増幅率を有し前記第１の回路と同数のトランジ
スタで構成され且つこれらの各トランジスタのド
レイン端子およびソース端子のうちの一方は共に
出力端子に、他方は共にアース端子にそれぞれ接
続された第２の回路と、前記第１の回路のトラン
ジスタをオン・オフさせる第１の入力信号の入力
端子と前記第１の回路の各トランジスタのゲート
端子との間、および前記第１の回路のトランジス
タのオン・オフとは逆の関係に前記第２の回路の
トランジスタをオフ・オンさせる第２の入力信号
の入力端子と前記第２の回路の各トランジスタの
ゲート端子との間にそれぞれ接続され、且つ第１
の回路および第２の回路のそれぞれの各トランジ
スタのターンオフのタイミングは同時でありター
ンオンのタイミングをわずかづつずらすように異
つた遅延量を有するように構成され、遅延量の長
短に対応してトランジスタの電流増幅率の大小が
対応するように接続された複数個の遅延回路とを
有している。
る複数個のトランジスタで構成され且つこれら各
トランジスタのドレイン端子およびソース端子の
うちの一方は共に電源端子に、他方は共に出力端
子にそれぞれ接続された第１の回路と、異つた電
流増幅率を有し前記第１の回路と同数のトランジ
スタで構成され且つこれらの各トランジスタのド
レイン端子およびソース端子のうちの一方は共に
出力端子に、他方は共にアース端子にそれぞれ接
続された第２の回路と、前記第１の回路のトラン
ジスタをオン・オフさせる第１の入力信号の入力
端子と前記第１の回路の各トランジスタのゲート
端子との間、および前記第１の回路のトランジス
タのオン・オフとは逆の関係に前記第２の回路の
トランジスタをオフ・オンさせる第２の入力信号
の入力端子と前記第２の回路の各トランジスタの
ゲート端子との間にそれぞれ接続され、且つ第１
の回路および第２の回路のそれぞれの各トランジ
スタのターンオフのタイミングは同時でありター
ンオンのタイミングをわずかづつずらすように異
つた遅延量を有するように構成され、遅延量の長
短に対応してトランジスタの電流増幅率の大小が
対応するように接続された複数個の遅延回路とを
有している。
次に、本発明の実施例について図面を参照して
説明する。
説明する。
第１図は本発明の第１の実施例を示す回路図で
ある。
ある。
第１図において、第１の回路１は電流増幅率の
異つた複数個のＰ型トランジスタ２ａ，２ｂ……
２ｎで構成され、前記の各Ｐ型トランジスタ２
ａ，２ｂ……２ｎのソース端子は共に電源端子３
に、ドレイン端子は共に出力端子４にそれぞれ接
続されている。第２の回路５は、電流増幅率が異
なり、第１の回路１のＰ型トランジスタ２ａ，２
ｂ……２ｎと同数のＮ型トランジスタ６ａ，６ｂ
……６ｎで構成され、前記の各Ｎ型トランジスタ
６ａ，６ｂ……６ｎのドレイン端子は共に出力端
子４に、ソース端子は共にアース端子７にそれぞ
れ接続されている。第１の回路１のＰ型トランジ
スタ２ａ，２ｂ……２ｎをオン・オフさせるため
の第１の入力信号VIN1の入力端子８と第１の回路
１のＰ型トランジスタ２ａ，２ｂ……２ｎの各ゲ
ート端子との間、および第２の回路５のＮ型トラ
ンジスタ６ａ，６ｂ……６ｎを第１の回路１の各
トランジスタのオン・オフとは逆の関係にオフ・
オンさせるための第２の入力信号VIN2の入力端子
９と第２の回路５のＮ型トランジスタ６ａ，６ｂ
……６ｎの各ゲート端子との間には、それぞれ遅
延回路１０ａ，１０ｂ……１０ｎ，１１ａ，１１
ｂ……１１ｎが次の構成と条件で接続されてい
る。
異つた複数個のＰ型トランジスタ２ａ，２ｂ……
２ｎで構成され、前記の各Ｐ型トランジスタ２
ａ，２ｂ……２ｎのソース端子は共に電源端子３
に、ドレイン端子は共に出力端子４にそれぞれ接
続されている。第２の回路５は、電流増幅率が異
なり、第１の回路１のＰ型トランジスタ２ａ，２
ｂ……２ｎと同数のＮ型トランジスタ６ａ，６ｂ
……６ｎで構成され、前記の各Ｎ型トランジスタ
６ａ，６ｂ……６ｎのドレイン端子は共に出力端
子４に、ソース端子は共にアース端子７にそれぞ
れ接続されている。第１の回路１のＰ型トランジ
スタ２ａ，２ｂ……２ｎをオン・オフさせるため
の第１の入力信号VIN1の入力端子８と第１の回路
１のＰ型トランジスタ２ａ，２ｂ……２ｎの各ゲ
ート端子との間、および第２の回路５のＮ型トラ
ンジスタ６ａ，６ｂ……６ｎを第１の回路１の各
トランジスタのオン・オフとは逆の関係にオフ・
オンさせるための第２の入力信号VIN2の入力端子
９と第２の回路５のＮ型トランジスタ６ａ，６ｂ
……６ｎの各ゲート端子との間には、それぞれ遅
延回路１０ａ，１０ｂ……１０ｎ，１１ａ，１１
ｂ……１１ｎが次の構成と条件で接続されてい
る。
(イ) 第１の回路１側に接続されている遅延回路１
０ａ，１０ｂ……１０ｎの出力波形は、低レベ
レから高レベルへの上昇ステツプのタイミング
は同時であり、高レベルから低レベルへの下降
ステツプのタイミングは少しづつずれるように
遅延量を変えて構成されている。
０ａ，１０ｂ……１０ｎの出力波形は、低レベ
レから高レベルへの上昇ステツプのタイミング
は同時であり、高レベルから低レベルへの下降
ステツプのタイミングは少しづつずれるように
遅延量を変えて構成されている。
(ロ) 第２の回路５側に接続されている遅延回路１
１ａ，１１ｂ……１１ｎの出波形は、高レベル
から低レベルへの下降ステツプのタイミングは
同時であり、低レベルから高レベルへの上昇ス
テツプのタイミングは少しづつずれるよう遅延
量を変えて構成されている。
１ａ，１１ｂ……１１ｎの出波形は、高レベル
から低レベルへの下降ステツプのタイミングは
同時であり、低レベルから高レベルへの上昇ス
テツプのタイミングは少しづつずれるよう遅延
量を変えて構成されている。
(ハ) トランジスタの電流増幅率の大小と対応し、
遅延量の長短が対応するように接続する。
遅延量の長短が対応するように接続する。
上記各遅延回路は、トランジスタ、抵抗素子、
容量素子、ダイオード等を組合わせることにより
容易に構成することができる。
容量素子、ダイオード等を組合わせることにより
容易に構成することができる。
第２図は本発明の第２の実施例を示す回路図で
ある。
ある。
第２の実施例は、第１の実施例に比較すると、
第１の回路１および第２の回路５が、それぞれ２
個のトランジスタで構成された最も簡単な実施例
であり、また遅延回路も、第１図に示されるよう
にそれぞれの入力端子から個別に分離された回路
でなく、一部の回路を共用し、しかも入力信号端
子も共用している。第１の回路１側に接続されて
いる遅延回路２０は信号の上昇時間が遅く、下降
時間が速い波形を作る波形成形回路２０ｃと、２
つのトランジスタの電流増幅率が共に中程度であ
るインバータ２０ａと２つのトランジスタのうち
アース側に接続されたトランジスタの電流増幅率
が小であり他方が大であるインバータ２０ｂとか
ら構成されている。従つて、インバータ２０ｂの
出力信号はインバータ２０ａの出力信号と比較す
ると、上昇ステツプのタイミングは同時で下降ス
テツプのタイミングがわずかに遅れた波形とな
る。一方、第２の回路５側に接続されている遅延
回路２１は、信号の上昇時間が速く、下降時間が
遅い波形を作る波形成形回路２１ｃと、２つのト
ランジスタの電流増幅率が共に中程度であるイン
バータ２１ａと、２つのトランジスタのうちアー
ス側に接続されたトランジスタの電流増幅率が大
であり、他方が小であるインバータ２１ｂとから
構成されている。従つて、インバータ２１ｂの出
力信号は、インバータ２１ａの出力信号と比較す
ると下降ステツプのタイミングは同時であり、上
昇ステツプのタイミングがわずかに遅れた波形と
なる。
第１の回路１および第２の回路５が、それぞれ２
個のトランジスタで構成された最も簡単な実施例
であり、また遅延回路も、第１図に示されるよう
にそれぞれの入力端子から個別に分離された回路
でなく、一部の回路を共用し、しかも入力信号端
子も共用している。第１の回路１側に接続されて
いる遅延回路２０は信号の上昇時間が遅く、下降
時間が速い波形を作る波形成形回路２０ｃと、２
つのトランジスタの電流増幅率が共に中程度であ
るインバータ２０ａと２つのトランジスタのうち
アース側に接続されたトランジスタの電流増幅率
が小であり他方が大であるインバータ２０ｂとか
ら構成されている。従つて、インバータ２０ｂの
出力信号はインバータ２０ａの出力信号と比較す
ると、上昇ステツプのタイミングは同時で下降ス
テツプのタイミングがわずかに遅れた波形とな
る。一方、第２の回路５側に接続されている遅延
回路２１は、信号の上昇時間が速く、下降時間が
遅い波形を作る波形成形回路２１ｃと、２つのト
ランジスタの電流増幅率が共に中程度であるイン
バータ２１ａと、２つのトランジスタのうちアー
ス側に接続されたトランジスタの電流増幅率が大
であり、他方が小であるインバータ２１ｂとから
構成されている。従つて、インバータ２１ｂの出
力信号は、インバータ２１ａの出力信号と比較す
ると下降ステツプのタイミングは同時であり、上
昇ステツプのタイミングがわずかに遅れた波形と
なる。
次に第１、第２の実施例の動作について説明す
る。
る。
第３図は、トランジスタの過渡状態と過渡電流
を示す波形図である。第３図において、上段は第
１の回路１および第２の回路５のそれぞれについ
てトランジスタ全体を一つのトランジスタに置き
換えた場合のトランジスタのオン・オフの状態を
示す波形図、中段は電源端子３から各トランジス
タを通してアース端子へ流れる過渡電流ITの波形
図、下段は容量性負荷の場合のその容量成分に充
放電される過渡電流ICの波形図を示す。
を示す波形図である。第３図において、上段は第
１の回路１および第２の回路５のそれぞれについ
てトランジスタ全体を一つのトランジスタに置き
換えた場合のトランジスタのオン・オフの状態を
示す波形図、中段は電源端子３から各トランジス
タを通してアース端子へ流れる過渡電流ITの波形
図、下段は容量性負荷の場合のその容量成分に充
放電される過渡電流ICの波形図を示す。
第１図および第２図で説明したように、第１、
第２の何れの実施例においても第１の回路１およ
び第２の回路５の各トランジスタのターンオンす
るタイミングを電流増幅率の小さいものから順次
わずかづつ遅らせてターンオフさせるように構成
されているので、ターンオン・ターンオフの過渡
時における電源端子３から第１の回路１および第
２の回路５の各トランジスタを通してアース端子
７に流れる過渡電流ITの波形は、立上りがゆるや
かで、しかも最高値は従来の回路に比較して大幅
に低減された波形となり、また容量性負荷の場合
ターンオフ側トランジスタを通して容量成分へ充
放電される過渡電流ICの波形も、同様に立上りが
ゆるやかで最高値が大幅に低減された波形とな
る。
第２の何れの実施例においても第１の回路１およ
び第２の回路５の各トランジスタのターンオンす
るタイミングを電流増幅率の小さいものから順次
わずかづつ遅らせてターンオフさせるように構成
されているので、ターンオン・ターンオフの過渡
時における電源端子３から第１の回路１および第
２の回路５の各トランジスタを通してアース端子
７に流れる過渡電流ITの波形は、立上りがゆるや
かで、しかも最高値は従来の回路に比較して大幅
に低減された波形となり、また容量性負荷の場合
ターンオフ側トランジスタを通して容量成分へ充
放電される過渡電流ICの波形も、同様に立上りが
ゆるやかで最高値が大幅に低減された波形とな
る。
以上説明したように、本発明は、トランジスタ
がターンオン、ターンオフする過渡時において、
電源端子から、各トランジスタを通してアース端
子へ流れる過渡電流の波形、および容量性負荷時
におけるターンオン側トランジスタから容量成分
への充放電過渡電流の波形等を立上りがゆるやか
でしかも最高値を従来の回路に比較して大幅に低
減した波形にすることができるので、電源電圧の
瞬間的な変動はゆるやかでその変化量も少なく、
また、容量性負荷時の容量成分への充放電過渡電
流による誘導雑音レベルも大幅に低くなり、集積
回路の誤動作する原因を取り除くことができ、動
作の安定した集積回路を得ることができる効果が
ある。
がターンオン、ターンオフする過渡時において、
電源端子から、各トランジスタを通してアース端
子へ流れる過渡電流の波形、および容量性負荷時
におけるターンオン側トランジスタから容量成分
への充放電過渡電流の波形等を立上りがゆるやか
でしかも最高値を従来の回路に比較して大幅に低
減した波形にすることができるので、電源電圧の
瞬間的な変動はゆるやかでその変化量も少なく、
また、容量性負荷時の容量成分への充放電過渡電
流による誘導雑音レベルも大幅に低くなり、集積
回路の誤動作する原因を取り除くことができ、動
作の安定した集積回路を得ることができる効果が
ある。
第１図は本発明の第１の実施例の回路図、第２
図は第２の実施例の回路図、第３図は第１および
第２の実施例の動作時におけるトランジスタの過
渡状態と過渡電流を示す波形図、第４図は従来の
出力回路の一例の回路図である。 １……第１の回路、２ａ，２ｂ，……２ｎ……
Ｐ型トランジスタ、３……電源端子、４……出力
端子、５……第２の回路、６ａ，６ｂ，……６ｎ
……Ｎ型トランジスタ、７……アース端子、８…
…第１の入力信号の入力端子、９……第２の入力
信号の端子、１０ａ，１０ｂ，……１０ｎ，１１
ａ，１１ｂ，……１１ｎ，２０……遅延回路、２
０ａ，２０ｂ……インバータ、２０ｃ……波形成
形回路、２１……遅延回路、２１ａ，２１ｂ……
インバータ、２１ｃ……波形成形回路。
図は第２の実施例の回路図、第３図は第１および
第２の実施例の動作時におけるトランジスタの過
渡状態と過渡電流を示す波形図、第４図は従来の
出力回路の一例の回路図である。 １……第１の回路、２ａ，２ｂ，……２ｎ……
Ｐ型トランジスタ、３……電源端子、４……出力
端子、５……第２の回路、６ａ，６ｂ，……６ｎ
……Ｎ型トランジスタ、７……アース端子、８…
…第１の入力信号の入力端子、９……第２の入力
信号の端子、１０ａ，１０ｂ，……１０ｎ，１１
ａ，１１ｂ，……１１ｎ，２０……遅延回路、２
０ａ，２０ｂ……インバータ、２０ｃ……波形成
形回路、２１……遅延回路、２１ａ，２１ｂ……
インバータ、２１ｃ……波形成形回路。
Claims (1)
- １ 異つた電流増幅率を有する複数個のトランジ
スタで構成され且つこれら各トランジスタのドレ
イン端子およびソース端子のうちの一方は共に電
源端子に、他方は共に出力端子にそれぞれ接続さ
れた第１の回路と、異つた電流増幅率を有し前記
第１の回路と同数のトランジスタで構成され且つ
これら各トランジスタのドレイン端子およびソー
ス端子のうちの一方は共に出力端子に、他方は共
にアース端子にそれぞれ接続された第２の回路
と、前記第１の回路のトランジスタをオン・オフ
させる第１の入力信号の入力端子と前記第１の回
路の各トランジスタのゲート端子との間、および
前記第１の回路のトランジスタのオン・オフとは
逆の関係に前記第２の回路のトランジスタをオ
フ・オンさせる第２の入力信号の入力端子と前記
第２の回路の各トランジスタのゲート端子との間
にそれぞれ接続され、且つ前記第１の回路および
第２の回路のそれぞれの各トランジスタのターン
オフのタイミングは同時でありターンオンのタイ
ミングをわずかづつずらすように異つた遅延量を
有するように構成され、遅延量の長短に対応して
トランジスタの電流増幅率の大小が対応するよう
に接続された複数個の遅延回路とを有することを
特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60190705A JPS6248806A (ja) | 1985-08-28 | 1985-08-28 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60190705A JPS6248806A (ja) | 1985-08-28 | 1985-08-28 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6248806A JPS6248806A (ja) | 1987-03-03 |
| JPH0550892B2 true JPH0550892B2 (ja) | 1993-07-30 |
Family
ID=16262467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60190705A Granted JPS6248806A (ja) | 1985-08-28 | 1985-08-28 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6248806A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006031767A (ja) * | 2004-07-13 | 2006-02-02 | Fujitsu Ltd | 半導体装置 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4829199A (en) * | 1987-07-13 | 1989-05-09 | Ncr Corporation | Driver circuit providing load and time adaptive current |
| JPH01179517A (ja) * | 1988-01-08 | 1989-07-17 | Sony Corp | 出力バッファ回路 |
| JPH01279631A (ja) * | 1988-05-02 | 1989-11-09 | Toshiba Corp | 半導体集積回路の出力回路 |
| JPH01286614A (ja) * | 1988-05-13 | 1989-11-17 | Ricoh Co Ltd | 出力バッファ回路 |
| JPH02170718A (ja) * | 1988-12-23 | 1990-07-02 | Toshiba Corp | 半導体メモリ装置 |
| JP2717740B2 (ja) | 1991-08-30 | 1998-02-25 | 三菱電機株式会社 | 半導体集積回路装置 |
| JPH066195A (ja) * | 1992-06-18 | 1994-01-14 | Mitsubishi Electric Corp | 出力ドライバ回路 |
| JP2682940B2 (ja) * | 1992-11-25 | 1997-11-26 | 川崎製鉄株式会社 | 出力回路 |
| JP2002094364A (ja) * | 2000-09-19 | 2002-03-29 | Toshiba Tec Corp | 容量性素子の駆動方法及び駆動装置 |
-
1985
- 1985-08-28 JP JP60190705A patent/JPS6248806A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006031767A (ja) * | 2004-07-13 | 2006-02-02 | Fujitsu Ltd | 半導体装置 |
| JP4528044B2 (ja) * | 2004-07-13 | 2010-08-18 | 富士通セミコンダクター株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6248806A (ja) | 1987-03-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2996301B2 (ja) | 負荷及び時間適応電流供給ドライブ回路 | |
| KR910003597B1 (ko) | 데이터출력버퍼회로 및 전위변동 감축방법 | |
| US5694065A (en) | Switching control circuitry for low noise CMOS inverter | |
| US3988617A (en) | Field effect transistor bias circuit | |
| GB1589414A (en) | Fet driver circuits | |
| EP0463854B1 (en) | Clocked driver circuit | |
| JPH0550892B2 (ja) | ||
| US4289978A (en) | Complementary transistor inverting emitter follower circuit | |
| EP0157792A1 (en) | Improvements in or relating to power switching circuits | |
| JPS61157115A (ja) | 「シユートスルー」電流抑制手段を具備したｃｍｏｓ | |
| JPH03227119A (ja) | Ｅｃｌ論理回路 | |
| US4081698A (en) | Step-to-impulse conversion circuit | |
| JPH0297114A (ja) | 半導体装置 | |
| JPH02174316A (ja) | 半導体集積回路 | |
| JPH063870B2 (ja) | 出力回路 | |
| JPH07154231A (ja) | 半導体集積回路 | |
| JP2805949B2 (ja) | スイッチング出力回路 | |
| US4682056A (en) | Switching circuit having low speed/power product | |
| JPS585031A (ja) | 論理素子 | |
| JP2000165214A (ja) | クロックドコンパレータ | |
| JPH06120789A (ja) | Ｃｍｏｓインバータを用いた電源切り換え回路 | |
| JPH02250425A (ja) | 出力バッファ回路 | |
| JPS6326117A (ja) | インバ−タ回路 | |
| JPS5873233A (ja) | 半導体集積回路 | |
| JPH05206805A (ja) | 遅延回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |