JPH06120789A - Ｃｍｏｓインバータを用いた電源切り換え回路 - Google Patents
Ｃｍｏｓインバータを用いた電源切り換え回路Info
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- JPH06120789A JPH06120789A JP4289441A JP28944192A JPH06120789A JP H06120789 A JPH06120789 A JP H06120789A JP 4289441 A JP4289441 A JP 4289441A JP 28944192 A JP28944192 A JP 28944192A JP H06120789 A JPH06120789 A JP H06120789A
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Abstract
(57)【要約】
【目的】 ＣＭＯＳインバータを用いた電源切り換え回
路において、貫通電流を低減することにより、ノイズ、
消費電力を抑える。 【構成】 ＰチャネルＦＥＴ１１のゲートにインバータ
１１０を接続し、ＮチャネルＦＥＴ１２のゲートにイン
バータ１２０を接続する。インバータ１１０、１２０を
構成する各ＦＥＴのチャネル幅、チャネル長等を適宜選
択することにより、インバータ１１０の閾値電圧をイン
バータ１２０の閾値電圧よりも高く設定する。このよう
な構成により、インバータ１１０、１２０の両方の出力
信号の、立ち上がり／立ち下がりのタイミングがずれ、
ＰチャネルＦＥＴ１１、ＮチャネルＦＥＴ１２が同時に
オンとなることによる貫通電流を低減できる。
路において、貫通電流を低減することにより、ノイズ、
消費電力を抑える。 【構成】 ＰチャネルＦＥＴ１１のゲートにインバータ
１１０を接続し、ＮチャネルＦＥＴ１２のゲートにイン
バータ１２０を接続する。インバータ１１０、１２０を
構成する各ＦＥＴのチャネル幅、チャネル長等を適宜選
択することにより、インバータ１１０の閾値電圧をイン
バータ１２０の閾値電圧よりも高く設定する。このよう
な構成により、インバータ１１０、１２０の両方の出力
信号の、立ち上がり／立ち下がりのタイミングがずれ、
ＰチャネルＦＥＴ１１、ＮチャネルＦＥＴ１２が同時に
オンとなることによる貫通電流を低減できる。
Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳインバータを用
いた電源切り換え回路、詳しくはＣＭＯＳインバータを
使用して電源電圧を切り換える回路に関する。
いた電源切り換え回路、詳しくはＣＭＯＳインバータを
使用して電源電圧を切り換える回路に関する。
【０００２】
【従来の技術】従来のＣＭＯＳ電源切り換え回路を図４
に示す。このＣＭＯＳインバータを用いた電源切り換え
回路は、Ｐチャネルエンハンスメント形のＦＥＴ（電界
効果形トランジスタ）４１とＮチャネルエンハンスメン
ト形のＦＥＴ４２とからなるＣＭＯＳインバータより構
成されており、負荷回路４５に印加する電源電圧を切り
換える働きをなすものである。ＰチャネルＦＥＴ４１の
ソースには電源４０１から電圧Ｖ1が印加され、Ｎチャ
ネルＦＥＴ４２のソースには電源４０２から電圧Ｖ2が
印加されている。但し、電圧Ｖ1＞Ｖ2である。
に示す。このＣＭＯＳインバータを用いた電源切り換え
回路は、Ｐチャネルエンハンスメント形のＦＥＴ（電界
効果形トランジスタ）４１とＮチャネルエンハンスメン
ト形のＦＥＴ４２とからなるＣＭＯＳインバータより構
成されており、負荷回路４５に印加する電源電圧を切り
換える働きをなすものである。ＰチャネルＦＥＴ４１の
ソースには電源４０１から電圧Ｖ1が印加され、Ｎチャ
ネルＦＥＴ４２のソースには電源４０２から電圧Ｖ2が
印加されている。但し、電圧Ｖ1＞Ｖ2である。
【０００３】このように構成された回路において、ＦＥ
Ｔ４１、４２のゲートに電圧Ｖ1が印加されるとＰチャ
ネルＦＥＴ４１はオフ、ＮチャネルＦＥＴ４２はオンと
なり、ＦＥＴ４１、４２の共通ドレインの電圧ＶOUTは
Ｖ2となる。また、ＦＥＴ４１、４２のゲートに電圧Ｖ2
が印加されると、ＰチャネルＦＥＴ４１はオン、Ｎチャ
ネルＦＥＴ４２はオフとなり、ＦＥＴ４１、４２の共通
ドレインの電圧ＶOUTはＶ1となる。このようにして、入
力電圧ＶINに応じて、負荷回路４５に印加する電源電圧
がＶ1またはＶ2のいずれかに切り換わるものである。な
お、負荷回路４５にはＦＥＴ４１、４２を介して比較的
に大きな電流が流れる。このとき、ＦＥＴ４１、４２に
おける電圧降下を防ぐため、ＦＥＴ４１、４２のオン抵
抗はできるだけ低く設定されている。
Ｔ４１、４２のゲートに電圧Ｖ1が印加されるとＰチャ
ネルＦＥＴ４１はオフ、ＮチャネルＦＥＴ４２はオンと
なり、ＦＥＴ４１、４２の共通ドレインの電圧ＶOUTは
Ｖ2となる。また、ＦＥＴ４１、４２のゲートに電圧Ｖ2
が印加されると、ＰチャネルＦＥＴ４１はオン、Ｎチャ
ネルＦＥＴ４２はオフとなり、ＦＥＴ４１、４２の共通
ドレインの電圧ＶOUTはＶ1となる。このようにして、入
力電圧ＶINに応じて、負荷回路４５に印加する電源電圧
がＶ1またはＶ2のいずれかに切り換わるものである。な
お、負荷回路４５にはＦＥＴ４１、４２を介して比較的
に大きな電流が流れる。このとき、ＦＥＴ４１、４２に
おける電圧降下を防ぐため、ＦＥＴ４１、４２のオン抵
抗はできるだけ低く設定されている。
【０００４】図５の（Ａ）は、このＣＭＯＳインバータ
を用いた電源切り換え回路の伝達特性を表すグラフであ
る。横軸は入力電圧ＶINを表し、縦軸は共通ドレインの
電圧ＶOUTを表している。通常、ＣＭＯＳインバータ回
路にあっては、入力電圧ＶINがゲートの閾値電圧ＶTHO
においてＦＥＴ４１、４２がともにオン状態となり、図
５の（Ｂ）に示されるようにスパイク状の貫通電流が流
れることが知られている。
を用いた電源切り換え回路の伝達特性を表すグラフであ
る。横軸は入力電圧ＶINを表し、縦軸は共通ドレインの
電圧ＶOUTを表している。通常、ＣＭＯＳインバータ回
路にあっては、入力電圧ＶINがゲートの閾値電圧ＶTHO
においてＦＥＴ４１、４２がともにオン状態となり、図
５の（Ｂ）に示されるようにスパイク状の貫通電流が流
れることが知られている。
【０００５】貫通電流が発生する理由を、図６を参照し
ながら説明する。図６に、入力電圧ＶIN立ち上がり時に
おけるＦＥＴ４１、４２の動作状態を示す。入力電圧Ｖ
INが上昇し、ＶTHNに達すると、ＮチャネルＦＥＴ４２
はオフからオンへと遷移する（時刻ｔ1）。このとき、
ＰチャネルＦＥＴ４１はオンのままである。よって、Ｆ
ＥＴ４１、４２がともにオンとなり、ＦＥＴ４１、４２
にスパイク状の貫通電流が流れてしまう。ＦＥＴ４１、
４２は電源切り換え用として、そのオン抵抗が低く設定
されている。このため、ＦＥＴ４１、４２の貫通電流は
きわめて大きなものである。さらに、入力電圧ＶINがＶ
THPまで上昇すると、ＰチャネルＦＥＴ４１はオフとな
るため、入力電圧ＶOUTのたち下がり時においても、同
様に貫通電流が生じる。
ながら説明する。図６に、入力電圧ＶIN立ち上がり時に
おけるＦＥＴ４１、４２の動作状態を示す。入力電圧Ｖ
INが上昇し、ＶTHNに達すると、ＮチャネルＦＥＴ４２
はオフからオンへと遷移する（時刻ｔ1）。このとき、
ＰチャネルＦＥＴ４１はオンのままである。よって、Ｆ
ＥＴ４１、４２がともにオンとなり、ＦＥＴ４１、４２
にスパイク状の貫通電流が流れてしまう。ＦＥＴ４１、
４２は電源切り換え用として、そのオン抵抗が低く設定
されている。このため、ＦＥＴ４１、４２の貫通電流は
きわめて大きなものである。さらに、入力電圧ＶINがＶ
THPまで上昇すると、ＰチャネルＦＥＴ４１はオフとな
るため、入力電圧ＶOUTのたち下がり時においても、同
様に貫通電流が生じる。
【０００６】このように、ＣＭＯＳインバータを用いた
電源切り換え回路に貫通電流が流れると、電源４０１、
４０２の出力電圧にノイズが発生する。これは、実際の
電源４０１、４０２が理想的な定電圧源ではなく、所定
のインピーダンスおよびインダクダンスを有する電圧源
であることに起因するものである。
電源切り換え回路に貫通電流が流れると、電源４０１、
４０２の出力電圧にノイズが発生する。これは、実際の
電源４０１、４０２が理想的な定電圧源ではなく、所定
のインピーダンスおよびインダクダンスを有する電圧源
であることに起因するものである。
【０００７】
【発明が解決しようとする課題】以上述べたように、従
来のＣＭＯＳインバータを用いた電源切り換え回路にあ
っては、大きな貫通電流が流れるという問題が生じてい
た。この貫通電流は、消費電力の増大、ノイズによる誤
動作という問題に至るものであった。
来のＣＭＯＳインバータを用いた電源切り換え回路にあ
っては、大きな貫通電流が流れるという問題が生じてい
た。この貫通電流は、消費電力の増大、ノイズによる誤
動作という問題に至るものであった。
【０００８】
【発明の目的】そこで、本発明は、ＣＭＯＳインバータ
を用いた電源切り換え回路において、貫通電流を低減す
ることにより、ノイズ、消費電力を抑えることを目的と
している。
を用いた電源切り換え回路において、貫通電流を低減す
ることにより、ノイズ、消費電力を抑えることを目的と
している。
【０００９】
【課題を解決するための手段】請求項１に記載の発明に
係るＣＭＯＳインバータを用いた電源切り換え回路は、
ソースに第１の電源Ｖ1が印加されたＰチャネル電界効
果形トランジスタと、ソースに第２の電源Ｖ2が印加さ
れたＮチャネル電界効果形トランジスタと、を備え、Ｐ
チャネル電界効果形トランジスタおよびＮチャネル電界
効果形トランジスタの共通ドレインを電源出力とするＣ
ＭＯＳインバータを用いた電源切り換え回路において、
上記Ｐチャネル電界効果形トランジスタのゲートに入力
信号を反転して印加する第１のインバータと、上記Ｎチ
ャネル電界効果形トランジスタのゲートに上記入力信号
を反転して印加するとともに、第１のインバータの閾値
電圧よりも低い閾値電圧を有する第２のインバータと、
を備えたことを特徴とする。
係るＣＭＯＳインバータを用いた電源切り換え回路は、
ソースに第１の電源Ｖ1が印加されたＰチャネル電界効
果形トランジスタと、ソースに第２の電源Ｖ2が印加さ
れたＮチャネル電界効果形トランジスタと、を備え、Ｐ
チャネル電界効果形トランジスタおよびＮチャネル電界
効果形トランジスタの共通ドレインを電源出力とするＣ
ＭＯＳインバータを用いた電源切り換え回路において、
上記Ｐチャネル電界効果形トランジスタのゲートに入力
信号を反転して印加する第１のインバータと、上記Ｎチ
ャネル電界効果形トランジスタのゲートに上記入力信号
を反転して印加するとともに、第１のインバータの閾値
電圧よりも低い閾値電圧を有する第２のインバータと、
を備えたことを特徴とする。
【００１０】
【作用】請求項１記載の発明に係るＣＭＯＳインバータ
を用いた電源切り換え回路において、第１のインバータ
および第２のインバータにハイレベルの入力信号が印加
された場合には、Ｐチャネル電界効果形トランジスタお
よびＮチャネル電界効果形トランジスタのゲートにはロ
ウレベルの信号が印加される。よって、Ｐチャネル電界
効果形トランジスタはオン、Ｎチャネル電界効果形トラ
ンジスタはオフとなり、共通ドレインから第１の電圧が
出力される。
を用いた電源切り換え回路において、第１のインバータ
および第２のインバータにハイレベルの入力信号が印加
された場合には、Ｐチャネル電界効果形トランジスタお
よびＮチャネル電界効果形トランジスタのゲートにはロ
ウレベルの信号が印加される。よって、Ｐチャネル電界
効果形トランジスタはオン、Ｎチャネル電界効果形トラ
ンジスタはオフとなり、共通ドレインから第１の電圧が
出力される。
【００１１】ここで、第１のインバータおよび第２のイ
ンバータに印加された入力信号がハイレベルからロウレ
ベルに立ち下がったとする。この入力信号の立ち上が
り、立ち下がり時の波形は、通常、一定の傾斜を有する
ものである。第１のインバータの閾値電圧は第２のイン
バータの閾値電圧に比べて高いため、先ず、第１のイン
バータの出力がロウレベルからハイレベルに立ち上がっ
た後、第２のインバータの出力がロウレベルからハイレ
ベルに立ち上がる。
ンバータに印加された入力信号がハイレベルからロウレ
ベルに立ち下がったとする。この入力信号の立ち上が
り、立ち下がり時の波形は、通常、一定の傾斜を有する
ものである。第１のインバータの閾値電圧は第２のイン
バータの閾値電圧に比べて高いため、先ず、第１のイン
バータの出力がロウレベルからハイレベルに立ち上がっ
た後、第２のインバータの出力がロウレベルからハイレ
ベルに立ち上がる。
【００１２】よって、Ｐチャネル電界効果形トランジス
タがオンからオフに遷移した後、Ｎチャネル電界効果形
トランジスタはオフからオンに遷移する。すなわち、Ｐ
チャネル電界効果形トランジスタおよびＮチャネル電界
効果形トランジスタがともにオン状態となることがない
ため、いわゆる貫通電流を防止することが可能となる。
タがオンからオフに遷移した後、Ｎチャネル電界効果形
トランジスタはオフからオンに遷移する。すなわち、Ｐ
チャネル電界効果形トランジスタおよびＮチャネル電界
効果形トランジスタがともにオン状態となることがない
ため、いわゆる貫通電流を防止することが可能となる。
【００１３】また、入力信号がロウレベルからハイレベ
ルに立ち上がったとする。第１のインバータの閾値電圧
は第２のインバータの閾値電圧に比べて高いため、先
ず、第２のインバータの出力がハイレベルからロウレベ
ルに立ち下がる。この後、第１のインバータがハイレベ
ルからロウレベルに立ち下がる。よって、Ｎチャネル電
界効果形トランジスタがオンからオフに遷移した後に、
Ｐチャネル電界効果形トランジスタがオフからオンに遷
移する。この場合においても、Ｐチャネル電界効果形ト
ランジスタおよびＮチャネル形電界効果形トランジスタ
がともにオンになることがないため、貫通電流を防止す
ることができる。
ルに立ち上がったとする。第１のインバータの閾値電圧
は第２のインバータの閾値電圧に比べて高いため、先
ず、第２のインバータの出力がハイレベルからロウレベ
ルに立ち下がる。この後、第１のインバータがハイレベ
ルからロウレベルに立ち下がる。よって、Ｎチャネル電
界効果形トランジスタがオンからオフに遷移した後に、
Ｐチャネル電界効果形トランジスタがオフからオンに遷
移する。この場合においても、Ｐチャネル電界効果形ト
ランジスタおよびＮチャネル形電界効果形トランジスタ
がともにオンになることがないため、貫通電流を防止す
ることができる。
【００１４】
【実施例】以下に、本発明の一実施例に係るＣＭＯＳイ
ンバータを用いた電源切り換え回路を図面を参照しなが
ら説明する。
ンバータを用いた電源切り換え回路を図面を参照しなが
ら説明する。
【００１５】図１は本発明の一実施例に係るＣＭＯＳイ
ンバータを用いた電源切り換え回路の回路図である。こ
のＣＭＯＳインバータを用いた電源切り換え回路は、Ｐ
チャネルエンハンスメント形のＦＥＴ１１、Ｎチャネル
エンハンスメント形のＦＥＴ１２、インバータ１１０、
１２０を有して構成されている。
ンバータを用いた電源切り換え回路の回路図である。こ
のＣＭＯＳインバータを用いた電源切り換え回路は、Ｐ
チャネルエンハンスメント形のＦＥＴ１１、Ｎチャネル
エンハンスメント形のＦＥＴ１２、インバータ１１０、
１２０を有して構成されている。
【００１６】ＦＥＴ１１、１２は従来技術におけるＦＥ
Ｔ４１、４２と同様に構成され、比較的に低いオン抵抗
を有するものである。ＰチャネルＦＥＴ１１のソースに
は電圧Ｖ1が印加され、ＮチャネルＦＥＴ１２のソース
には電圧Ｖ2（Ｖ1＞Ｖ2）が印加されている。そして、
ＰチャネルＦＥＴ１１のゲートにはインバータ１１０
が、ＮチャネルＦＥＴ１２のゲートにはインバータ１２
０が接続されている。インバータ１１０、１２０に入力
電圧ＶINを印加すると、入力電圧ＶINを反転した電圧が
ＦＥＴ１１、１２のゲートに印加される構成となってい
る。
Ｔ４１、４２と同様に構成され、比較的に低いオン抵抗
を有するものである。ＰチャネルＦＥＴ１１のソースに
は電圧Ｖ1が印加され、ＮチャネルＦＥＴ１２のソース
には電圧Ｖ2（Ｖ1＞Ｖ2）が印加されている。そして、
ＰチャネルＦＥＴ１１のゲートにはインバータ１１０
が、ＮチャネルＦＥＴ１２のゲートにはインバータ１２
０が接続されている。インバータ１１０、１２０に入力
電圧ＶINを印加すると、入力電圧ＶINを反転した電圧が
ＦＥＴ１１、１２のゲートに印加される構成となってい
る。
【００１７】インバータ１１０、１２０は、Ｐチャネル
ＦＥＴと、ＮチャネルＦＥＴとから構成されている。但
し、インバータ１１０、１２０のオン抵抗は、Ｐチャネ
ルＦＥＴ１１、１２のオン抵抗に比べて高く設定されて
いる。このため、これらのインバータ１１０、１２０に
おける貫通電流はＰチャネルＦＥＴ１１、１２の貫通電
流に比べて小さく、無視し得るものである。
ＦＥＴと、ＮチャネルＦＥＴとから構成されている。但
し、インバータ１１０、１２０のオン抵抗は、Ｐチャネ
ルＦＥＴ１１、１２のオン抵抗に比べて高く設定されて
いる。このため、これらのインバータ１１０、１２０に
おける貫通電流はＰチャネルＦＥＴ１１、１２の貫通電
流に比べて小さく、無視し得るものである。
【００１８】また、インバータ１１０を構成するＰチャ
ネルＦＥＴの閾値電圧はインバータ１２０におけるそれ
に比べて高く、インバータ１１０を構成するＮチャネル
ＦＥＴの閾値電圧はインバータ１２０におけるそれに比
べて高く設定されている。したがって、図２に示される
ように、インバータ１１０のゲート閾値電圧ＶTH1は、
インバータ１２０のゲート閾値電圧ＶTH2に比べて高く
なる。インバータ１１０、１２０に、図２に示される入
力電圧ＶINを印加すると、同図のＶG1、ＶG2に示される
信号が出力される。ＶG1のパルス幅はＶG2のパルス幅に
比べて広くなることが図２より確認できる。
ネルＦＥＴの閾値電圧はインバータ１２０におけるそれ
に比べて高く、インバータ１１０を構成するＮチャネル
ＦＥＴの閾値電圧はインバータ１２０におけるそれに比
べて高く設定されている。したがって、図２に示される
ように、インバータ１１０のゲート閾値電圧ＶTH1は、
インバータ１２０のゲート閾値電圧ＶTH2に比べて高く
なる。インバータ１１０、１２０に、図２に示される入
力電圧ＶINを印加すると、同図のＶG1、ＶG2に示される
信号が出力される。ＶG1のパルス幅はＶG2のパルス幅に
比べて広くなることが図２より確認できる。
【００１９】なお、インバータ１１０、１２０を構成す
るＦＥＴのチャネル長Ｌを短くすると、短チャネル効果
により、ＦＥＴの閾値電圧が低下する。また、チャネル
幅Ｗを狭くすると、狭チャネル効果によりＦＥＴの閾値
電圧が上昇する。よって、インバータ１１０、１２０を
構成する各ＦＥＴにおける、チャネル長Ｌ、チャネル幅
Ｗの値を適宜変更することにより、ＦＥＴ閾値電圧を任
意の値に設定することが可能となる。さらに、各ＦＥＴ
のチャネルの不純物濃度によっても閾値を変更すること
が可能である。
るＦＥＴのチャネル長Ｌを短くすると、短チャネル効果
により、ＦＥＴの閾値電圧が低下する。また、チャネル
幅Ｗを狭くすると、狭チャネル効果によりＦＥＴの閾値
電圧が上昇する。よって、インバータ１１０、１２０を
構成する各ＦＥＴにおける、チャネル長Ｌ、チャネル幅
Ｗの値を適宜変更することにより、ＦＥＴ閾値電圧を任
意の値に設定することが可能となる。さらに、各ＦＥＴ
のチャネルの不純物濃度によっても閾値を変更すること
が可能である。
【００２０】このように構成されたＣＭＯＳインバータ
を用いた電源切り換え回路の動作を図３を参照しながら
説明する。図３は、入力電圧ＶIN、インバータ１１０の
出力電圧ＶG1、インバータ１２０の出力電圧ＶG2の各波
形を表している。また、２０４はＰチャネルＦＥＴ１１
のオン／オフの状態、２０５はＮチャネルＦＥＴ１２の
オン／オフの状態を表している。
を用いた電源切り換え回路の動作を図３を参照しながら
説明する。図３は、入力電圧ＶIN、インバータ１１０の
出力電圧ＶG1、インバータ１２０の出力電圧ＶG2の各波
形を表している。また、２０４はＰチャネルＦＥＴ１１
のオン／オフの状態、２０５はＮチャネルＦＥＴ１２の
オン／オフの状態を表している。
【００２１】入力電圧ＶINが電圧Ｖ1のとき、すなわち
ハイレベルのときには、ＰチャネルＦＥＴ１１、１２に
印加される電圧ＶG1、ＶG2は電圧Ｖ2である。よって、
ＰチャネルＦＥＴ１１はオンとなり、ＮチャネルＦＥＴ
１２はオフとなる。インバータ１１０、１２０に印加す
る入力電圧ＶINNが電圧Ｖ1から電圧Ｖ2に変化すると
（ｔ1）、先ず、インバータ１１０の出力電圧ＶG1がＶ2
からＶ1に向けて上昇し始める。出力電圧ＶG1が閾値電
圧ＶTHPに達すると（ｔ2）、ＰチャネルＦＥＴ１１はオ
ンからオフへ遷移する。このとき、ＮチャネルＦＥＴ１
２はオフのままであるため、ＰチャネルＦＥＴ１１、Ｎ
チャネルＦＥＴ１２に貫通電流が流れることはない。
ハイレベルのときには、ＰチャネルＦＥＴ１１、１２に
印加される電圧ＶG1、ＶG2は電圧Ｖ2である。よって、
ＰチャネルＦＥＴ１１はオンとなり、ＮチャネルＦＥＴ
１２はオフとなる。インバータ１１０、１２０に印加す
る入力電圧ＶINNが電圧Ｖ1から電圧Ｖ2に変化すると
（ｔ1）、先ず、インバータ１１０の出力電圧ＶG1がＶ2
からＶ1に向けて上昇し始める。出力電圧ＶG1が閾値電
圧ＶTHPに達すると（ｔ2）、ＰチャネルＦＥＴ１１はオ
ンからオフへ遷移する。このとき、ＮチャネルＦＥＴ１
２はオフのままであるため、ＰチャネルＦＥＴ１１、Ｎ
チャネルＦＥＴ１２に貫通電流が流れることはない。
【００２２】この後、インバータ１２０の出力電圧が閾
値電圧ＶTHNに達すると（ｔ3）、ＮチャネルＦＥＴ１２
がオフからオンへと遷移する。よって、ＰチャネルＦＥ
Ｔ１１がオフ、ＮチャネルＦＥＴ１２がオンであること
より、これらのＦＥＴ１１、１２のドレインの電圧（出
力電圧ＶOUT）はＶ2となる。
値電圧ＶTHNに達すると（ｔ3）、ＮチャネルＦＥＴ１２
がオフからオンへと遷移する。よって、ＰチャネルＦＥ
Ｔ１１がオフ、ＮチャネルＦＥＴ１２がオンであること
より、これらのＦＥＴ１１、１２のドレインの電圧（出
力電圧ＶOUT）はＶ2となる。
【００２３】時刻ｔ4に入力電圧ＶINが電圧Ｖ2から電圧
Ｖ1に立ち上がったとする。すると、先ず、インバータ
１２０の出力電圧ＶG2が閾値電圧ＶTHNに低下し、Ｎチ
ャネルＦＥＴ１２がオンからオフへと遷移する（ｔ
5）。このとき、他方のＰチャネルＦＥＴ１１はオフの
ままであるため、ＰチャネルＦＥＴ１１、ＮチャネルＦ
ＥＴ１２に貫通電流が流れることはない。
Ｖ1に立ち上がったとする。すると、先ず、インバータ
１２０の出力電圧ＶG2が閾値電圧ＶTHNに低下し、Ｎチ
ャネルＦＥＴ１２がオンからオフへと遷移する（ｔ
5）。このとき、他方のＰチャネルＦＥＴ１１はオフの
ままであるため、ＰチャネルＦＥＴ１１、ＮチャネルＦ
ＥＴ１２に貫通電流が流れることはない。
【００２４】そして、時刻ｔ6にインバータ１２０の出
力電圧ＶG1が閾値電圧ＶTHPに低下し、ＰチャネルＦＥ
Ｔ１１はオフからオンへと遷移する。ＰチャネルＦＥＴ
１１がオン、ＮチャネルＦＥＴ１２がオフであることよ
り、これらのＦＥＴ１１、１２のドレインの電圧（出力
電圧ＶOUT）はＶ1となる。
力電圧ＶG1が閾値電圧ＶTHPに低下し、ＰチャネルＦＥ
Ｔ１１はオフからオンへと遷移する。ＰチャネルＦＥＴ
１１がオン、ＮチャネルＦＥＴ１２がオフであることよ
り、これらのＦＥＴ１１、１２のドレインの電圧（出力
電圧ＶOUT）はＶ1となる。
【００２５】図２からも確認できるように、本実施例に
係るＣＭＯＳインバータを用いた電源切り換え回路にあ
っては、ＰチャネルＦＥＴ１１、ＮチャネルＦＥＴ１２
がともにオンとなる期間は存在しない。よって、Ｐチャ
ネルＦＥＴ１１、ＮチャネルＦＥＴ１２を流れる貫通電
流を防止することが可能となるものである。
係るＣＭＯＳインバータを用いた電源切り換え回路にあ
っては、ＰチャネルＦＥＴ１１、ＮチャネルＦＥＴ１２
がともにオンとなる期間は存在しない。よって、Ｐチャ
ネルＦＥＴ１１、ＮチャネルＦＥＴ１２を流れる貫通電
流を防止することが可能となるものである。
【００２６】
【発明の効果】以上説明してきたように、本発明によれ
ばＣＭＯＳインバータを用いた電源切り換え回路におい
て、貫通電流を防止することができる。よって、消費電
力を低減できるとともに、貫通電流によるノイズを解消
することが可能となるものである。
ばＣＭＯＳインバータを用いた電源切り換え回路におい
て、貫通電流を防止することができる。よって、消費電
力を低減できるとともに、貫通電流によるノイズを解消
することが可能となるものである。
【図１】本発明の一実施例に係るＣＭＯＳインバータを
用いた電源切り換え回路の回路図である。
用いた電源切り換え回路の回路図である。
【図２】本発明の一実施例に係るインバータの出力電圧
を表す図である。
を表す図である。
【図３】本発明の一実施例に係るＣＭＯＳインバータを
用いた電源切り換え回路の動作を表すタイミングチャー
トである。
用いた電源切り換え回路の動作を表すタイミングチャー
トである。
【図４】従来のＣＭＯＳインバータを用いた電源切り換
え回路の回路図である。
え回路の回路図である。
【図５】従来のＣＭＯＳインバータを用いた電源切り換
え回路の貫通電流等を表す図である。
え回路の貫通電流等を表す図である。
【図６】従来のＣＭＯＳインバータを用いた電源切り換
え回路の動作を表すタイミングチャートである。
え回路の動作を表すタイミングチャートである。
１１ ＰチャネルＦＥＴ（Ｐチャネル電界効果形トラン
ジスタ） １２ ＮチャネルＦＥＴ（Ｎチャネル電界効果形トラン
ジスタ） １１０ インバータ（第１のインバータ） １２０ インバータ（第２のインバータ） Ｖ1 （第１の電源） Ｖ2 （第２の電源）
ジスタ） １２ ＮチャネルＦＥＴ（Ｎチャネル電界効果形トラン
ジスタ） １１０ インバータ（第１のインバータ） １２０ インバータ（第２のインバータ） Ｖ1 （第１の電源） Ｖ2 （第２の電源）
Claims (1)
- 【請求項１】 ソースに第１の電源Ｖ1が印加されたＰ
チャネル電界効果形トランジスタと、 ソースに第２の電源Ｖ2が印加されたＮチャネル電界効
果形トランジスタと、を備え、Ｐチャネル電界効果形ト
ランジスタおよびＮチャネル電界効果形トランジスタの
共通ドレインを電源出力とするＣＭＯＳインバータを用
いた電源切り換え回路において、 上記Ｐチャネル電界効果形トランジスタのゲートに入力
信号を反転して印加する第１のインバータと、 上記Ｎチャネル電界効果形トランジスタのゲートに上記
入力信号を反転して印加するとともに、第１のインバー
タの閾値電圧よりも低い閾値電圧を有する第２のインバ
ータと、を備えたことを特徴とするＣＭＯＳインバータ
を用いた電源切り換え回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4289441A JPH06120789A (ja) | 1992-10-02 | 1992-10-02 | Ｃｍｏｓインバータを用いた電源切り換え回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4289441A JPH06120789A (ja) | 1992-10-02 | 1992-10-02 | Ｃｍｏｓインバータを用いた電源切り換え回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06120789A true JPH06120789A (ja) | 1994-04-28 |
Family
ID=17743302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4289441A Pending JPH06120789A (ja) | 1992-10-02 | 1992-10-02 | Ｃｍｏｓインバータを用いた電源切り換え回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06120789A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009055563A (ja) * | 2007-08-29 | 2009-03-12 | Hitachi Kokusai Electric Inc | スイッチング回路 |
| WO2010122597A1 (ja) * | 2009-04-21 | 2010-10-28 | 富士通株式会社 | 集積回路の出力ドライバ装置 |
| CN107069152A (zh) * | 2017-03-21 | 2017-08-18 | 南京米乐为微电子科技有限公司 | 一种毫米波超宽带大功率高隔离度集成单刀双掷开关 |
-
1992
- 1992-10-02 JP JP4289441A patent/JPH06120789A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009055563A (ja) * | 2007-08-29 | 2009-03-12 | Hitachi Kokusai Electric Inc | スイッチング回路 |
| WO2010122597A1 (ja) * | 2009-04-21 | 2010-10-28 | 富士通株式会社 | 集積回路の出力ドライバ装置 |
| JP5282817B2 (ja) * | 2009-04-21 | 2013-09-04 | 富士通株式会社 | 集積回路の出力ドライバ装置 |
| US8704584B2 (en) | 2009-04-21 | 2014-04-22 | Fujitsu Limited | Output driver device for integrated circuit |
| CN107069152A (zh) * | 2017-03-21 | 2017-08-18 | 南京米乐为微电子科技有限公司 | 一种毫米波超宽带大功率高隔离度集成单刀双掷开关 |
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