JPH07202677A - Ｃｍｏｓ出力バッファ回路 - Google Patents
Ｃｍｏｓ出力バッファ回路Info
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- JPH07202677A JPH07202677A JP5348797A JP34879793A JPH07202677A JP H07202677 A JPH07202677 A JP H07202677A JP 5348797 A JP5348797 A JP 5348797A JP 34879793 A JP34879793 A JP 34879793A JP H07202677 A JPH07202677 A JP H07202677A
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Abstract
(57)【要約】
【目的】 ＣＭＯＳ集積回路に使用するＣＭＯＳ出力バ
ッファ回路の貫通電流を小さくすることができ、したが
って、消費電力を低減することができ、発生するノイズ
を低減することができるＣＭＯＳ出力バッファ回路を提
供することを目的とするものである。 【構成】 ＣＭＯＳ出力バッファの最終段用Ｐチャネル
ＭＯＳＦＥＴ、最終段用ＮチャネルＭＯＳＦＥＴの前段
に、それぞれＣＭＯＳインバータ回路を設け、このＣＭ
ＯＳインバータ回路を構成するＰチャネルＭＯＳＦＥＴ
の利得定数比と、ＣＭＯＳインバータ回路を構成するＮ
チャネルＭＯＳＦＥＴの利得定数比とを変えることによ
って、ＣＭＯＳ出力バッファの最終段用ＰチャネルＭＯ
ＳＦＥＴのゲート、ＣＭＯＳ出力バッファの最終段用Ｎ
チャネルＭＯＳＦＥＴのゲートに入力する電圧の立ち上
がりまたは立ち下がりを遅くしたものである。
ッファ回路の貫通電流を小さくすることができ、したが
って、消費電力を低減することができ、発生するノイズ
を低減することができるＣＭＯＳ出力バッファ回路を提
供することを目的とするものである。 【構成】 ＣＭＯＳ出力バッファの最終段用Ｐチャネル
ＭＯＳＦＥＴ、最終段用ＮチャネルＭＯＳＦＥＴの前段
に、それぞれＣＭＯＳインバータ回路を設け、このＣＭ
ＯＳインバータ回路を構成するＰチャネルＭＯＳＦＥＴ
の利得定数比と、ＣＭＯＳインバータ回路を構成するＮ
チャネルＭＯＳＦＥＴの利得定数比とを変えることによ
って、ＣＭＯＳ出力バッファの最終段用ＰチャネルＭＯ
ＳＦＥＴのゲート、ＣＭＯＳ出力バッファの最終段用Ｎ
チャネルＭＯＳＦＥＴのゲートに入力する電圧の立ち上
がりまたは立ち下がりを遅くしたものである。
Description
【０００１】
【産業上の利用分野】本発明は、消費電力の低減と発生
するノイズの低減とを図ったＣＭＯＳ出力バッファ回路
に関するのもである。
するノイズの低減とを図ったＣＭＯＳ出力バッファ回路
に関するのもである。
【０００２】
【従来の技術】図３は、従来のＣＭＯＳ出力バッファ回
路３の説明図であり、図３（１）はその回路図、図３
（２）は、その入力電圧波形、電源電流波形を示す図で
ある。
路３の説明図であり、図３（１）はその回路図、図３
（２）は、その入力電圧波形、電源電流波形を示す図で
ある。
【０００３】図３（２）において、Ｐ点の電圧は、Ｎチ
ャネルＭＯＳＦＥＴ１２の閾値電圧ＶthN であり、Ｑ点
の電圧はＶDD−ＶthP である（電圧ＶthP は、Ｐチャネ
ルＭＯＳＦＥＴ１１の閾値電圧（絶対値））である。
ャネルＭＯＳＦＥＴ１２の閾値電圧ＶthN であり、Ｑ点
の電圧はＶDD−ＶthP である（電圧ＶthP は、Ｐチャネ
ルＭＯＳＦＥＴ１１の閾値電圧（絶対値））である。
【０００４】図３（２）に示すように、ＣＭＯＳ出力バ
ッファ回路３の入力電圧が立ち上がる瞬間と、その入力
電圧が立ち下がる瞬間とに、大きな電源電流が流れ、す
なわち、ＣＭＯＳ出力バッファ回路３がスイッチングす
る瞬間に、大きな電源電流が流れる。つまり、立ち上が
りのＰ点からＱ点に到る期間、および立ち下がりのＱ点
からＰ点に到る期間で、ＰチャネルＭＯＳＦＥＴ１１、
ＮチャネルＭＯＳＦＥＴ１２が同時にＯＮになるため
に、大きな電源電流が流れる。
ッファ回路３の入力電圧が立ち上がる瞬間と、その入力
電圧が立ち下がる瞬間とに、大きな電源電流が流れ、す
なわち、ＣＭＯＳ出力バッファ回路３がスイッチングす
る瞬間に、大きな電源電流が流れる。つまり、立ち上が
りのＰ点からＱ点に到る期間、および立ち下がりのＱ点
からＰ点に到る期間で、ＰチャネルＭＯＳＦＥＴ１１、
ＮチャネルＭＯＳＦＥＴ１２が同時にＯＮになるため
に、大きな電源電流が流れる。
【０００５】この大きな電源電流は、第１の電源ＶDDか
ら、第２の電源（接地）ＧＮＤへ抜ける電流であるため
に、貫通電流と呼ばれている。ＣＭＯＳ出力バッファ回
路３のＭＯＳＦＥＴ１１、１２は、ＣＭＯＳ集積回路内
部のロジック部のＭＯＳＦＥＴよりもかなり大きな面積
で利得定数が大きいことから、その貫通電流はかなり大
きいものとなる。
ら、第２の電源（接地）ＧＮＤへ抜ける電流であるため
に、貫通電流と呼ばれている。ＣＭＯＳ出力バッファ回
路３のＭＯＳＦＥＴ１１、１２は、ＣＭＯＳ集積回路内
部のロジック部のＭＯＳＦＥＴよりもかなり大きな面積
で利得定数が大きいことから、その貫通電流はかなり大
きいものとなる。
【０００６】
【発明が解決しようとする課題】上記従来例おいては、
貫通電流によって無駄な電力を多く消費するという問題
があり、また、極く短い時間にパルス状に大電流が流れ
るために、一時的に電源電圧が低下し、電源ノイズを発
生させたり、他の信号線にノイズを誘起させたりすると
いう問題がある。さらに、ＣＭＯＳ集積回路内の多数の
出力バッファ回路が同時にスイッチングした場合には、
上記ノイズはかなり大きくなり、集積回路が誤動作する
原因となる可能性があり、他の電子機器への電磁妨害の
原因となる可能性もあるという問題がある。
貫通電流によって無駄な電力を多く消費するという問題
があり、また、極く短い時間にパルス状に大電流が流れ
るために、一時的に電源電圧が低下し、電源ノイズを発
生させたり、他の信号線にノイズを誘起させたりすると
いう問題がある。さらに、ＣＭＯＳ集積回路内の多数の
出力バッファ回路が同時にスイッチングした場合には、
上記ノイズはかなり大きくなり、集積回路が誤動作する
原因となる可能性があり、他の電子機器への電磁妨害の
原因となる可能性もあるという問題がある。
【０００７】本発明は、ＣＭＯＳ集積回路に使用するＣ
ＭＯＳ出力バッファ回路の貫通電流を小さくすることが
でき、したがって、消費電力を低減することができ、発
生するノイズを低減することができるＣＭＯＳ出力バッ
ファ回路を提供することを目的とするものである。
ＭＯＳ出力バッファ回路の貫通電流を小さくすることが
でき、したがって、消費電力を低減することができ、発
生するノイズを低減することができるＣＭＯＳ出力バッ
ファ回路を提供することを目的とするものである。
【０００８】
【課題を解決するための手段】本発明は、ＣＭＯＳ出力
バッファの最終段用ＰチャネルＭＯＳＦＥＴ、最終段用
ＮチャネルＭＯＳＦＥＴの前段に、それぞれＣＭＯＳイ
ンバータ回路を設け、このＣＭＯＳインバータ回路を構
成するＰチャネルＭＯＳＦＥＴの利得定数比と、ＣＭＯ
Ｓインバータ回路を構成するＮチャネルＭＯＳＦＥＴの
利得定数比とを変えることによって、ＣＭＯＳ出力バッ
ファの最終段用ＰチャネルＭＯＳＦＥＴのゲート、ＣＭ
ＯＳ出力バッファの最終段用ＮチャネルＭＯＳＦＥＴの
ゲートに入力する電圧の立ち上がりまたは立ち下がりを
遅くしたものである。
バッファの最終段用ＰチャネルＭＯＳＦＥＴ、最終段用
ＮチャネルＭＯＳＦＥＴの前段に、それぞれＣＭＯＳイ
ンバータ回路を設け、このＣＭＯＳインバータ回路を構
成するＰチャネルＭＯＳＦＥＴの利得定数比と、ＣＭＯ
Ｓインバータ回路を構成するＮチャネルＭＯＳＦＥＴの
利得定数比とを変えることによって、ＣＭＯＳ出力バッ
ファの最終段用ＰチャネルＭＯＳＦＥＴのゲート、ＣＭ
ＯＳ出力バッファの最終段用ＮチャネルＭＯＳＦＥＴの
ゲートに入力する電圧の立ち上がりまたは立ち下がりを
遅くしたものである。
【０００９】
【作用】本発明は、ＣＭＯＳ出力バッファの最終段用Ｐ
チャネルＭＯＳＦＥＴ、最終段用ＮチャネルＭＯＳＦＥ
Ｔの前段に、それぞれＣＭＯＳインバータ回路を設け、
このＣＭＯＳインバータ回路を構成するＰチャネルＭＯ
ＳＦＥＴの利得定数比と、ＣＭＯＳインバータ回路を構
成するＮチャネルＭＯＳＦＥＴの利得定数比とを変える
ことによって、ＣＭＯＳ出力バッファの最終段用Ｐチャ
ネルＭＯＳＦＥＴのゲート、ＣＭＯＳ出力バッファの最
終段用ＮチャネルＭＯＳＦＥＴのゲートに入力する電圧
の立ち上がりまたは立ち下がりを遅くしたので、ＣＭＯ
Ｓ出力バッファ回路の貫通電流のピーク電流値が減少
し、したがって、消費電力が低減され、また、発生する
ノイズが低減される。
チャネルＭＯＳＦＥＴ、最終段用ＮチャネルＭＯＳＦＥ
Ｔの前段に、それぞれＣＭＯＳインバータ回路を設け、
このＣＭＯＳインバータ回路を構成するＰチャネルＭＯ
ＳＦＥＴの利得定数比と、ＣＭＯＳインバータ回路を構
成するＮチャネルＭＯＳＦＥＴの利得定数比とを変える
ことによって、ＣＭＯＳ出力バッファの最終段用Ｐチャ
ネルＭＯＳＦＥＴのゲート、ＣＭＯＳ出力バッファの最
終段用ＮチャネルＭＯＳＦＥＴのゲートに入力する電圧
の立ち上がりまたは立ち下がりを遅くしたので、ＣＭＯ
Ｓ出力バッファ回路の貫通電流のピーク電流値が減少
し、したがって、消費電力が低減され、また、発生する
ノイズが低減される。
【００１０】
【実施例】図１は、本発明の第１実施例であるＣＭＯＳ
出力バッファ回路１の説明図であり、図１（１）は、そ
の回路図であり、図１（２）は、ＣＭＯＳ出力バッファ
回路１の最終段用ＰチャネルＭＯＳＦＥＴ１３のゲート
へ入力する電圧波形と、最終段用ＮチャネルＭＯＳＦＥ
Ｔ１４のゲートへ入力する電圧波形と、最終段の電源電
流の波形とを示す図である。
出力バッファ回路１の説明図であり、図１（１）は、そ
の回路図であり、図１（２）は、ＣＭＯＳ出力バッファ
回路１の最終段用ＰチャネルＭＯＳＦＥＴ１３のゲート
へ入力する電圧波形と、最終段用ＮチャネルＭＯＳＦＥ
Ｔ１４のゲートへ入力する電圧波形と、最終段の電源電
流の波形とを示す図である。
【００１１】ＣＭＯＳ出力バッファ回路１は、最終段用
ＰチャネルＭＯＳＦＥＴ１３と、最終段用ＮチャネルＭ
ＯＳＦＥＴ１４と、第１のＣＭＯＳインバータ回路２１
と、第２のＣＭＯＳインバータ回路２２とで構成されて
いる。
ＰチャネルＭＯＳＦＥＴ１３と、最終段用ＮチャネルＭ
ＯＳＦＥＴ１４と、第１のＣＭＯＳインバータ回路２１
と、第２のＣＭＯＳインバータ回路２２とで構成されて
いる。
【００１２】最終段用ＰチャネルＭＯＳＦＥＴ１３のソ
ースが第１の電源ＶDDに接続され、最終段用Ｎチャネル
ＭＯＳＦＥＴ１４のソースが第２の電源（接地）ＧＮＤ
に接続され、最終段用ＰチャネルＭＯＳＦＥＴ１３のド
レインと最終段用ＮチャネルＭＯＳＦＥＴ１４のドレイ
ンとが、ＣＭＯＳ出力バッファ回路１の出力端子３４に
接続されている。
ースが第１の電源ＶDDに接続され、最終段用Ｎチャネル
ＭＯＳＦＥＴ１４のソースが第２の電源（接地）ＧＮＤ
に接続され、最終段用ＰチャネルＭＯＳＦＥＴ１３のド
レインと最終段用ＮチャネルＭＯＳＦＥＴ１４のドレイ
ンとが、ＣＭＯＳ出力バッファ回路１の出力端子３４に
接続されている。
【００１３】また、第１のＣＭＯＳインバータ回路２１
の出力端子がＰチャネルＭＯＳＦＥＴ１３のゲートに接
続され、第２のＣＭＯＳインバータ回路２２の出力端子
がＮチャネルＭＯＳＦＥＴ１４のゲートに接続され、第
１のＣＭＯＳインバータ回路２１の入力端子と第２のＣ
ＭＯＳインバータ回路２２の入力端子とがＣＭＯＳ出力
バッファ回路１の入力端子３３に接続されている。
の出力端子がＰチャネルＭＯＳＦＥＴ１３のゲートに接
続され、第２のＣＭＯＳインバータ回路２２の出力端子
がＮチャネルＭＯＳＦＥＴ１４のゲートに接続され、第
１のＣＭＯＳインバータ回路２１の入力端子と第２のＣ
ＭＯＳインバータ回路２２の入力端子とがＣＭＯＳ出力
バッファ回路１の入力端子３３に接続されている。
【００１４】さらに、第１のＣＭＯＳインバータ回路２
１、第２のＣＭＯＳインバータ回路２２を構成するＰチ
ャネルＭＯＳＦＥＴの利得定数をβP とし、第１のＣＭ
ＯＳインバータ回路２１、第２のＣＭＯＳインバータ回
路２２を構成するＮチャネルＭＯＳＦＥＴの利得定数を
βN としたときに、第１のＣＭＯＳインバータ回路２１
における利得定数の比βP ／βN よりも、第２のＣＭＯ
Ｓインバータ回路２２における利得定数の比βP ／βN
が小さく設定されている。
１、第２のＣＭＯＳインバータ回路２２を構成するＰチ
ャネルＭＯＳＦＥＴの利得定数をβP とし、第１のＣＭ
ＯＳインバータ回路２１、第２のＣＭＯＳインバータ回
路２２を構成するＮチャネルＭＯＳＦＥＴの利得定数を
βN としたときに、第１のＣＭＯＳインバータ回路２１
における利得定数の比βP ／βN よりも、第２のＣＭＯ
Ｓインバータ回路２２における利得定数の比βP ／βN
が小さく設定されている。
【００１５】次に、上記第１実施例の動作について説明
する。
する。
【００１６】まず、ＣＭＯＳインバータ回路において、
入力電圧の立ち上がり、立ち下がりを遅くする方法につ
いて説明する。一般に、ＣＭＯＳインバータ回路を構成
するＰチャネルＭＯＳＦＥＴの利得定数を通常よりも小
さくすると、そのＰチャネルＭＯＳＦＥＴの内部抵抗が
増加するために、そのＣＭＯＳインバータ回路の出力電
圧の立ち上がりが遅くなる。逆に、ＣＭＯＳインバータ
回路を構成するＮチャネルＭＯＳＦＥＴの利得定数を通
常よりも小さくすると、そのＮチャネルＭＯＳＦＥＴの
内部抵抗が増加するために、そのＣＭＯＳインバータ回
路の出力電圧の立ち下がりが遅くなる。
入力電圧の立ち上がり、立ち下がりを遅くする方法につ
いて説明する。一般に、ＣＭＯＳインバータ回路を構成
するＰチャネルＭＯＳＦＥＴの利得定数を通常よりも小
さくすると、そのＰチャネルＭＯＳＦＥＴの内部抵抗が
増加するために、そのＣＭＯＳインバータ回路の出力電
圧の立ち上がりが遅くなる。逆に、ＣＭＯＳインバータ
回路を構成するＮチャネルＭＯＳＦＥＴの利得定数を通
常よりも小さくすると、そのＮチャネルＭＯＳＦＥＴの
内部抵抗が増加するために、そのＣＭＯＳインバータ回
路の出力電圧の立ち下がりが遅くなる。
【００１７】上記実施例において、第１のＣＭＯＳイン
バータ回路２１における利得定数の比βP ／βN より
も、第２のＣＭＯＳインバータ回路２２における利得定
数の比βP ／βN が小さく設定されているので、第１の
ＣＭＯＳインバータ回路２１は、その利得定数の比が大
きく、したがって、第１のＣＭＯＳインバータ回路２１
を構成するＮチャネルＭＯＳＦＥＴの内部抵抗が高いた
めに、通常のＣＭＯＳインバータ回路よりもその立ち下
がりが遅くなる。一方、第２のＣＭＯＳインバータ回路
２２は、その利得定数の比が小さく、したがって、第２
のＣＭＯＳインバータ回路２２を構成するＰチャネルＭ
ＯＳＦＥＴの内部抵抗が高いために、通常のＣＭＯＳイ
ンバータ回路よりもその立ち上がりが遅くなる。
バータ回路２１における利得定数の比βP ／βN より
も、第２のＣＭＯＳインバータ回路２２における利得定
数の比βP ／βN が小さく設定されているので、第１の
ＣＭＯＳインバータ回路２１は、その利得定数の比が大
きく、したがって、第１のＣＭＯＳインバータ回路２１
を構成するＮチャネルＭＯＳＦＥＴの内部抵抗が高いた
めに、通常のＣＭＯＳインバータ回路よりもその立ち下
がりが遅くなる。一方、第２のＣＭＯＳインバータ回路
２２は、その利得定数の比が小さく、したがって、第２
のＣＭＯＳインバータ回路２２を構成するＰチャネルＭ
ＯＳＦＥＴの内部抵抗が高いために、通常のＣＭＯＳイ
ンバータ回路よりもその立ち上がりが遅くなる。
【００１８】すなわち、第１のＣＭＯＳインバータ回路
２１は第２のＣＭＯＳインバータ回路２２よりも、その
出力電圧の立ち下がりが遅く、第２のＣＭＯＳインバー
タ回路２２は第１のＣＭＯＳインバータ回路２１より
も、その出力電圧の立ち上がりが遅い。このために、Ｃ
ＭＯＳ出力バッファ回路１の最終段用ＰチャネルＭＯＳ
ＦＥＴ１３のゲートへ入力される入力電圧波形、最終段
用ＮチャネルＭＯＳＦＥＴ１４のゲートへ入力される入
力電圧波形は、図１（２）に示すようになる。
２１は第２のＣＭＯＳインバータ回路２２よりも、その
出力電圧の立ち下がりが遅く、第２のＣＭＯＳインバー
タ回路２２は第１のＣＭＯＳインバータ回路２１より
も、その出力電圧の立ち上がりが遅い。このために、Ｃ
ＭＯＳ出力バッファ回路１の最終段用ＰチャネルＭＯＳ
ＦＥＴ１３のゲートへ入力される入力電圧波形、最終段
用ＮチャネルＭＯＳＦＥＴ１４のゲートへ入力される入
力電圧波形は、図１（２）に示すようになる。
【００１９】つまり、上記実施例は、ＣＭＯＳ出力バッ
ファ回路１を構成する最終段用ＮチャネルＭＯＳＦＥＴ
１３、最終段用ＰチャネルＭＯＳＦＥＴ１４のそれぞれ
のゲートに、位相をずらした電圧波形を入力するもので
ある。
ファ回路１を構成する最終段用ＮチャネルＭＯＳＦＥＴ
１３、最終段用ＰチャネルＭＯＳＦＥＴ１４のそれぞれ
のゲートに、位相をずらした電圧波形を入力するもので
ある。
【００２０】なお、Ｐ点の電圧は、ＮチャネルＭＯＳＦ
ＥＴ１４の閾値電圧ＶthN であり、Ｑ点の電圧はＶDD−
ＶthP であり、電圧ＶthP は、ＰチャネルＭＯＳＦＥＴ
１３の閾値電圧（絶対値）である。
ＥＴ１４の閾値電圧ＶthN であり、Ｑ点の電圧はＶDD−
ＶthP であり、電圧ＶthP は、ＰチャネルＭＯＳＦＥＴ
１３の閾値電圧（絶対値）である。
【００２１】図１（２）において、貫通電流が流れる期
間は、ＰチャネルＭＯＳＦＥＴ１３のゲート入力電圧が
Ｐ点からＱ点に到るまでの期間と、ＮチャネルＭＯＳＦ
ＥＴ１４のゲート入力電圧がＰ点からＱ点に到るまでの
期間とが重なっている期間であり、上記実施例における
貫通電流が流れる期間は、図３（２）に示す従来例にお
ける期間よりも短くなっている。
間は、ＰチャネルＭＯＳＦＥＴ１３のゲート入力電圧が
Ｐ点からＱ点に到るまでの期間と、ＮチャネルＭＯＳＦ
ＥＴ１４のゲート入力電圧がＰ点からＱ点に到るまでの
期間とが重なっている期間であり、上記実施例における
貫通電流が流れる期間は、図３（２）に示す従来例にお
ける期間よりも短くなっている。
【００２２】ＮチャネルＭＯＳＦＥＴ１４のゲートへ印
加される入力電圧の立ち上がりをさらに遅くすれば、Ｎ
チャネルＭＯＳＦＥＴ１４のゲートへ印加される入力電
圧のＰ点がさらに右方向に移動し、貫通電流が流れる期
間がさらに短くなる。入力電圧の立ち下がりで貫通電流
が流れる期間についても、上記立ち上りの場合と、同様
に考えることができる。つまり、ＰチャネルＭＯＳＦＥ
Ｔ１３のゲートへ印加される入力電圧の立ち下がりをさ
らに遅くすれば、ＰチャネルＭＯＳＦＥＴ１３のゲート
へ印加される入力電圧のＱ点がさらに右方向に移動し、
貫通電流が流れる期間がさらに短くなる。
加される入力電圧の立ち上がりをさらに遅くすれば、Ｎ
チャネルＭＯＳＦＥＴ１４のゲートへ印加される入力電
圧のＰ点がさらに右方向に移動し、貫通電流が流れる期
間がさらに短くなる。入力電圧の立ち下がりで貫通電流
が流れる期間についても、上記立ち上りの場合と、同様
に考えることができる。つまり、ＰチャネルＭＯＳＦＥ
Ｔ１３のゲートへ印加される入力電圧の立ち下がりをさ
らに遅くすれば、ＰチャネルＭＯＳＦＥＴ１３のゲート
へ印加される入力電圧のＱ点がさらに右方向に移動し、
貫通電流が流れる期間がさらに短くなる。
【００２３】図３（１）に示す従来の出力バッファ回路
における貫通電流は、図３（２）の電源電流波形に示す
ように、入力電圧がＶDD／２である付近で最大となる。
ところが、上記実施例では、図１（２）に示すように、
ＰチャネルＭＯＳＦＥＴ１３、ＮチャネルＭＯＳＦＥＴ
１４の各ゲートの入力電圧は位相がづれているために、
同時にＶDD／２になることはなく、このために、貫通電
流のピーク電流値も減少する。また、貫通電流による消
費電力は、電源電流の積分値と電源電圧との積であるた
めに、上記実施例における消費電力は、従来例と比較し
て大幅に減少している。
における貫通電流は、図３（２）の電源電流波形に示す
ように、入力電圧がＶDD／２である付近で最大となる。
ところが、上記実施例では、図１（２）に示すように、
ＰチャネルＭＯＳＦＥＴ１３、ＮチャネルＭＯＳＦＥＴ
１４の各ゲートの入力電圧は位相がづれているために、
同時にＶDD／２になることはなく、このために、貫通電
流のピーク電流値も減少する。また、貫通電流による消
費電力は、電源電流の積分値と電源電圧との積であるた
めに、上記実施例における消費電力は、従来例と比較し
て大幅に減少している。
【００２４】なお、上記実施例において、立ち下がり、
立ち上がりの時間をさらに増加させるとＰチャネルＭＯ
ＳＦＥＴ１３、ＮチャネルＭＯＳＦＥＴ１４が同時にＯ
Ｎする期間がゼロになり、貫通電流が流れなくなる。た
だし、立ち上がり、立ち下がりを極端に遅くすると、Ｃ
ＭＯＳ出力バッファ回路１として必要とする動作速度が
得られなくなることがあり、貫通電流の低減と動作速度
とのかねあいの最適化設計が必要となる。
立ち上がりの時間をさらに増加させるとＰチャネルＭＯ
ＳＦＥＴ１３、ＮチャネルＭＯＳＦＥＴ１４が同時にＯ
Ｎする期間がゼロになり、貫通電流が流れなくなる。た
だし、立ち上がり、立ち下がりを極端に遅くすると、Ｃ
ＭＯＳ出力バッファ回路１として必要とする動作速度が
得られなくなることがあり、貫通電流の低減と動作速度
とのかねあいの最適化設計が必要となる。
【００２５】また、第１のＣＭＯＳインバータ回路２
１、第２のＣＭＯＳインバータ回路２２にも貫通電流が
流れるが、そのインバータ回路２１、２２を構成するＭ
ＯＳＦＥＴのチャネル幅は、最終段用ＭＯＳＦＥＴ１
３、１４よりもかなり小さいので、第１のＣＭＯＳイン
バータ回路２１、第２のＣＭＯＳインバータ回路２２の
消費電力は、出力バッファ回路１の最終段の消費電力と
比較すると、無視できる程度に少ない。
１、第２のＣＭＯＳインバータ回路２２にも貫通電流が
流れるが、そのインバータ回路２１、２２を構成するＭ
ＯＳＦＥＴのチャネル幅は、最終段用ＭＯＳＦＥＴ１
３、１４よりもかなり小さいので、第１のＣＭＯＳイン
バータ回路２１、第２のＣＭＯＳインバータ回路２２の
消費電力は、出力バッファ回路１の最終段の消費電力と
比較すると、無視できる程度に少ない。
【００２６】図２は、本発明の第２実施例であるＣＭＯ
Ｓ出力バッファ回路２の説明図であり、図２（１）は、
その回路図であり、図２（２）は、ＣＭＯＳ出力バッフ
ァ回路２の最終段用ＰチャネルＭＯＳＦＥＴ１５のゲー
トへ入力する電圧波形と、ＮチャネルＭＯＳＦＥＴ１６
のゲートへ入力する電圧波形と、最終段の電源電流の波
形とを示す図である。
Ｓ出力バッファ回路２の説明図であり、図２（１）は、
その回路図であり、図２（２）は、ＣＭＯＳ出力バッフ
ァ回路２の最終段用ＰチャネルＭＯＳＦＥＴ１５のゲー
トへ入力する電圧波形と、ＮチャネルＭＯＳＦＥＴ１６
のゲートへ入力する電圧波形と、最終段の電源電流の波
形とを示す図である。
【００２７】ＣＭＯＳ出力バッファ回路２は、最終段用
ＰチャネルＭＯＳＦＥＴ１５と、最終段用ＮチャネルＭ
ＯＳＦＥＴ１６と、第１のＣＭＯＳインバータ回路４１
と、第２のＣＭＯＳインバータ回路４２と、第３のＣＭ
ＯＳインバータ回路４３と、第４のＣＭＯＳインバータ
回路４４とで構成されている。
ＰチャネルＭＯＳＦＥＴ１５と、最終段用ＮチャネルＭ
ＯＳＦＥＴ１６と、第１のＣＭＯＳインバータ回路４１
と、第２のＣＭＯＳインバータ回路４２と、第３のＣＭ
ＯＳインバータ回路４３と、第４のＣＭＯＳインバータ
回路４４とで構成されている。
【００２８】最終段用ＰチャネルＭＯＳＦＥＴ１５は、
そのソースが第１の電源ＶDDに接続され、最終段用Ｎチ
ャネルＭＯＳＦＥＴ１６は、そのソースが第２の電源
（接地）ＧＮＤに接続され、最終段用ＰチャネルＭＯＳ
ＦＥＴ１５のドレインと最終段用ＮチャネルＭＯＳＦＥ
Ｔ１６のドレインとがＣＭＯＳ出力バッファ回路２の出
力端子３４に接続されている。
そのソースが第１の電源ＶDDに接続され、最終段用Ｎチ
ャネルＭＯＳＦＥＴ１６は、そのソースが第２の電源
（接地）ＧＮＤに接続され、最終段用ＰチャネルＭＯＳ
ＦＥＴ１５のドレインと最終段用ＮチャネルＭＯＳＦＥ
Ｔ１６のドレインとがＣＭＯＳ出力バッファ回路２の出
力端子３４に接続されている。
【００２９】また、第３のＣＭＯＳインバータ回路４３
は、その出力端子が最終段用ＰチャネルＭＯＳＦＥＴ１
５のゲートに接続され、第４のＣＭＯＳインバータ回路
４４は、その出力端子が最終段用ＮチャネルＭＯＳＦＥ
Ｔ１６のゲートに接続され、第２のＣＭＯＳインバータ
回路４２は、その出力端子が第３のＣＭＯＳインバータ
回路４３の入力端子に接続され、第１のＣＭＯＳインバ
ータ回路４１は、その出力端子が第４のＣＭＯＳインバ
ータ回路４４の入力端子に接続され、第１のＣＭＯＳイ
ンバータ回路４１の入力端子と第２のＣＭＯＳインバー
タ回路４２の入力端子とがＣＭＯＳ出力バッファ回路２
の入力端子３３に接続されている。
は、その出力端子が最終段用ＰチャネルＭＯＳＦＥＴ１
５のゲートに接続され、第４のＣＭＯＳインバータ回路
４４は、その出力端子が最終段用ＮチャネルＭＯＳＦＥ
Ｔ１６のゲートに接続され、第２のＣＭＯＳインバータ
回路４２は、その出力端子が第３のＣＭＯＳインバータ
回路４３の入力端子に接続され、第１のＣＭＯＳインバ
ータ回路４１は、その出力端子が第４のＣＭＯＳインバ
ータ回路４４の入力端子に接続され、第１のＣＭＯＳイ
ンバータ回路４１の入力端子と第２のＣＭＯＳインバー
タ回路４２の入力端子とがＣＭＯＳ出力バッファ回路２
の入力端子３３に接続されている。
【００３０】さらに、第１のＣＭＯＳインバータ回路４
１、第２のＣＭＯＳインバータ回路４２を構成するＰチ
ャネルＭＯＳＦＥＴの利得定数をβP とし、第１のＣＭ
ＯＳインバータ回路４１、第２のＣＭＯＳインバータ回
路４２を構成するＮチャネルＭＯＳＦＥＴの利得定数を
βN としたときに、第１のＣＭＯＳインバータ回路４１
における利得定数の比βP ／βN よりも、第２のＣＭＯ
Ｓインバータ回路４２における利得定数の比βP ／βN
が小さくなるように設定されている。
１、第２のＣＭＯＳインバータ回路４２を構成するＰチ
ャネルＭＯＳＦＥＴの利得定数をβP とし、第１のＣＭ
ＯＳインバータ回路４１、第２のＣＭＯＳインバータ回
路４２を構成するＮチャネルＭＯＳＦＥＴの利得定数を
βN としたときに、第１のＣＭＯＳインバータ回路４１
における利得定数の比βP ／βN よりも、第２のＣＭＯ
Ｓインバータ回路４２における利得定数の比βP ／βN
が小さくなるように設定されている。
【００３１】第１のＣＭＯＳインバータ回路４１は、図
１に示す第１のＣＭＯＳインバータ回路２１と同じ利得
定数の比βP ／βN を有し、第２のＣＭＯＳインバータ
回路４２は、図１に示す第２のＣＭＯＳインバータ回路
２２と同じ利得定数の比βP／βN を有する。
１に示す第１のＣＭＯＳインバータ回路２１と同じ利得
定数の比βP ／βN を有し、第２のＣＭＯＳインバータ
回路４２は、図１に示す第２のＣＭＯＳインバータ回路
２２と同じ利得定数の比βP／βN を有する。
【００３２】第３のＣＭＯＳインバータ回路４３、第４
のＣＭＯＳインバータ回路４４は、通常の利得定数の比
を有するＭＯＳＦＥＴで構成されている。第１のＣＭＯ
Ｓインバータ回路４１、第２のＣＭＯＳインバータ回路
４２の出力電圧の波形は、それぞれインバータ回路４
４、４３で反転されるために、第１のＣＭＯＳインバー
タ回路２１に対応する第１のＣＭＯＳインバータ回路４
１がＮチャネルＭＯＳＦＥＴ１６側に接続され、第２の
ＣＭＯＳインバータ回路２２に対応する第２のＣＭＯＳ
インバータ回路４２がＰチャネルＭＯＳＦＥＴ１５側に
接続され、図１に示す接続関係とは逆になっている。
のＣＭＯＳインバータ回路４４は、通常の利得定数の比
を有するＭＯＳＦＥＴで構成されている。第１のＣＭＯ
Ｓインバータ回路４１、第２のＣＭＯＳインバータ回路
４２の出力電圧の波形は、それぞれインバータ回路４
４、４３で反転されるために、第１のＣＭＯＳインバー
タ回路２１に対応する第１のＣＭＯＳインバータ回路４
１がＮチャネルＭＯＳＦＥＴ１６側に接続され、第２の
ＣＭＯＳインバータ回路２２に対応する第２のＣＭＯＳ
インバータ回路４２がＰチャネルＭＯＳＦＥＴ１５側に
接続され、図１に示す接続関係とは逆になっている。
【００３３】なお、図２（２）において、Ｐ点の電圧
は、ＮチャネルＭＯＳＦＥＴ１６の閾値電圧ＶthN であ
り、Ｑ点の電圧はＶDD−ＶthP であり、電圧ＶthP は、
ＰチャネルＭＯＳＦＥＴ１５の閾値電圧（絶対値）であ
る。
は、ＮチャネルＭＯＳＦＥＴ１６の閾値電圧ＶthN であ
り、Ｑ点の電圧はＶDD−ＶthP であり、電圧ＶthP は、
ＰチャネルＭＯＳＦＥＴ１５の閾値電圧（絶対値）であ
る。
【００３４】次に、第２実施例の動作について説明す
る。
る。
【００３５】一般に、立ち上がり、立ち下がりが遅い波
形をインバータ回路に通すと、立ち上がり、立ち下がり
が速くなり（傾斜が急になり）、遅延時間が増加する
（立ち上がり、立ち下がりの開始が遅くなる）。
形をインバータ回路に通すと、立ち上がり、立ち下がり
が速くなり（傾斜が急になり）、遅延時間が増加する
（立ち上がり、立ち下がりの開始が遅くなる）。
【００３６】このために、第１のＣＭＯＳインバータ回
路４１によって、立ち下がりを遅くすると、第４のＣＭ
ＯＳインバータ回路４４の出力の立ち上がり、立ち下が
りが速いが、立ち上がりの遅延時間が増加する。これと
同様に、第２のＣＭＯＳインバータ回路４２によって、
立ち上がりを遅くすると、第３のＣＭＯＳインバータ回
路４３の出力の立ち上がり、立ち下がりが速いが、立ち
下がりの遅延時間が増加する。
路４１によって、立ち下がりを遅くすると、第４のＣＭ
ＯＳインバータ回路４４の出力の立ち上がり、立ち下が
りが速いが、立ち上がりの遅延時間が増加する。これと
同様に、第２のＣＭＯＳインバータ回路４２によって、
立ち上がりを遅くすると、第３のＣＭＯＳインバータ回
路４３の出力の立ち上がり、立ち下がりが速いが、立ち
下がりの遅延時間が増加する。
【００３７】上記のように、第３のＣＭＯＳインバータ
回路４３、第４のＣＭＯＳインバータ回路４４によっ
て、立ち上がり、立ち下がりを速め、遅延時間を増加さ
せると、ＣＭＯＳ出力バッファ回路２の最終段用Ｐチャ
ネルＭＯＳＦＥＴ１５、最終段用ＮチャネルＭＯＳＦＥ
Ｔ１６のゲートに入力する電圧は、図２（２）に示すよ
うに、各ゲートの入力電圧の位相がづれる。
回路４３、第４のＣＭＯＳインバータ回路４４によっ
て、立ち上がり、立ち下がりを速め、遅延時間を増加さ
せると、ＣＭＯＳ出力バッファ回路２の最終段用Ｐチャ
ネルＭＯＳＦＥＴ１５、最終段用ＮチャネルＭＯＳＦＥ
Ｔ１６のゲートに入力する電圧は、図２（２）に示すよ
うに、各ゲートの入力電圧の位相がづれる。
【００３８】図２（２）で貫通電流が流れる期間は、Ｐ
チャネルＭＯＳＦＥＴ１５のゲート入力電圧がＰ点から
Ｑ点に到るまでの期間と、ＮチャネルＭＯＳＦＥＴ１６
のゲート入力電圧がＰ点からＱ点に到るまでの期間とが
重なっている期間であり、図２（２）に示す場合は、貫
通電流が流れる時間が図１（１）に示す場合よりもさら
に短くなる。この貫通電流が流れる点におけるＣＭＯＳ
出力バッファ回路２の最終段用ＰチャネルＭＯＳＦＥＴ
１５、ＮチャネルＭＯＳＦＥＴ１６のゲートに入力する
電圧は、ＶDD／２から十分に離れているので、貫通電流
のピーク値がかなり小さくなる。
チャネルＭＯＳＦＥＴ１５のゲート入力電圧がＰ点から
Ｑ点に到るまでの期間と、ＮチャネルＭＯＳＦＥＴ１６
のゲート入力電圧がＰ点からＱ点に到るまでの期間とが
重なっている期間であり、図２（２）に示す場合は、貫
通電流が流れる時間が図１（１）に示す場合よりもさら
に短くなる。この貫通電流が流れる点におけるＣＭＯＳ
出力バッファ回路２の最終段用ＰチャネルＭＯＳＦＥＴ
１５、ＮチャネルＭＯＳＦＥＴ１６のゲートに入力する
電圧は、ＶDD／２から十分に離れているので、貫通電流
のピーク値がかなり小さくなる。
【００３９】なお、ＭＯＳＦＥＴの利得定数を小さくす
るには、ゲート幅を狭めるか、またはゲート長を長くす
ればよい。ゲートアレイのようにゲート幅、ゲート長が
変化できない場合は、複数のＭＯＳＦＥＴを用いること
によって、利得定数が小さい等価的なＭＯＳＦＥＴを構
成することができる。すなわち、複数のＭＯＳＦＥＴの
ドレイン、ソースを直列に接続し、その両端を等価的Ｍ
ＯＳＦＥＴのドレイン、ソースとし、各ＭＯＳＦＥＴの
全てのゲートを並列接続し、それを等価的ＭＯＳＦＥＴ
のゲートとした場合に、この等価的ＭＯＳＦＥＴは、も
との１個のＭＯＳＦＥＴよりも利得定数が小さくなる。
るには、ゲート幅を狭めるか、またはゲート長を長くす
ればよい。ゲートアレイのようにゲート幅、ゲート長が
変化できない場合は、複数のＭＯＳＦＥＴを用いること
によって、利得定数が小さい等価的なＭＯＳＦＥＴを構
成することができる。すなわち、複数のＭＯＳＦＥＴの
ドレイン、ソースを直列に接続し、その両端を等価的Ｍ
ＯＳＦＥＴのドレイン、ソースとし、各ＭＯＳＦＥＴの
全てのゲートを並列接続し、それを等価的ＭＯＳＦＥＴ
のゲートとした場合に、この等価的ＭＯＳＦＥＴは、も
との１個のＭＯＳＦＥＴよりも利得定数が小さくなる。
【００４０】ＣＭＯＳインバータ回路を構成する２つの
ＭＯＳＦＥＴのうちの一方のＭＯＳＦＥＴの利得定数を
小さくする代わりに、他方のＭＯＳＦＥＴの利得定数を
大きくしても、その効果は同じである。
ＭＯＳＦＥＴのうちの一方のＭＯＳＦＥＴの利得定数を
小さくする代わりに、他方のＭＯＳＦＥＴの利得定数を
大きくしても、その効果は同じである。
【００４１】
【発明の効果】本発明によれば、ＣＭＯＳ集積回路に使
用するＣＭＯＳ出力バッファ回路の貫通電流を小さくす
ることができ、したがって、消費電力を低減することが
でき、発生するノイズを低減することができるという効
果を奏する。
用するＣＭＯＳ出力バッファ回路の貫通電流を小さくす
ることができ、したがって、消費電力を低減することが
でき、発生するノイズを低減することができるという効
果を奏する。
【図１】本発明の第１実施例の説明図であり、図１
（１）は、その回路図であり、図１（２）は、第１実施
例の出力バッファ回路の最終段用ＰチャネルＭＯＳＦＥ
Ｔのゲートの入力電圧波形と、最終段用ＮチャネルＭＯ
ＳＦＥＴのゲートの入力電圧波形と、最終段の電源電流
の波形とを示す図である。
（１）は、その回路図であり、図１（２）は、第１実施
例の出力バッファ回路の最終段用ＰチャネルＭＯＳＦＥ
Ｔのゲートの入力電圧波形と、最終段用ＮチャネルＭＯ
ＳＦＥＴのゲートの入力電圧波形と、最終段の電源電流
の波形とを示す図である。
【図２】本発明の第２実施例の説明図であり、図２
（１）は、その回路図であり、図２（２）は、第２実施
例の出力バッファ回路の最終段用ＰチャネルＭＯＳＦＥ
Ｔのゲートの入力電圧波形と、最終段用ＮチャネルＭＯ
ＳＦＥＴのゲートの入力電圧波形と、最終段の電源電流
の波形とを示す図である。
（１）は、その回路図であり、図２（２）は、第２実施
例の出力バッファ回路の最終段用ＰチャネルＭＯＳＦＥ
Ｔのゲートの入力電圧波形と、最終段用ＮチャネルＭＯ
ＳＦＥＴのゲートの入力電圧波形と、最終段の電源電流
の波形とを示す図である。
【図３】従来のＣＭＯＳ出力バッファ回路と、その入力
電圧波形、電源電流波形を示す図である。
電圧波形、電源電流波形を示す図である。
１、２…ＣＭＯＳ出力バッファ回路、 １３、１５…最終段用ＰチャネルＭＯＳＦＥＴ、 １４、１６…最終段用ＮチャネルＭＯＳＦＥＴ、 ２１、４１…第１のＣＭＯＳインバータ回路、 ２２、４２…第２のＣＭＯＳインバータ回路 ４３…第３のＣＭＯＳインバータ回路、 ４４…第４のＣＭＯＳインバータ回路、 ３１、３３…ＣＭＯＳ出力バッファ回路の入力端子、 ３２、３４…ＣＭＯＳ出力バッファ回路の出力端子、 Ｐ…ＮチャネルＭＯＳＦＥＴの閾値電圧ＶthN 、 Ｑ…ＶDD−ＶthP 、 ＶthP …ＰチャネルＭＯＳＦＥＴの閾値電圧。
Claims (2)
- 【請求項１】 ＣＭＯＳ出力バッファ回路において、 第１の電源にソースが接続されている最終段用Ｐチャネ
ルＭＯＳＦＥＴと；第２の電源にソースが接続されてい
る最終段用ＮチャネルＭＯＳＦＥＴと；上記最終段用Ｐ
チャネルＭＯＳＦＥＴのゲートに出力端子が接続されて
いる第１のＣＭＯＳインバータ回路と；上記最終段用Ｎ
チャネルＭＯＳＦＥＴのゲートに出力端子が接続されて
いる第２のＣＭＯＳインバータ回路と；を有し、 上記最終段用ＰチャネルＭＯＳＦＥＴのドレインと上記
最終段用ＮチャネルＭＯＳＦＥＴのドレインとが上記Ｃ
ＭＯＳ出力バッファ回路の出力端子に接続され、上記第
１のＣＭＯＳインバータ回路の入力端子と上記第２のＣ
ＭＯＳインバータ回路の入力端子とが上記ＣＭＯＳ出力
バッファ回路の入力端子に接続され、上記各ＣＭＯＳイ
ンバータ回路を構成するＰチャネルＭＯＳＦＥＴの利得
定数をβP とし、上記各ＣＭＯＳインバータ回路を構成
するＮチャネルＭＯＳＦＥＴの利得定数をβN としたと
きに、上記第１のＣＭＯＳインバータ回路におけるβP
／βN よりも、上記第２のＣＭＯＳインバータ回路にお
けるβP ／βN が小さいことを特徴とするＣＭＯＳ出力
バッファ回路。 - 【請求項２】 ＣＭＯＳ出力バッファ回路において、 第１の電源にソースが接続されている最終段用Ｐチャネ
ルＭＯＳＦＥＴと；第２の電源にソースが接続されてい
る最終段用ＮチャネルＭＯＳＦＥＴと；上記最終段用Ｐ
チャネルＭＯＳＦＥＴのゲートに出力端子が接続されて
いる第３のＣＭＯＳインバータ回路と；上記最終段用Ｎ
チャネルＭＯＳＦＥＴのゲートに出力端子が接続されて
いる第４のＣＭＯＳインバータ回路と；上記第３のＣＭ
ＯＳインバータ回路の入力端子に出力端子が接続されて
いる第２のＣＭＯＳインバータ回路と；上記第４のＣＭ
ＯＳインバータ回路の入力端子に出力端子が接続されて
いる第１のＣＭＯＳインバータ回路と；を有し、 上記最終段用ＰチャネルＭＯＳＦＥＴのドレインと上記
最終段用ＮチャネルＭＯＳＦＥＴのドレインとが上記Ｃ
ＭＯＳ出力バッファ回路の出力端子に接続され、上記第
１のＣＭＯＳインバータ回路の入力端子と上記第２のＣ
ＭＯＳインバータ回路の入力端子とが上記ＣＭＯＳ出力
バッファ回路の入力端子に接続され、上記各ＣＭＯＳイ
ンバータ回路を構成するＰチャネルＭＯＳＦＥＴの利得
定数をβP とし、上記各ＣＭＯＳインバータ回路を構成
するＮチャネルＭＯＳＦＥＴの利得定数をβN としたと
きに、上記第１のＣＭＯＳインバータ回路におけるβP
／βN よりも、上記第２のＣＭＯＳインバータ回路にお
けるβP ／βN が小さいことを特徴とするＣＭＯＳ出力
バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5348797A JPH07202677A (ja) | 1993-12-27 | 1993-12-27 | Ｃｍｏｓ出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5348797A JPH07202677A (ja) | 1993-12-27 | 1993-12-27 | Ｃｍｏｓ出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07202677A true JPH07202677A (ja) | 1995-08-04 |
Family
ID=18399432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5348797A Pending JPH07202677A (ja) | 1993-12-27 | 1993-12-27 | Ｃｍｏｓ出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07202677A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011502429A (ja) * | 2007-10-30 | 2011-01-20 | クゥアルコム・インコーポレイテッド | 調整可能なサイズを有する局部発振器バッファ及びミキサ |
| JP2013211843A (ja) * | 2012-02-28 | 2013-10-10 | Mega Chips Corp | 出力装置 |
| US8599938B2 (en) | 2007-09-14 | 2013-12-03 | Qualcomm Incorporated | Linear and polar dual mode transmitter circuit |
| US8639205B2 (en) | 2008-03-20 | 2014-01-28 | Qualcomm Incorporated | Reduced power-consumption receivers |
| US8878574B2 (en) | 2012-08-10 | 2014-11-04 | Semiconductor Energy Laboratory Co., Ltd. | Method for driving semiconductor device |
| US8929840B2 (en) | 2007-09-14 | 2015-01-06 | Qualcomm Incorporated | Local oscillator buffer and mixer having adjustable size |
| US8975930B2 (en) | 2012-08-10 | 2015-03-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for driving semiconductor device |
| US9093988B2 (en) | 2012-08-10 | 2015-07-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for driving semiconductor device |
| US9209206B2 (en) | 2010-05-21 | 2015-12-08 | Semiconductor Energy Laboratory Co., Ltd. | Pulse converter circuit |
-
1993
- 1993-12-27 JP JP5348797A patent/JPH07202677A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US9787294B2 (en) | 2010-05-21 | 2017-10-10 | Semiconductor Energy Laboratory Co., Ltd. | Pulse converter circuit |
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| US8975930B2 (en) | 2012-08-10 | 2015-03-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for driving semiconductor device |
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