JPH0879036A

JPH0879036A - スイッチ回路

Info

Publication number: JPH0879036A
Application number: JP6206591A
Authority: JP
Inventors: Hiroshi Noda; 寛野田
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1994-08-31
Filing date: 1994-08-31
Publication date: 1996-03-22

Abstract

(57)【要約】【目的】入出力間の電圧差およびスイッチング素子に
おける制御損失を小さく抑えることができるスイッチ回
路を提供する。【構成】電源１の負極側はグランドに正極側は抵抗２
とコンデンサ３の一端およびＰチャネル形のＦＥＴ４の
ソースに接続され、抵抗２とコンデンサ３の他端はＦＥ
Ｔ４のゲートに接続される。ＦＥＴ４のドレインとグラ
ンドとの間にはコンデンサ６と負荷７が接続される。ト
ランジスタ５のコレクタはＦＥＴ４のゲートに、エミッ
タはグランドに、ベースは端子８に接続されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はスイッチ回路に関し、特
に、電源回路におけるスイッチ回路に関するものであ
る。

【０００２】

【従来の技術】電源回路においては、その出力電圧を外
部からの制御信号に従ってオン，オフさせる機能が要求
される場合がある。このような場合において従来は機械
式のリレーを用いていたが、リレー接点を機械的にオ
ン，オフさせる構造であることから、故障率が高く、ま
たオン，オフ動作に伴いチャタリングが生じるという問
題もあった。このため、最近では、トランジスタ等の半
導体を用いて構成したスイッチ回路が通常採用されてい
る。

【０００３】このようなスイッチ回路の一例として、例
えば、ＣＱ出版（株）発行の「解析パワーサプライ」第
６２〜６４頁に示されたスイッチ回路ものが知られてい
る。この回路では、ＰＮＰ形トランジスタを電圧をオ
ン，オフさせるためのスイッチング素子として用い、こ
のＰＮＰ形トランジスタのベース電流を別のトランジス
タ、例えばＮＰＮ形トランジスタにより制御して、スイ
ッチング素子として機能させる構成としている。

【０００４】

【発明が解決しようとする課題】ところで、上記した従
来のスイッチ回路の場合、例えば、制御する電流を０〜
１Ａとした場合において、現在のＰＮＰ形トランジスタ
では飽和電圧で３０ｍＶ以下、つまりコレクタ抵抗が３
００ｍΩでＩC ／ＩB ＝１０以下のものは入手困難であ
り、このため、スイッチ回路の入出力間に最大１０ｍＶ
〜１００ｍＶ前後の電圧差が発生し、またこの電圧差が
出力電流に比例して変化してしまうという問題があっ
た。

【０００５】また、上記のＰＮＰ形トランジスタを駆動
制御するため場合におけるベース電流は、グランドに向
かって流れ損失となることから、制御損失が大きく、こ
のため発熱して回路効率が下がるという問題もある。

【０００６】本発明の目的は、入出力間の電圧差、並び
にスイッチング素子における制御損失を小さく抑えるこ
とができる、スイッチ回路を提供することにある。

【０００７】

【課題を解決するための手段】本発明のスイッチ回路
は、入力電力に基づいて出力電圧をオン、オフさせるた
めの第１のスイッチング素子と、第１のスイッチング素
子をオン、オフさせるための第２のスイッチング素子と
を有するスイッチ回路において、第１のスイッチング素
子としてＰチャネル形ＦＥＴを用い、このＰチャネル形
ＦＥＴのソースに前記入力電圧を加え、第２のスイッチ
ング素子によりＰチャネル形ＦＥＴのゲート電圧を変化
させて、Ｐチャネル形ＦＥＴのドレインから出力電圧を
オン、オフさせる構成とした。

【０００８】またＰチャネル形ＦＥＴのゲートとソース
間にコンデンサを接続した構成としても良い。この場
合、コンデンサはその容量がＦＥＴの帰還容量の約５０
倍以上であるものが用いられる。更に、Ｐチャネル形Ｆ
ＥＴのゲートとソース間にはこのコンデンサと抵抗とが
並列接続される構成としても良い。

【０００９】

【作用】入出力間のスイッチング素子をＰチャネル形Ｆ
ＥＴとすることで、このＰチャネル形ＦＥＴとしてオン
抵抗が１０ｍΩ程度ものがあるので、これを用いること
で、入出力の電圧差を極めて小さくすることができる。

【００１０】また、スイッチング素子に用いたＰチャネ
ル形ＦＥＴは電圧制御式のものであり、従来のＰＮＰ形
トランジスタのようなベース電流を必要としないため、
制御損失を小さく抑えることができる。

【００１１】

【実施例】図１に、本発明のスイッチ回路の実施例を示
した。電源１の負極側はグランドに、また正極側は抵抗
２とコンデンサ３の一端およびＰチャネル形のＦＥＴ４
のソースにそれぞれ接続されている。抵抗２とコンデン
サ３の他端は、ＦＥＴ４のゲートにそれぞれ接続されて
いる。ＦＥＴ４のドレインとグランドとの間にはコンデ
ンサ６と負荷７がそれぞれ接続されている。また、ＮＰ
Ｎ形のトランジスタ５のコレクタはＦＥＴ４のゲート
に、エミッタはグランドに、ベースは端子８に、それぞ
れ接続されている。ここで、コンデンサ３は、電源投入
時においてＦＥＴ４のゲート電圧を急速に立ち上げるよ
うに機能する。また、実施例において、Ｐチャネル形の
ＦＥＴ４は、比較的大電流（例えば１Ａ程度まで）の取
り出しができるＭＯＳ型のものが使用される。

【００１２】上記構成である実施例のスイッチ回路で
は、まず端子８からトランジスタ５のベースに加えられ
る電圧が零でオフ状態であると仮定する。この状態にお
いて、図２（ａ）のように電源１が投入された場合、Ｆ
ＥＴ５のゲート電圧は、コンデンサ３の働きにより、図
２（ｃ）のように比較的早く立ち上がる。このため、Ｆ
ＥＴ４のゲート、ソース間には図２（ｄ）のように若干
の電圧が発生する。そして、端子８より図２（ｂ）のよ
うにトランジスタ５にベース電流を供給し、そのベース
電圧が高くなると、トランジスタ５が導通して図２
（ｃ）のようにオンし、またＦＥＴ４も導通してオンと
なり、出力電圧が図２（ｅ）のように負荷７に供給され
る。なお、図２（ａ）〜（ｃ）並びに（ｅ）はそれぞれ
図１の回路のａ〜ｃ並びにｅにおける電圧であり、また
図２（ｄ）は同じくａ−ｃ間のｄの電圧である。

【００１３】ここで、コンデンサ３の値をＦＥＴ４の帰
還容量の約５０倍とすることで、上記の若干の電圧を１
Ｖ以下とでき、従って、ＦＥＴ４はオフ状態のままであ
り、図２（ｅ）のように、出力に不要なノイズが発生す
ることがない。一方、このコンデンサ３がない場合に
は、図１のｃ〜ｅにおける電圧は図２（ｆ）〜（ｈ）の
ようになる。

【００１４】例えば、電源１を１２Ｖ、抵抗２を３３ｋ
Ω、コンデンサ３を０．０４７μＦ、ＦＥＴ４を２ＳＪ
１７５、トランジスタ５を２ＳＣ１６７５、コンデンサ
６を１μＦ、負荷７を６０Ωでそれぞれ構成した場合に
おいて、電源印加時に出力側に発生する上記の若干の電
圧がＦＥＴ４のソースとゲート間の容量Ｃiss および同
じくドレインとゲート間の容量Ｃrss に分割されて加わ
り、ＦＥＴ４が一時的にオンすることにより発生するも
のである。そして、コンデンサ３がない場合には、電源
投入直後のＦＥＴ４のゲート・ソース間の電圧ＶGSは、
ＶGS＝｛Ｃrss／（Ｃiss ＋Ｃrss ）｝×１２＝｛１３
０／（９００＋１３０）｝×１２＝１．５１Ｖとなる。

【００１５】一方、コンデンサ３がある場合、電源投入
直後の電圧ＶGSは、ＶGS＝｛Ｃrss／｛（Ｃiss ＋５０
Ｃrss ）＋Ｃrss ｝×１２＝｛１３０／｛（９００＋５
０×１３０）＋１３０｝｝×１２＝０．２１Ｖと低い。
このため、ＦＥＴ４のゲート・ソース間のスレッシュホ
ルド電圧を約２Ｖとすれば、この電圧の約１／１０精度
であるため、ＦＥＴ４は導通することがない。また、出
力に発生する電圧も、上記のＣiss 、コンデンサ３、並
びにＦＥＴ４のドレインとソース間の容量Ｃdss を充電
する電流による成分だけであり、実測値で約１Ｖ程度で
ある。

【００１６】ところで、コンデンサ３が付加されていな
い場合には、抵抗２の値は、抵抗における損失を軽減す
るために比較的大きな値が選ばれる。そしてこのため、
電源投入時におけるＥＴ４のゲート電圧の立上がりが大
きく遅れてしまう。そしてこの結果、瞬間的にゲートと
ソース間の電圧がスレッシュホルド電圧を上回り、図２
（ｈ）のように、出力に不要なパルス性のノイズが発生
してしまう。

【００１７】以上のように構成される実施例のスイッチ
回路では、スイッチング素子としてＰチャネル形のＦＥ
Ｔ４を用いるとともに、このＦＥＴ４のゲートとソース
間に抵抗２をコンデンサ３を接続している。また、ＮＰ
Ｎ形のトランジスタ５のコレクタをＰ形チャネル形のＦ
ＥＴ４のゲートに、同じくエミッタをグランドに、それ
ぞれ接続し、端子８からベースに与える信号によってト
ランジスタ５をオン、オフ動作させ、ＦＥＴ４のゲート
電圧を変化させて、ＦＥＴ４のドレインから出力電圧を
オン、オフさせる構成としている。

【００１８】ここで、Ｐチャネル形のＦＥＴ４はオン抵
抗が１０ｍΩクラスのものを用いることができる。例え
ば、ＭＯＳ形のＰチャネル形のＦＥＴである２ＳＪ４０
８の場合には、１５ｍΩＴＹＰが得られる。そしてこの
ため、入出力の電圧差を極めて小さくすることができ
る。Ｐチャネル形のＦＥＴは従来のＰＮＰ形トランジス
タのようにベース電流を必要としない電圧制御形式のも
のであるため、制御損失を小さくすることができる。

【００１９】なお、以上の実施例ではＰチャネル形ＦＥ
Ｔのゲートとグランドの間に挿入したＮＰＮ形トランジ
スタの内部抵抗をベース電流により変化させることで、
Ｐチャネル形ＦＥＴのゲート電流を制御してＰチャネル
形ＦＥＴをオン、オフする構成としたが、このＮＰＮ形
トランジスタの代わりにオペアンプやコンパレ−タ等の
素子を用いて、これによりＰチャネル形ＦＥＴのゲート
電流を制御してＰチャネル形ＦＥＴをオン、オフする構
成としても良い。

【００２０】また本発明において、Ｐチャネル形ＦＥＴ
に代えてＮチャネル形ＦＥＴを用いることも考えられる
が、この場合には、Ｎチャネル形ＦＥＴのゲート電圧と
して出力電力に加えてゲート・ソース間の駆動電圧のた
めの別の電源が必要となるため、実用的ではない。

【００２１】図３に、従来のスイッチ回路の一例を示し
た。このスイッチ回路は、電源１１の負極側はグランド
に、正極側は抵抗１２の一端とＰＮＰ形のトランジスタ
１３のコレクタに接続されている。抵抗１２の他端は、
トランジスタ１３のベースに接続されている。トランジ
スタ１３のエミッタとグランドとの間にはコンデンサ１
５と負荷１６がそれぞれ接続されている。また、ＮＰＮ
形のトランジスタ１４のコレクタはトランジスタ１３の
ベースに、エミッタはグランドに、ベースは端子１７に
それぞれ接続されている。この従来のスイッチ回路で
は、端子１７からベース電流を供給することでトランジ
スタ１４をオンさせ、これによりトランジスタ１３をオ
ンさせて負荷１６に出力電圧を供給している。

【００２２】

【発明の効果】本発明のスイッチ回路では、入出力のス
イッチング素子をＰチャネル形ＦＥＴとしたので、スイ
ッチング素子としてオン抵抗が１０ｍΩクラスのものを
用いることができて、入出力の電圧差を極めて小さくす
ることができる。また、Ｐチャネル形ＦＥＴは電圧制御
式のものであるため制御損失が小さくなる。

【図面の簡単な説明】

【図１】本発明の実施例のスイッチ回路の回路図であ
る。

【図２】（ａ）〜（ｅ）は図１のスイッチ回路の各部に
おける信号の波形図である。

【図３】スイッチ回路の従来例の回路図である。

【符号の説明】

２、１２抵抗３、６、１５コンデンサ４ＦＥＴ５、１３、１４トランジスタ

Claims

【特許請求の範囲】

【請求項１】入力電力に基づいて出力電圧をオン、オ
フさせるための第１のスイッチング素子と、前記第１の
スイッチング素子をオン、オフさせるための第２のスイ
ッチング素子とを有するスイッチ回路において、前記第１のスイッチング素子としてＰチャネル形ＦＥＴ
を用い、前記Ｐチャネル形ＦＥＴのソースに前記入力電
圧を加え、前記第２のスイッチング素子により前記Ｐチ
ャネル形ＦＥＴのゲート電圧を変化させて、前記Ｐチャ
ネル形ＦＥＴのドレインから出力電圧をオン、オフさせ
たことを特徴とするスイッチ回路。
【請求項２】前記Ｐチャネル形ＦＥＴのゲートとソー
ス間にコンデンサを接続したことを特徴とする請求項１
に記載のスイッチ回路。
【請求項３】前記コンデンサの容量が、前記ＦＥＴの
帰還容量の約５０倍以上であることを特徴とする請求項
２に記載のスイッチ回路。
【請求項４】前記Ｐチャネル形ＦＥＴのゲートとソー
ス間に前記コンデンサと抵抗が並列に接続されているこ
とを特徴とする請求項２または３に記載のスイッチ回
路。