JP3074972B2 - ヒステリシス回路 - Google Patents
ヒステリシス回路Info
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- JP3074972B2 JP3074972B2 JP04299426A JP29942692A JP3074972B2 JP 3074972 B2 JP3074972 B2 JP 3074972B2 JP 04299426 A JP04299426 A JP 04299426A JP 29942692 A JP29942692 A JP 29942692A JP 3074972 B2 JP3074972 B2 JP 3074972B2
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Description
【０００１】
【産業上の利用分野】本発明はヒステリシス回路に関
し、特に差動増幅回路を有するヒステリシス回路に関す
る。
し、特に差動増幅回路を有するヒステリシス回路に関す
る。
【０００２】
【従来の技術】従来のヒステリシス回路は、図２に示さ
れる様に、差動増幅回路を構成する定電流源１１，同一
サイズのＰチャネルＭＯＳトランジスタ１２，１３およ
び同一サイズのＮチャネルＭＯＳトランジスタ１５，１
６に加えて、スイッチ１８，１９および同一サイズのＮ
チャネルＭＯＳトランジスタ１４，１７と、増幅回路２
０とにより構成される。
れる様に、差動増幅回路を構成する定電流源１１，同一
サイズのＰチャネルＭＯＳトランジスタ１２，１３およ
び同一サイズのＮチャネルＭＯＳトランジスタ１５，１
６に加えて、スイッチ１８，１９および同一サイズのＮ
チャネルＭＯＳトランジスタ１４，１７と、増幅回路２
０とにより構成される。
【０００３】この回路の動作について説明する。入力Ｖ
ＩＮ１が非反転入力で、入力ＶＩＮ２が反転入力の場合
には、スイッチ１８はヒステリシス回路の出力が高電位
“Ｈ”の時に導通し、ヒステリシス回路の出力が低電位
“Ｌ”の時に非導通となる。スイッチ１９は、スイッチ
１８とは逆の状態となる。また、入力ＶＩＮ１が反転入
力、ＶＩＮ２が非反転入力の場合には、スイッチ１８は
ヒステリシス回路の出力がＨの時非導通となり、ヒステ
リシス回路の出力がＬの時導通となる。スイッチ１９
は、スイッチ１８とは逆の状態となる。この様にして、
ヒステリシス回路の出力に応じて差動増幅回路の負荷の
役割となるＭＯＳトランジスタ１５，１６のバランス
を、ＭＯＳトランジスタ１４，１７およびスイッチ１
８，１９により変化させることにより、ヒステリシスを
発生させている。差動増幅回路の出力は、増幅回路２０
を介して、出力信号ＯＵＴとなる。
ＩＮ１が非反転入力で、入力ＶＩＮ２が反転入力の場合
には、スイッチ１８はヒステリシス回路の出力が高電位
“Ｈ”の時に導通し、ヒステリシス回路の出力が低電位
“Ｌ”の時に非導通となる。スイッチ１９は、スイッチ
１８とは逆の状態となる。また、入力ＶＩＮ１が反転入
力、ＶＩＮ２が非反転入力の場合には、スイッチ１８は
ヒステリシス回路の出力がＨの時非導通となり、ヒステ
リシス回路の出力がＬの時導通となる。スイッチ１９
は、スイッチ１８とは逆の状態となる。この様にして、
ヒステリシス回路の出力に応じて差動増幅回路の負荷の
役割となるＭＯＳトランジスタ１５，１６のバランス
を、ＭＯＳトランジスタ１４，１７およびスイッチ１
８，１９により変化させることにより、ヒステリシスを
発生させている。差動増幅回路の出力は、増幅回路２０
を介して、出力信号ＯＵＴとなる。
【０００４】
【発明が解決しようとする課題】前述のヒステリシス回
路の場合には、差動増幅回路の負荷となるＭＯＳトラン
ジスタ１５，１６とそのバランスを変化させるために追
加したＭＯＳトランジスタ１４，１７との双方の関係に
より、ヒステリシスが決まるため、目的のヒステリシス
幅を有する特性を確実にしかも簡単に得ることが困難で
あった。
路の場合には、差動増幅回路の負荷となるＭＯＳトラン
ジスタ１５，１６とそのバランスを変化させるために追
加したＭＯＳトランジスタ１４，１７との双方の関係に
より、ヒステリシスが決まるため、目的のヒステリシス
幅を有する特性を確実にしかも簡単に得ることが困難で
あった。
【０００５】本発明の目的は、前記問題点を解決して、
所望のヒステリシス幅が簡単に得られるようにしたヒス
テリシス回路を提供することにある。
所望のヒステリシス幅が簡単に得られるようにしたヒス
テリシス回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明のヒステリシス回
路の構成は、ゲートが第１の入力端に接続された第１の
トランジスタと、ゲートが前記第１の入力端に接続さ
れ、ソースが前記第１のトランジスタのソースに接続さ
れ、ドレインが前記第１のトランジスタのドレインに接
続された第２のトランジスタと、ゲートが第２の入力端
に接続され、ソースが前記第１のトランジスタのソース
に接続された第３のトランジスタと、ソースが前記第１
のトランジスタのソースに接続され、ドレインが前記第
３のトランジスタのドレインに接続された第４のトラン
ジスタと、第１の電源と前記第１のトランジスタのソー
スとの間に接続された定電流源と、前記第１のトランジ
スタのドレインおよび前記第３のトランジスタのドレイ
ンと第２の電源との間に接続された負荷と、前記第４の
トランジスタのゲートに接続され、前記負荷に生じる出
力電圧に基づき制御される第１のスイッチ手段と、前記
第４のトランジスタのゲートに接続され、前記出力電圧
に基づき制御される第２のスイッチ手段とを備えるヒス
テリシス回路であって、前記第１の入力端と前記第２の
入力端との間には差動信号が入力され、前記第１の入力
端の電位が前記第２の入力端の電位より低いときには、
前記第１のスイッチ手段を介して前記第２の入力端の電
位より高い電位が前記第４のトランジスタのゲートに印
加され、前記第１の入力端の電位が前記第２の入力端の
電位より高いときには、前記第２のスイッチ手段を介し
て前記第２の入力端の電位より低い電位が前記第４のト
ランジスタのゲートに印加されることを特徴とする。
路の構成は、ゲートが第１の入力端に接続された第１の
トランジスタと、ゲートが前記第１の入力端に接続さ
れ、ソースが前記第１のトランジスタのソースに接続さ
れ、ドレインが前記第１のトランジスタのドレインに接
続された第２のトランジスタと、ゲートが第２の入力端
に接続され、ソースが前記第１のトランジスタのソース
に接続された第３のトランジスタと、ソースが前記第１
のトランジスタのソースに接続され、ドレインが前記第
３のトランジスタのドレインに接続された第４のトラン
ジスタと、第１の電源と前記第１のトランジスタのソー
スとの間に接続された定電流源と、前記第１のトランジ
スタのドレインおよび前記第３のトランジスタのドレイ
ンと第２の電源との間に接続された負荷と、前記第４の
トランジスタのゲートに接続され、前記負荷に生じる出
力電圧に基づき制御される第１のスイッチ手段と、前記
第４のトランジスタのゲートに接続され、前記出力電圧
に基づき制御される第２のスイッチ手段とを備えるヒス
テリシス回路であって、前記第１の入力端と前記第２の
入力端との間には差動信号が入力され、前記第１の入力
端の電位が前記第２の入力端の電位より低いときには、
前記第１のスイッチ手段を介して前記第２の入力端の電
位より高い電位が前記第４のトランジスタのゲートに印
加され、前記第１の入力端の電位が前記第２の入力端の
電位より高いときには、前記第２のスイッチ手段を介し
て前記第２の入力端の電位より低い電位が前記第４のト
ランジスタのゲートに印加されることを特徴とする。
【０００７】
【実施例】図１に示すように、本実施例は、定電流源１
と第１の入力部を構成し、ゲートに第１の入力ＶＩＮ１
が入力されたＰチャネルＭＯＳトランジスタ２，３と、
第２の入力部を構成しゲートに第２の入力が入力された
Ｐチャネルトランジスタ４と、このトランジスタ４と並
列に接続されゲートに第１のスイッチ８を介して第２の
入力よりも電位の高い入力ＶＩＨが加えられかつ第２の
スイッチ９を介してゲートに第２の入力よりも電位の低
い入力ＶＩＬが加えられたＰＭＯＳトランジスタ５と、
定電流負荷を構成するＮチャネルＭＯＳトランジスタ
６，７と、増幅回路１０とを備えている。前述のスイッ
チ８および９は、増幅回路１０の出力信号ＯＵＴによっ
て制御される。
と第１の入力部を構成し、ゲートに第１の入力ＶＩＮ１
が入力されたＰチャネルＭＯＳトランジスタ２，３と、
第２の入力部を構成しゲートに第２の入力が入力された
Ｐチャネルトランジスタ４と、このトランジスタ４と並
列に接続されゲートに第１のスイッチ８を介して第２の
入力よりも電位の高い入力ＶＩＨが加えられかつ第２の
スイッチ９を介してゲートに第２の入力よりも電位の低
い入力ＶＩＬが加えられたＰＭＯＳトランジスタ５と、
定電流負荷を構成するＮチャネルＭＯＳトランジスタ
６，７と、増幅回路１０とを備えている。前述のスイッ
チ８および９は、増幅回路１０の出力信号ＯＵＴによっ
て制御される。
【０００８】かかるヒステリシス回路において、入力Ｖ
ＩＮ１が入力ＶＩＮ２よりも電位が高い時に出力信号Ｏ
ＵＴが高電位“Ｈ”になり、入力ＶＩＮ１が入力ＶＩＮ
２よりも電位が低い時に出力信号ＯＵＴが低電位“Ｌ”
となる場合には、スイッチ８には出力信号ＯＵＴが
“Ｌ”の時に導通状態となり、出力信号ＯＵＴが“Ｈ”
の時に非導通状態となるスイッチを用い、またスイッチ
９には出力信号ＯＵＴが“Ｌ”の時に非導通状態とな
り、出力信号ＯＵＴが“Ｈ”の時に導通状態となるスイ
ッチを用いる。
ＩＮ１が入力ＶＩＮ２よりも電位が高い時に出力信号Ｏ
ＵＴが高電位“Ｈ”になり、入力ＶＩＮ１が入力ＶＩＮ
２よりも電位が低い時に出力信号ＯＵＴが低電位“Ｌ”
となる場合には、スイッチ８には出力信号ＯＵＴが
“Ｌ”の時に導通状態となり、出力信号ＯＵＴが“Ｈ”
の時に非導通状態となるスイッチを用い、またスイッチ
９には出力信号ＯＵＴが“Ｌ”の時に非導通状態とな
り、出力信号ＯＵＴが“Ｈ”の時に導通状態となるスイ
ッチを用いる。
【０００９】入力ＶＩＮ１が入力ＶＩＮ２よりも電位が
高い場合には、出力信号ＯＵＴは“Ｈ”であり、スイッ
チ８は非導通状態、スイッチ９は導通状態となるので、
ＰＭＯＳトランジスタ５のゲートには入力ＶＩＮ２のゲ
ートよりも低い電位ＶＩＬが印加される。従って、ＰＭ
ＯＳトランジスタ２〜５が全て同じ寸法の時には、入力
ＶＩＮ１の電位は入力ＶＩＮ２の電位よりもトランジス
タ５のゲートに印加されている入力ＶＩＬの影響を打ち
消すまで低い電位にならないと、出力信号ＯＵＴは
“Ｌ”とならない。
高い場合には、出力信号ＯＵＴは“Ｈ”であり、スイッ
チ８は非導通状態、スイッチ９は導通状態となるので、
ＰＭＯＳトランジスタ５のゲートには入力ＶＩＮ２のゲ
ートよりも低い電位ＶＩＬが印加される。従って、ＰＭ
ＯＳトランジスタ２〜５が全て同じ寸法の時には、入力
ＶＩＮ１の電位は入力ＶＩＮ２の電位よりもトランジス
タ５のゲートに印加されている入力ＶＩＬの影響を打ち
消すまで低い電位にならないと、出力信号ＯＵＴは
“Ｌ”とならない。
【００１０】入力ＶＩＮ１が入力ＶＩＮ２よりも電位が
低い場合には、出力信号ＯＵＴは“Ｌ”であり、スイッ
チ８は導通状態、スイッチ９は非導通状態となるので、
トランジスタ５のゲートには入力ＶＩＮ２のゲートより
も高い電位の入力ＶＩＨが印加される。従って、ＰＭＯ
Ｓトランジスタ２〜５が全て同じ寸法の時には入力ＶＩ
Ｎ１の電位は入力ＶＩＮ２の電位よりもトランジスタ５
のゲートに印加されている入力ＶＩＨの影響を打ち消す
まで高い電位にならないと、出力信号ＯＵＴは“Ｈ”と
ならない。ここで、入力ＶＩＮ２と入力ＶＩＨおよび入
力ＶＩＬとの電位差が小さい時には、ヒステリシス電圧
の幅ＶＷは、ほぼ次式の値となる。
低い場合には、出力信号ＯＵＴは“Ｌ”であり、スイッ
チ８は導通状態、スイッチ９は非導通状態となるので、
トランジスタ５のゲートには入力ＶＩＮ２のゲートより
も高い電位の入力ＶＩＨが印加される。従って、ＰＭＯ
Ｓトランジスタ２〜５が全て同じ寸法の時には入力ＶＩ
Ｎ１の電位は入力ＶＩＮ２の電位よりもトランジスタ５
のゲートに印加されている入力ＶＩＨの影響を打ち消す
まで高い電位にならないと、出力信号ＯＵＴは“Ｈ”と
ならない。ここで、入力ＶＩＮ２と入力ＶＩＨおよび入
力ＶＩＬとの電位差が小さい時には、ヒステリシス電圧
の幅ＶＷは、ほぼ次式の値となる。
【００１１】ＶＷ＝｛（ＶＩＨ−ＶＩＮ２）＋（ＶＩＮ
２−ＶＩＬ）｝×１／２＝（ＶＩＨ−ＶＩＬ）×１／２ 尚、入力ＶＩＨ，ＶＩＬ，ＶＩＮ２の各電位を、便宜上
それぞれＶＩＨ，ＶＩＬ，ＶＩＮ２としている。
２−ＶＩＬ）｝×１／２＝（ＶＩＨ−ＶＩＬ）×１／２ 尚、入力ＶＩＨ，ＶＩＬ，ＶＩＮ２の各電位を、便宜上
それぞれＶＩＨ，ＶＩＬ，ＶＩＮ２としている。
【００１２】次に本発明の第２の実施例のヒステリシス
回路を示す。本第２の実施例は、図１と同様な回路構成
であるが、スイッチ８，９の働きが異なる。
回路を示す。本第２の実施例は、図１と同様な回路構成
であるが、スイッチ８，９の働きが異なる。
【００１３】本第２の実施例のヒステリシス回路におい
て、入力ＶＩＮ１がＶＩＮ２よりも電位が高い時に出力
信号ＯＵＴが“Ｌ”になり、入力ＶＩＮ１が入力ＶＩＮ
２よりも電位が低い時に出力信号ＯＵＴが“Ｈ”となる
場合には、スイッチ８には出力信号ＯＵＴが“Ｌ”の時
に非導通状態となり出力信号ＯＵＴが“Ｈ”の時に導通
状態となるスイッチを用い、スイッチ９には出力信号Ｏ
ＵＴが“Ｌ”の時に導通状態となり出力信号ＯＵＴが
“Ｈ”の時に非導通状態となるスイッチを用いる。
て、入力ＶＩＮ１がＶＩＮ２よりも電位が高い時に出力
信号ＯＵＴが“Ｌ”になり、入力ＶＩＮ１が入力ＶＩＮ
２よりも電位が低い時に出力信号ＯＵＴが“Ｈ”となる
場合には、スイッチ８には出力信号ＯＵＴが“Ｌ”の時
に非導通状態となり出力信号ＯＵＴが“Ｈ”の時に導通
状態となるスイッチを用い、スイッチ９には出力信号Ｏ
ＵＴが“Ｌ”の時に導通状態となり出力信号ＯＵＴが
“Ｈ”の時に非導通状態となるスイッチを用いる。
【００１４】入力ＶＩＮ１が入力ＶＩＮ２よりも電位が
高い場合には出力信号ＯＵＴは“Ｌ”であり、スイッチ
８は非導通状態、スイッチ９は導通状態となるので、Ｐ
ＭＯＳトランジスタ５のゲートには入力ＶＩＮ２のゲー
トよりも低い電位ＶＩＬが印加される。
高い場合には出力信号ＯＵＴは“Ｌ”であり、スイッチ
８は非導通状態、スイッチ９は導通状態となるので、Ｐ
ＭＯＳトランジスタ５のゲートには入力ＶＩＮ２のゲー
トよりも低い電位ＶＩＬが印加される。
【００１５】従って、ＰＭＯＳトランジスタ２〜５が全
て同じ寸法の時には入力ＶＩＮ１の電位は入力ＶＩＮ２
の電位よりもトランジスタ５のゲートに印加されている
入力ＶＩＬの影響を打ち消すまで低い電位にならないと
出力信号ＯＵＴは“Ｈ”とならない。
て同じ寸法の時には入力ＶＩＮ１の電位は入力ＶＩＮ２
の電位よりもトランジスタ５のゲートに印加されている
入力ＶＩＬの影響を打ち消すまで低い電位にならないと
出力信号ＯＵＴは“Ｈ”とならない。
【００１６】入力ＶＩＮ１が入力ＶＩＮ２よりも電位が
低い場合には出力信号ＯＵＴは“Ｈ”であり、スイッチ
８は導通状態、スイッチ９は非導通状態となるので、ト
ランジスタ５のゲートには入力ＶＩＮ２のゲートよりも
高い電位の入力ＶＩＨが印加される。
低い場合には出力信号ＯＵＴは“Ｈ”であり、スイッチ
８は導通状態、スイッチ９は非導通状態となるので、ト
ランジスタ５のゲートには入力ＶＩＮ２のゲートよりも
高い電位の入力ＶＩＨが印加される。
【００１７】従って、ＰＭＯＳトランジスタ２〜５が全
て同じ寸法の時には入力ＶＩＮ１の電位は入力ＶＩＮ２
の電位よりもトランジスタ５のゲートに印加されている
入力ＶＩＨの影響を打ち消すまで高い電位にならない
と、出力信号ＯＵＴは“Ｌ”にならない。ここで、入力
ＶＩＮ２と入力ＶＩＨおよび入力ＶＩＬとの電位差が小
さい時には、ヒステリシス電圧の幅はほぼ次式の値とな
る。
て同じ寸法の時には入力ＶＩＮ１の電位は入力ＶＩＮ２
の電位よりもトランジスタ５のゲートに印加されている
入力ＶＩＨの影響を打ち消すまで高い電位にならない
と、出力信号ＯＵＴは“Ｌ”にならない。ここで、入力
ＶＩＮ２と入力ＶＩＨおよび入力ＶＩＬとの電位差が小
さい時には、ヒステリシス電圧の幅はほぼ次式の値とな
る。
【００１８】ヒステリシス電圧幅＝｛（ＶＩＨ−ＶＩＮ
２）＋（ＶＩＮ２−ＶＩＬ）｝×１／２＝（ＶＩＨ−Ｖ
ＩＬ）×１／２
２）＋（ＶＩＮ２−ＶＩＬ）｝×１／２＝（ＶＩＨ−Ｖ
ＩＬ）×１／２
【発明の効果】以上説明した様に、本発明によれば、差
動信号の入力端にＶＩＨとＶＩＬとにより決定されるヒ
ステリシス幅特性を備えるヒステリシス回路を実現する
ことができる。
動信号の入力端にＶＩＨとＶＩＬとにより決定されるヒ
ステリシス幅特性を備えるヒステリシス回路を実現する
ことができる。
【図１】本発明の第１及び第２の実施例のヒステリシス
回路を示す回路図である。
回路を示す回路図である。
【図２】従来のヒステリシス回路を示す回路図である。
１ 定電流源 ２〜５ ＰチャネルＭＯＳトランジスタ ６，７ ＮチャネルＭＯＳトランジスタ ８，９ スイッチ １０ 増幅回路 １１ 定電流源 １２，１３ ＰチャネルＭＯＳトランジスタ １４〜１７ ＮチャネルＭＯＳトランジスタ １８，１９ スイッチ ２０ 増幅回路
Claims (1)
- 【請求項１】 ゲートが第１の入力端に接続された第１
のトランジスタと、ゲートが前記第１の入力端に接続さ
れ、ソースが前記第１のトランジスタのソースに接続さ
れ、ドレインが前記第１のトランジスタのドレインに接
続された第２のトランジスタと、ゲートが第２の入力端
に接続され、ソースが前記第１のトランジスタのソース
に接続された第３のトランジスタと、ソースが前記第１
のトランジスタのソースに接続され、ドレインが前記第
３のトランジスタのドレインに接続された第４のトラン
ジスタと、第１の電源と前記第１のトランジスタのソー
スとの間に接続された定電流源と、前記第１のトランジ
スタのドレインおよび前記第３のトランジスタのドレイ
ンと第２の電源との間に接続された負荷と、前記第４の
トランジスタのゲートに接続され、前記負荷に生じる出
力電圧に基づき制御される第１のスイッチ手段と、前記
第４のトランジスタのゲートに接続され、前記出力電圧
に基づき制御される第２のスイッチ手段とを備えるヒス
テリシス回路であって、前記第１の入力端と前記第２の
入力端との間には差動信号が入力され、前記第１の入力
端の電位が前記第２の入力端の電位より低いときには、
前記第１のスイッチ手段を介して前記第２の入力端の電
位より高い電位が前記第４のトランジスタのゲートに印
加され、前記第１の入力端の電位が前記第２の入力端の
電位より高いときには、前記第２のスイッチ手段を介し
て前記第２の入力端の電位より低い電位が前記第４のト
ランジスタのゲートに印加されることを特徴とするヒス
テリシス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04299426A JP3074972B2 (ja) | 1992-11-10 | 1992-11-10 | ヒステリシス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04299426A JP3074972B2 (ja) | 1992-11-10 | 1992-11-10 | ヒステリシス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06152276A JPH06152276A (ja) | 1994-05-31 |
| JP3074972B2 true JP3074972B2 (ja) | 2000-08-07 |
Family
ID=17872419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04299426A Expired - Lifetime JP3074972B2 (ja) | 1992-11-10 | 1992-11-10 | ヒステリシス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3074972B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101669282B (zh) * | 2007-12-19 | 2012-07-25 | 松下电器产业株式会社 | 运算放大器、管线型ad转换器 |
-
1992
- 1992-11-10 JP JP04299426A patent/JP3074972B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06152276A (ja) | 1994-05-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000509 |