JPS5937893B2 - 比較回路 - Google Patents
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- JPS5937893B2 JPS5937893B2 JP53061280A JP6128078A JPS5937893B2 JP S5937893 B2 JPS5937893 B2 JP S5937893B2 JP 53061280 A JP53061280 A JP 53061280A JP 6128078 A JP6128078 A JP 6128078A JP S5937893 B2 JPS5937893 B2 JP S5937893B2
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
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Description
【発明の詳細な説明】
本発明は比較回路ｊこ関し、特にＣ−ＭＯ８差動増幅幅
とインバータ増幅段からなる高利得Ｃ・ＭＯ８（相補型
ＭＯ８）比較（コンパレータ）回路に関する。
とインバータ増幅段からなる高利得Ｃ・ＭＯ８（相補型
ＭＯ８）比較（コンパレータ）回路に関する。
従来、集積回路（ＩＣ）化されたコンパレータ回路の多
くはバイポーラトランジスタで構成されており、ＭＯＳ
トランジスタを使用しているものでも電流源用ｌこは別
ｌこバイポーラトランジスタを使用しているものが多い
。
くはバイポーラトランジスタで構成されており、ＭＯＳ
トランジスタを使用しているものでも電流源用ｌこは別
ｌこバイポーラトランジスタを使用しているものが多い
。
ところがこのようなコンパレータ回路はバイポーラトラ
ンジスタを用いる以上消費電力が大きく、また後者の混
合型ではモノリシックＩＣにするのが困難である。
ンジスタを用いる以上消費電力が大きく、また後者の混
合型ではモノリシックＩＣにするのが困難である。
低消費電力化、構造簡単化、モノリシックＩＣ化などを
狙うｌこはコンパレータ回路の全部のトランジスタをＭ
Ｏ８型に置き換える必要があるが、現在実現されている
全ＭＯＳコンパレータは電源電圧の変動ｌこ弱い欠点が
ある。
狙うｌこはコンパレータ回路の全部のトランジスタをＭ
Ｏ８型に置き換える必要があるが、現在実現されている
全ＭＯＳコンパレータは電源電圧の変動ｌこ弱い欠点が
ある。
即ちこの種のＭＯＳコンパレータ回路はディファレンシ
ャル接続したＣ−ＭＯＳ入力増幅段と、インバータ接続
したＣ−ＭＯＳ出力増幅段とから構成されており、これ
らが直結されている。
ャル接続したＣ−ＭＯＳ入力増幅段と、インバータ接続
したＣ−ＭＯＳ出力増幅段とから構成されており、これ
らが直結されている。
ところがこのようなＣ−ＭＯＳコンパレータ回路では、
電源電圧が変動すると各々の増１福器の人出力特性の電
源電圧依存性が異なるので、ある電源電圧ではコンパレ
ーク回路として正常ｌこ作動しても他の電源電圧では正
常な動作をしないという不都合が生ずる。
電源電圧が変動すると各々の増１福器の人出力特性の電
源電圧依存性が異なるので、ある電源電圧ではコンパレ
ーク回路として正常ｌこ作動しても他の電源電圧では正
常な動作をしないという不都合が生ずる。
例えば差動増幅器の部分が信号Ｈ（Ｘ（）１こ相当する
電圧を出力しても、電源電圧の変動ｌこよってしきい値
（Ｖｔｈ）が異なるものζこなったＣ−ＭＯＳインバー
タの部分はこれをは号Ｈとして認識せず、依然としてＬ
（ロー）としての出力を生じる。
電圧を出力しても、電源電圧の変動ｌこよってしきい値
（Ｖｔｈ）が異なるものζこなったＣ−ＭＯＳインバー
タの部分はこれをは号Ｈとして認識せず、依然としてＬ
（ロー）としての出力を生じる。
従ってＣＭＯＳコンパレータ回路は種々の利点が存在す
鉛こもかかわらず、使用範囲の限定された使いづらい回
、路であるという欠点があった。
鉛こもかかわらず、使用範囲の限定された使いづらい回
、路であるという欠点があった。
本発明はこのような従来のＣ−ＭＯＳコンパレータ回路
の欠点を除去し、電源電圧が変動しても正常な動作を行
なう高利得Ｃ−ＭＯＳコンパレーク回路を提供しようと
するもので、その特徴はドレイン、ゲー ト間が短絡さ
れた少なくとも２つの同一導電型ＭＯＳトランジスタを
電源の一極と他極との間に直列に接続し、該２つのＭＯ
Ｓトランジスタのうち一方のＭＯＳトランジスタのイン
ピーダンスを他方のＭＯＳ ｌ−ランジスタのインピー
ダンスよりも高くシ、両ＭＯＳトランジスタの共通接続
点からの出力電圧が定電圧となるようにした定電圧回路
部と、ソースが前記電源の一極に接続され、ゲート１こ
該定電圧回路部の出力電圧を受ける第１のｉ、ＪＯＳト
ランジスタと、該第１のＭＯＳトランジスタのドレイン
Ｉこぞれそれのソースが接続された第２、第３のＭＯＳ
トランジスタと、該第２．３のＭＯＳトランジスタと異
なる導電型で且つ前記電源の他極と該第２、第３のＭＯ
Ｓトランジスタのドレインとの間１こ接続された第４、
第５のＭＯＳトランジスタを有し、該第１のＭＯＳトラ
ンジスタのインピーダンスを該第２乃至５のＭＯＳ ｌ
−ランジスクのインピーダンスよりも高いものとし、該
第２、第３のＭＯ８Ｉ−ランジスクのゲートに比較する
人力信号を与んるようｆこしたディファレンシャル人力
型増幅部と、電源の一極と他極との間Ｉこ相対的１こイ
ンピーダンスの低いトランジスタとインピーダンスの高
いトランジスタを、該インピーダンスの低いトランジス
タをドライバとしインピーダンスの高いトランジスタを
負荷として直列に接続してなり、前記ディファレンシャ
ル入力型増幅部からの出力を増幅するリニアイバークと
、電源の一極と他極との間に異なる導電型を有するトラ
ンジスタを直列接続してなり、該リニアインバータの出
力を受けて電源の一極または他極の電位ｌこ近い出力電
圧を生じるインバータとを備えてなる点Ｉこある。
の欠点を除去し、電源電圧が変動しても正常な動作を行
なう高利得Ｃ−ＭＯＳコンパレーク回路を提供しようと
するもので、その特徴はドレイン、ゲー ト間が短絡さ
れた少なくとも２つの同一導電型ＭＯＳトランジスタを
電源の一極と他極との間に直列に接続し、該２つのＭＯ
Ｓトランジスタのうち一方のＭＯＳトランジスタのイン
ピーダンスを他方のＭＯＳ ｌ−ランジスタのインピー
ダンスよりも高くシ、両ＭＯＳトランジスタの共通接続
点からの出力電圧が定電圧となるようにした定電圧回路
部と、ソースが前記電源の一極に接続され、ゲート１こ
該定電圧回路部の出力電圧を受ける第１のｉ、ＪＯＳト
ランジスタと、該第１のＭＯＳトランジスタのドレイン
Ｉこぞれそれのソースが接続された第２、第３のＭＯＳ
トランジスタと、該第２．３のＭＯＳトランジスタと異
なる導電型で且つ前記電源の他極と該第２、第３のＭＯ
Ｓトランジスタのドレインとの間１こ接続された第４、
第５のＭＯＳトランジスタを有し、該第１のＭＯＳトラ
ンジスタのインピーダンスを該第２乃至５のＭＯＳ ｌ
−ランジスクのインピーダンスよりも高いものとし、該
第２、第３のＭＯ８Ｉ−ランジスクのゲートに比較する
人力信号を与んるようｆこしたディファレンシャル人力
型増幅部と、電源の一極と他極との間Ｉこ相対的１こイ
ンピーダンスの低いトランジスタとインピーダンスの高
いトランジスタを、該インピーダンスの低いトランジス
タをドライバとしインピーダンスの高いトランジスタを
負荷として直列に接続してなり、前記ディファレンシャ
ル入力型増幅部からの出力を増幅するリニアイバークと
、電源の一極と他極との間に異なる導電型を有するトラ
ンジスタを直列接続してなり、該リニアインバータの出
力を受けて電源の一極または他極の電位ｌこ近い出力電
圧を生じるインバータとを備えてなる点Ｉこある。
すなわち本発明の回路では、ディファレンシャル型入力
増幅部とインバータ出力部の他に、インピーダンスの異
なるトランジスタを組み合せて構成した定電圧回路部お
よびリニアインバータ部を有している。
増幅部とインバータ出力部の他に、インピーダンスの異
なるトランジスタを組み合せて構成した定電圧回路部お
よびリニアインバータ部を有している。
そしてこの定電圧回路部ｌこより得られた定電圧１こよ
り、ディファレンシャル入力型増幅部から出力されるは
号を電源の他極から一定のレベル１こ保持することとし
ている。
り、ディファレンシャル入力型増幅部から出力されるは
号を電源の他極から一定のレベル１こ保持することとし
ている。
また、差動増幅器から出力される信号を増幅するリニア
インバータ部も、インピーダンスの異なるトランジスタ
を組み合せて、電源電圧の変動ｌこ強い構成としている
。
インバータ部も、インピーダンスの異なるトランジスタ
を組み合せて、電源電圧の変動ｌこ強い構成としている
。
以下、実施例と共ｆこ本発明を更に詳細ｌこ説明する。
第１図は、本発明のＣ−ＭＯＳコンパレータ回路の実施
例を示す。
例を示す。
本回路で１は、Ｐチャネルのトランジスタ（ＦＥＴ、以
下同じ） Ｐｌ、Ｐ２ ｔＰ３オよびＮチャネルのトラ
ンジスタＮｌ ｊ Ｎ２で構成されるディファレンシャ
ル入力型増幅部を、２はＰチャンネルのトランジスタＰ
４ 、Ｐｉｓ 、Ｐ ａで構成される定電圧回路部を、
３はＰチャンネルのトランジスタＰ７．Ｐ８８よびＮチ
ャネルのトランジスタＮ３． Ｎ、で構成されるリニア
インバータ部を、また、４はＰチャネルのトランジスタ
Ｐ９ｔＰＩＯおよびＮチャネルのトランジスタＮ５．Ｎ
６で構成されるＣ−ＭＯＳインパーク部をそれぞれ表わ
している。
下同じ） Ｐｌ、Ｐ２ ｔＰ３オよびＮチャネルのトラ
ンジスタＮｌ ｊ Ｎ２で構成されるディファレンシャ
ル入力型増幅部を、２はＰチャンネルのトランジスタＰ
４ 、Ｐｉｓ 、Ｐ ａで構成される定電圧回路部を、
３はＰチャンネルのトランジスタＰ７．Ｐ８８よびＮチ
ャネルのトランジスタＮ３． Ｎ、で構成されるリニア
インバータ部を、また、４はＰチャネルのトランジスタ
Ｐ９ｔＰＩＯおよびＮチャネルのトランジスタＮ５．Ｎ
６で構成されるＣ−ＭＯＳインパーク部をそれぞれ表わ
している。
さて、本回路では以下に説明する理由から、各トランジ
スタの特性を第２図１こ示すようｌこ規制している。
スタの特性を第２図１こ示すようｌこ規制している。
第２図１こＳいてＷはトランジスタのゲートの幅を、ま
たＬはゲートの長さを表わす。
たＬはゲートの長さを表わす。
従ってＷ／Ｌが大きい程トランジスタの増幅率は大きく
、インピーダンスは小さい。
、インピーダンスは小さい。
本回路（こ使用するトランジスタはＷ／Ｌが特大から特
小までの５段階のいずれかに選定されている。
小までの５段階のいずれかに選定されている。
まず、デ゛イファレンシャル入力型増幅部１から説明す
る。
る。
トランジスタＰ１のゲート電圧は定電圧回路部２の働き
によって、電源電圧が変動しても定電圧１こ保たれてい
る。
によって、電源電圧が変動しても定電圧１こ保たれてい
る。
したがってトランジスタＰ１のインピーダンスは、電源
電圧の変動に無関係に一定である。
電圧の変動に無関係に一定である。
またこのトランジスタＷ／Ｌは小であるためそのインピ
ーダンスは大きい。
ーダンスは大きい。
これ（こ対して入力は号を入力端子ＡまたはＢつ）らそ
れぞれのゲートに受けるトランジスタＰ２．Ｐ３のイン
ピーダンスは特に小さく設定されており、また負荷抵抗
となるトランジスタＮ１．Ｎ２（Ｎ１はダイオード、Ｎ
２は一定負荷抵抗として働らく）のインピーダンスは中
程度に設定されている。
れぞれのゲートに受けるトランジスタＰ２．Ｐ３のイン
ピーダンスは特に小さく設定されており、また負荷抵抗
となるトランジスタＮ１．Ｎ２（Ｎ１はダイオード、Ｎ
２は一定負荷抵抗として働らく）のインピーダンスは中
程度に設定されている。
従ってトランジスタＰ１を流れる電流は、電源電圧が変
動してもインピーダンスが変動しないため大きく変動す
ることはなく、またその電圧変動分はトランジスタＰ１
によって大部分吸収される。
動してもインピーダンスが変動しないため大きく変動す
ることはなく、またその電圧変動分はトランジスタＰ１
によって大部分吸収される。
この結果トランジスタＰ３８よびＮ２の接続点から増り
出されるディファレンシャル人力増幅器１の出力電圧は
、電源電圧が変動してもそれとは無関係ｌこ電源他極の
電位ＶＳＳからほぼ一定のレベルｌこ保たれるようにな
る。
出されるディファレンシャル人力増幅器１の出力電圧は
、電源電圧が変動してもそれとは無関係ｌこ電源他極の
電位ＶＳＳからほぼ一定のレベルｌこ保たれるようにな
る。
トランジスタＰ、のゲートを定電圧に保つ定電圧回路２
の３個のトランジスタＰ４〜Ｐ６は常時オン状態にあり
、そしてそれぞれゲートとドレインを短絡したトランジ
スタＰ４８よびＰ５はダイオードと同様に動作して定電
圧機能を発揮する。
の３個のトランジスタＰ４〜Ｐ６は常時オン状態にあり
、そしてそれぞれゲートとドレインを短絡したトランジ
スタＰ４８よびＰ５はダイオードと同様に動作して定電
圧機能を発揮する。
しかもこれらのトランジスタＩこ直列に接続されたトラ
ンジスタＰ６は、特ｉこインピーダンスが大きく設定さ
れており、従って電源電圧の変動分の大部分はトランジ
スタＰ６によって吸収され、Ｐ、とＰ６の接続点ｌこ接
続されるトランジスタＰ１のゲートの電圧は電源Ｖｄｄ
に対して一定電位をとる。
ンジスタＰ６は、特ｉこインピーダンスが大きく設定さ
れており、従って電源電圧の変動分の大部分はトランジ
スタＰ６によって吸収され、Ｐ、とＰ６の接続点ｌこ接
続されるトランジスタＰ１のゲートの電圧は電源Ｖｄｄ
に対して一定電位をとる。
なお２個のトランジスタＰ４．Ｐ５を直列に接続してい
るのは、２４１個（こよるバイアス電圧ではトランジス
タＰ１を流れる電源が少なすぎるため、これを２個１こ
してＰｌをより充分１こオンｇこするためである。
るのは、２４１個（こよるバイアス電圧ではトランジス
タＰ１を流れる電源が少なすぎるため、これを２個１こ
してＰｌをより充分１こオンｇこするためである。
さて、このようにしてデ゛イファレンシャル入力型増幅
部１から得られた出力を直接Ｃ−ＭＯＳインバータ部４
に加えても、Ｃ−ＭＯＳインバータ部は常に電源電圧の
中程ｌこスレッショールドをもっているため電位関係が
一致せず、Ｃ−ＭＯＳインバータ部４は正常ｌこ動作し
ない。
部１から得られた出力を直接Ｃ−ＭＯＳインバータ部４
に加えても、Ｃ−ＭＯＳインバータ部は常に電源電圧の
中程ｌこスレッショールドをもっているため電位関係が
一致せず、Ｃ−ＭＯＳインバータ部４は正常ｌこ動作し
ない。
このため本回路ではインバータ部３をその途中に設けて
いる。
いる。
このインバータ部３はリニアな２段のインバータから成
り、入力端子Ａ、Ｂ間ｌこ生じた数ｍＶないし数十ｍＶ
という微小変化を数■という変化ｌこまで増幅して、Ｃ
−ＭＯＳインバータ部との接続を可能とする。
り、入力端子Ａ、Ｂ間ｌこ生じた数ｍＶないし数十ｍＶ
という微小変化を数■という変化ｌこまで増幅して、Ｃ
−ＭＯＳインバータ部との接続を可能とする。
トランジスタＰ７８よびＮ３から成るインバータ第１の
インバータ、そしてトランジスタＰ８オよびＮ４から成
るインバータが第２のインバータである。
インバータ、そしてトランジスタＰ８オよびＮ４から成
るインバータが第２のインバータである。
各インバータの負荷抵抗としての役割を果すトランジス
タＰ７．Ｐ８に１はインピーダンスの大きいものを選定
しており、これｌこ対しドライバーとしての役割をもつ
トランジスタＮ３゜Ｎ４にはインピーダンスの小さなも
のを選定している。
タＰ７．Ｐ８に１はインピーダンスの大きいものを選定
しており、これｌこ対しドライバーとしての役割をもつ
トランジスタＮ３゜Ｎ４にはインピーダンスの小さなも
のを選定している。
このようにインピーダンスの低いトランジスタと高いト
ランジスタを接続して構成したインバータのスレッショ
ールド電圧は、インピーダンスの低い方に近づく。
ランジスタを接続して構成したインバータのスレッショ
ールド電圧は、インピーダンスの低い方に近づく。
すなわちこれらの、インパークのスレッショールド電圧
はグランド側（Ｖｓｓ）の電位に近り、シかも電源電圧
変動はＰ７．Ｐ８により吸収されて比較的一定の電位を
持つディファレンシャル入力型増幅部１の増幅率は２０
〜３０ｄＢであり、インバータ部３での増幅を加えると
数ｍＶの微小入力信号を数Ｖの出力信号とすることがで
き、Ｃ−ＭＯＳインバータ部４のスレッショールドレベ
ルが電源電圧変動ｌこ従って若干変動しても出力端子Ｏ
ＵＴから正しい比較出力を摩り出すことができる。
はグランド側（Ｖｓｓ）の電位に近り、シかも電源電圧
変動はＰ７．Ｐ８により吸収されて比較的一定の電位を
持つディファレンシャル入力型増幅部１の増幅率は２０
〜３０ｄＢであり、インバータ部３での増幅を加えると
数ｍＶの微小入力信号を数Ｖの出力信号とすることがで
き、Ｃ−ＭＯＳインバータ部４のスレッショールドレベ
ルが電源電圧変動ｌこ従って若干変動しても出力端子Ｏ
ＵＴから正しい比較出力を摩り出すことができる。
Ｃ−ＭＯＳインバータ部４はトランジスタＰ９およびＮ
、と、トランジスタＰ１ｇｇよびＮ６から成る２段のイ
ンバータから成り、これら２段のインバータによって２
０〜３０ ｄＢの増幅率を得ることができ、入力端Ａ、
Ｂに数ｍＶの差があれば出力１こは確実１こ、Ｃ−ＭＯ
Ｓインバータの特徴である電源電圧才でのフルスイング
のＨ，Ｌレベルの信号を得ることができる。
、と、トランジスタＰ１ｇｇよびＮ６から成る２段のイ
ンバータから成り、これら２段のインバータによって２
０〜３０ ｄＢの増幅率を得ることができ、入力端Ａ、
Ｂに数ｍＶの差があれば出力１こは確実１こ、Ｃ−ＭＯ
Ｓインバータの特徴である電源電圧才でのフルスイング
のＨ，Ｌレベルの信号を得ることができる。
なおそれ程利得を必要としない場合はＣ−ＭＯＳインバ
ータ部はインバータ１段！こより構成されてもよいし、
または省略されてもよい。
ータ部はインバータ１段！こより構成されてもよいし、
または省略されてもよい。
ところで本発明の回路は例えば第３図・こ示すように入
力端子Ａの電圧を基準電圧ＶｉｎＡｌこ設定しておき、
比較すべき電圧ＶｉｎＢを入力端子ＢＩこ加え、出力端
子ＯＵＴからこれらの大小を示すＨ２Ｌレベルの電圧Ｖ
ｏｕｔを取り出す。
力端子Ａの電圧を基準電圧ＶｉｎＡｌこ設定しておき、
比較すべき電圧ＶｉｎＢを入力端子ＢＩこ加え、出力端
子ＯＵＴからこれらの大小を示すＨ２Ｌレベルの電圧Ｖ
ｏｕｔを取り出す。
即ち、入力端子ＢＩこ加える電圧ＶｉｎＢをしだい１こ
高くしていくと、ある電圧の点から出力端子０ＵＴＩこ
は信号Ｈが現われる。
高くしていくと、ある電圧の点から出力端子０ＵＴＩこ
は信号Ｈが現われる。
この電圧ＶｉｎＢは実線５で示すよう１こ、通常は基準
電圧ＶｉｎＡｌこ等しく設定される。
電圧ＶｉｎＡｌこ等しく設定される。
しかじか＼る設定では本発明のＣ−ＭＯＳコンパレータ
回路のようｌこ入力端子間１こ生ずる数ｍＶの電圧変化
でも動作するような高増幅率のコンパレータ回路では、
比較する信号１こ微小電圧の雑音がのっていると判定出
力が該雑音電圧ｌこ応動じてしまう恐れがある。
回路のようｌこ入力端子間１こ生ずる数ｍＶの電圧変化
でも動作するような高増幅率のコンパレータ回路では、
比較する信号１こ微小電圧の雑音がのっていると判定出
力が該雑音電圧ｌこ応動じてしまう恐れがある。
このため、雑音の影響を受ける場所ｌこ使用する高増幅
率のコンパレータ回路には、雑音対策等のため（こ比較
レベル１こオフセットを持たせるのがよい。
率のコンパレータ回路には、雑音対策等のため（こ比較
レベル１こオフセットを持たせるのがよい。
オフセットとは判定出力をＨ，Ｌｌこ変える入力電圧を
、基準電圧とは異ならせることをいう。
、基準電圧とは異ならせることをいう。
例えば第３図で曲線６のようｌこ、基準電圧ＶｉｎＡに
対してオフセットＣを設けたオフセットレベルＬｏを設
定すると、このようなコンパレータ回路では入力電圧Ｖ
ｉｎＢが基準電圧Ｖ ｉ ｎ ＡよりもＣだけ高い電圧
以上１こなったとき、すなわちオフセットレベルＬ。
対してオフセットＣを設けたオフセットレベルＬｏを設
定すると、このようなコンパレータ回路では入力電圧Ｖ
ｉｎＢが基準電圧Ｖ ｉ ｎ ＡよりもＣだけ高い電圧
以上１こなったとき、すなわちオフセットレベルＬ。
を越えたとき、はじめて信号Ｈが出力される。
従って第４図ａに示すような雑音７を伴なった入力信号
８のような信号に対しても、オフセットレベルＬ。
８のような信号に対しても、オフセットレベルＬ。
を適当に設定すれば、雑音７の影響を除くことができ、
同図すに示すような出力電圧を得ることができる。
同図すに示すような出力電圧を得ることができる。
もちろんオフセットは曲線９で示す特性曲線のように逆
方向１こ設けることもできる。
方向１こ設けることもできる。
従来では、このようなオフセットを必要とするときは、
外部回路の定数などを変えてオフセットを付けることが
行なわれていた。
外部回路の定数などを変えてオフセットを付けることが
行なわれていた。
しかしながら本発明では、コンパレータ回路の内部トラ
ンジスタのインピーダンスに差をもたせることにより、
簡単にオフセットを設けることができる。
ンジスタのインピーダンスに差をもたせることにより、
簡単にオフセットを設けることができる。
これは具体的；こは、ディファレンシャル入力型増幅器
１のトランジスタＰ１から分岐した２つの電流路の、イ
ンピーダンスを不等Ｉこすることによって達成される。
１のトランジスタＰ１から分岐した２つの電流路の、イ
ンピーダンスを不等Ｉこすることによって達成される。
すでｌこ説明したようにオフセットを付けない場合は、
第２図〆こ示すようにトランジスタＰ２とＰ３８よびト
ランジスタＮ１とＮ２のＷ／Ｌは互いに等しくする。
第２図〆こ示すようにトランジスタＰ２とＰ３８よびト
ランジスタＮ１とＮ２のＷ／Ｌは互いに等しくする。
このような場合、トランジスタＰ２゜Ｎ１の回路を流れ
る電流とトランジスタＰ３．Ｎ２の回路を流れる電流は
、それぞれ入力端子ＢＥよびＡの入力電圧ｔこ対応し、
人力″電圧Ｖ ｉ ｎ 肋３Ｖ ｉ ｎ Ｂｌこ一致す
れば両回路の電流は等しくなり、トランジスタＮ１．Ｎ
２のドレインの電圧（この差が差動増幅器の出力電圧と
なる）は一致する。
る電流とトランジスタＰ３．Ｎ２の回路を流れる電流は
、それぞれ入力端子ＢＥよびＡの入力電圧ｔこ対応し、
人力″電圧Ｖ ｉ ｎ 肋３Ｖ ｉ ｎ Ｂｌこ一致す
れば両回路の電流は等しくなり、トランジスタＮ１．Ｎ
２のドレインの電圧（この差が差動増幅器の出力電圧と
なる）は一致する。
すなわちトランジスタＮ１とＮ２が等しいとき、第３図
で実線５に示す特性が得られる。
で実線５に示す特性が得られる。
これｌこ対しトランジスタＮ１のインピーダンスをトラ
ンジスタＮ２のそれよりも小さくすると、この場合トラ
ンジスタＰ２８よびＰ３のインピーダンスは等しくして
Ｓくから、Ｎ２側の回路電流の方がＮ１側の回路電流よ
りも小になり、トランジスタＮ１とＮ２のドレイン電位
を等しくする１こは、トランジスタＰ２．Ｎ１の回路に
流れる電流をトランジスタＰ３．Ｎ２の回路（こ流れる
電流よりも多くする必要がある。
ンジスタＮ２のそれよりも小さくすると、この場合トラ
ンジスタＰ２８よびＰ３のインピーダンスは等しくして
Ｓくから、Ｎ２側の回路電流の方がＮ１側の回路電流よ
りも小になり、トランジスタＮ１とＮ２のドレイン電位
を等しくする１こは、トランジスタＰ２．Ｎ１の回路に
流れる電流をトランジスタＰ３．Ｎ２の回路（こ流れる
電流よりも多くする必要がある。
すなわちＮ１とＮ２のインピ−ダンスを同じものとして
おけばディファレンシャル入力型増幅器１の出力１は、
入力・端子Ｂの電圧が入力端子Ａの電圧を少しでも越え
ればＬからＨへ切り換わり始めるが、しかし、本実施例
のようにＮ１のインピーダンスをＮ２のインピーダンス
よりも小としである場合１こは入力端子Ｂの電圧をＡの
電圧よりも、Ｎｏ、Ｎ２が同じものである場合と比較し
て、更に高くしてＰチャネルトランジスタＰ２の導通度
を下げないとＰ３側へ流れる電流が増加せずディファレ
ンシャル入力型増幅器１の出力のしからＨへ切換が生じ
ない。
おけばディファレンシャル入力型増幅器１の出力１は、
入力・端子Ｂの電圧が入力端子Ａの電圧を少しでも越え
ればＬからＨへ切り換わり始めるが、しかし、本実施例
のようにＮ１のインピーダンスをＮ２のインピーダンス
よりも小としである場合１こは入力端子Ｂの電圧をＡの
電圧よりも、Ｎｏ、Ｎ２が同じものである場合と比較し
て、更に高くしてＰチャネルトランジスタＰ２の導通度
を下げないとＰ３側へ流れる電流が増加せずディファレ
ンシャル入力型増幅器１の出力のしからＨへ切換が生じ
ない。
従ってこの場合は、点線６１こ示すような特性が得られ
ることとなる。
ることとなる。
これと反対ｌこ、トランジスタＮ１のインピーダンスが
トランジスタＮ２のそれよりも大きいときは鎖線９に示
すような特性が得られる。
トランジスタＮ２のそれよりも大きいときは鎖線９に示
すような特性が得られる。
こうしてインピーダンスつまりＷ／Ｌに応じてオフセッ
トが付けらイすることとなる。
トが付けらイすることとなる。
オフセット量はトランジスタＮ１およびＮ２のＷ／Ｌを
変えることにより適宜調節することができろ。
変えることにより適宜調節することができろ。
なお以上と同様の回路′特性は、トランジスタＮ１８よ
びＮ２の、インピーダンスを等しく設定し、トランジス
タＰ１とＰ２のインピーダンスＩこ差異を持たせること
によっても、あるいは両者を組合せることによっても同
様に得ることができる。
びＮ２の、インピーダンスを等しく設定し、トランジス
タＰ１とＰ２のインピーダンスＩこ差異を持たせること
によっても、あるいは両者を組合せることによっても同
様に得ることができる。
以上詳細に説明したようｌこ、本発明？こよれば電体電
圧依存性の少ない高利得Ｃ−ＭＯＳコンパレータ回路を
得ることができ、しかも人出力特性にオフセットを付け
ることも簡単にできる。
圧依存性の少ない高利得Ｃ−ＭＯＳコンパレータ回路を
得ることができ、しかも人出力特性にオフセットを付け
ることも簡単にできる。
ナオ、以上の実施例においてＰチャネルのトランジスタ
をすべてＮチャネルのトランジスタに変え、Ｎチャネル
のトランジスタをすべてＰチャネルのトランジスタｌこ
変えても同様の回路動作のＣ−ＭＯＳコンパレータ回路
を得ることができるのはもちろんであり、このような変
形例も本発明Ｉこ含まれることは当然である。
をすべてＮチャネルのトランジスタに変え、Ｎチャネル
のトランジスタをすべてＰチャネルのトランジスタｌこ
変えても同様の回路動作のＣ−ＭＯＳコンパレータ回路
を得ることができるのはもちろんであり、このような変
形例も本発明Ｉこ含まれることは当然である。
図面は本発明の一実施例を説明するためのもので、第１
図；ＩＣ−ＩＶｆＯＳコンパレータ回路の回路図、第２
図は各トランジスタの特性図、第３図はトランジスタＮ
１８よびＮ２の相対的なインピーダンスの変化と本回路
の出力特性との関係を表わす説明図、第４図は微小ノイ
ズを伴なった人力は号とオフセット並びＩこ出力君号と
の関係を表わす説明図である。 図中、Ａ８よびＢは入力端子、ＯＵＴは出力端子、１は
ディファレンシャル人力型増幅部、２は定電圧回路部、
３はインバータ部、ＰおよびＮはトランジスタを表わす
。
図；ＩＣ−ＩＶｆＯＳコンパレータ回路の回路図、第２
図は各トランジスタの特性図、第３図はトランジスタＮ
１８よびＮ２の相対的なインピーダンスの変化と本回路
の出力特性との関係を表わす説明図、第４図は微小ノイ
ズを伴なった人力は号とオフセット並びＩこ出力君号と
の関係を表わす説明図である。 図中、Ａ８よびＢは入力端子、ＯＵＴは出力端子、１は
ディファレンシャル人力型増幅部、２は定電圧回路部、
３はインバータ部、ＰおよびＮはトランジスタを表わす
。
Claims (1)
- 【特許請求の範囲】 １ ドレイン、ゲート間が短絡された少なくとも２つの
同一導電型ＭＯＳトランジスタを電源の一極と他極との
間１こ直列１こ接続し、該２つのＭＯＳトランジスタの
うち一方のＭＯＳトランジスタのインピーダンスを他方
のＭＯＳトランジスタのインピーダンスよりも高クシ、
両ＭＯＳトランジスタの共通接続点からの出力電圧が定
電圧となるようにした定電圧回路部と、 ソースが前記電源の一極に接続され、ゲートに該定電圧
回路部の出力電圧を受ける第１のＭＯＳトランジスタと
、該第１のＭＯＳトランジスタのドレイン１こそれぞれ
のソースが接続された第２、第３のＭＯＳトランジスタ
と、該第２．３のＭＯ８ｌ−ランジスタと異なる導電型
で且つ前記電源の他極と該第２．第３のＭＯＳトランジ
スタのドレインとの間に接続された第４．第５のＭＯ・
Ｓトランジスタを有し、該第１のＭＯＳトランジスタの
インピーダンスを該第２乃至５のＭＯ８ｔ−ランジスタ
のインピーダンスよりも高いものとし、該第２、第３の
ＭＯＳトランジスタのデート１こ比較する人力信号を与
えるようにしたディファレンシャル入力型増幅部と、電
極の一極と他極との間に相対的にインピーダンスの低い
トランジスタとインピーダンスの高いトランジスタを、
該インピーダンスの低いトランジスタをドライバとしイ
ンピーダンスの高いトランジスタを負荷として直列に接
続してなり、前記ディファレンシャル入力型増幅部から
の出力を増幅するリニアインバータと、電源の一極と他
極との間に異なる導電型を有するトランジスタを直列接
続してなり、該リニアインバータの出力を受けて電源の
一極または他極の電位に近い出力電圧を生じるインバー
タとを備えてなることを特徴とする比較回路。 ２ 差動増幅器を構成する第２と第４、第３と第５の各
ＭＯＳトランジスタからなる２つのトランジスタ回路の
各インピーダンスが、所望オフセット量１こ応じた差を
持つよう１こ、該差動増幅器を構成するトランジスタの
ゲート幅対ゲート長の比を選定してなることを特徴とす
る特許請求の繊囲第１項記載の比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53061280A JPS5937893B2 (ja) | 1978-05-23 | 1978-05-23 | 比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53061280A JPS5937893B2 (ja) | 1978-05-23 | 1978-05-23 | 比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54152837A JPS54152837A (en) | 1979-12-01 |
| JPS5937893B2 true JPS5937893B2 (ja) | 1984-09-12 |
Family
ID=13166627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53061280A Expired JPS5937893B2 (ja) | 1978-05-23 | 1978-05-23 | 比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5937893B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8020510A (nl) * | 1980-01-14 | 1981-10-01 | American Micro Syst | Snelle, door diode geklemde vergelijker met grote resolutie. |
| US4463270A (en) * | 1980-07-24 | 1984-07-31 | Fairchild Camera & Instrument Corp. | MOS Comparator circuit |
| DE102014101645A1 (de) | 2014-02-11 | 2015-08-13 | Getrag Getriebe- Und Zahnradfabrik Hermann Hagenmeyer Gmbh & Cie Kg | Axialsicherungsring, Lageranordnung sowie Herstellungsverfahren hierfür |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3943380A (en) * | 1974-07-26 | 1976-03-09 | Rca Corporation | Keyed comparator |
| US3956708A (en) * | 1974-09-11 | 1976-05-11 | Motorola, Inc. | MOSFET comparator |
-
1978
- 1978-05-23 JP JP53061280A patent/JPS5937893B2/ja not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3943380A (en) * | 1974-07-26 | 1976-03-09 | Rca Corporation | Keyed comparator |
| US3956708A (en) * | 1974-09-11 | 1976-05-11 | Motorola, Inc. | MOSFET comparator |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54152837A (en) | 1979-12-01 |
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