JPS6130107A - 演算増幅器 - Google Patents
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- H03F2203/45674—Indexing scheme relating to differential amplifiers the LC comprising one current mirror
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- Power Engineering (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＣＭＯＳデバイス演算増幅器に、細目的には伸
長された入力コモンモード電圧レンジを有する増幅器に
関する。
長された入力コモンモード電圧レンジを有する増幅器に
関する。
演算増幅器の入力コモンモード電圧レンジとはその特性
を劣化させることなく両方の入力に加え得る電圧のレン
ジのことである。
を劣化させることなく両方の入力に加え得る電圧のレン
ジのことである。
多くの精密なＣＭＯＳアナログ応用用途にあっては、両
方の電圧を含む入力コモンモード電圧レンジを有する演
算増幅器に対する要求が存在する。そのような応用用途
の例としてアンチエイリアシングおよび再構成フィルタ
、高精度電圧フォロア、およびアナログ・ディジタル・
バッファがある。従来ＣＭＯＳプロセスの型（Ｎウェル
またはＰウェル）に応じて設計者は多くの理由からＰチ
ャネル演算増幅器またはＮチャネル演算増幅器のいずれ
かを選択して来た。しかし、これら回路のコモンモード
・レンジは供給電圧の一方または他方にのみ実効的に近
づき１両方の供給電圧には近づかなかった。
方の電圧を含む入力コモンモード電圧レンジを有する演
算増幅器に対する要求が存在する。そのような応用用途
の例としてアンチエイリアシングおよび再構成フィルタ
、高精度電圧フォロア、およびアナログ・ディジタル・
バッファがある。従来ＣＭＯＳプロセスの型（Ｎウェル
またはＰウェル）に応じて設計者は多くの理由からＰチ
ャネル演算増幅器またはＮチャネル演算増幅器のいずれ
かを選択して来た。しかし、これら回路のコモンモード
・レンジは供給電圧の一方または他方にのみ実効的に近
づき１両方の供給電圧には近づかなかった。
本発明に従う新しい演算増幅器は２つの差動入力段を含
んでおシ、これら差動入力段の一各々は信号地気の一方
の側に対してのみ最大入力コモンモード電圧レンジを有
するよう設計されている。これら２つのゲートは入力信
号電圧の極性および振幅に比例して信号電流を流す２つ
の異なる信号電流出力路で相互接続されている。これら
信号出力電流は組合わされ、単一信号電流として出力段
に現われる。
んでおシ、これら差動入力段の一各々は信号地気の一方
の側に対してのみ最大入力コモンモード電圧レンジを有
するよう設計されている。これら２つのゲートは入力信
号電圧の極性および振幅に比例して信号電流を流す２つ
の異なる信号電流出力路で相互接続されている。これら
信号出力電流は組合わされ、単一信号電流として出力段
に現われる。
この装置により、コモンモード・レンジは実質的に供給
電圧に等しくなる。
電圧に等しくなる。
以下で述べる回路にあっては、ＮまたはＰで始まる引用
記号が付されているすべての素子はエンハンスメント・
モードのＭＯＳトランジスタであり、ＮまたはＰなる文
字はそのデバイスの導通チャネルの電導性の型を示す。
記号が付されているすべての素子はエンハンスメント・
モードのＭＯＳトランジスタであり、ＮまたはＰなる文
字はそのデバイスの導通チャネルの電導性の型を示す。
すべてのＮチャネル・トランジスタのバルク領域は負の
電圧ノードに接続されており、すべてのＰチャネル・ト
ランジスタのバルク領域は最も正なる電圧に接続されて
いる。２つの点の間にトランジスタを接続することはこ
れら２点間に導通路を接続することを意味する。地気電
位は信号の接地電位に等しい。
電圧ノードに接続されており、すべてのＰチャネル・ト
ランジスタのバルク領域は最も正なる電圧に接続されて
いる。２つの点の間にトランジスタを接続することはこ
れら２点間に導通路を接続することを意味する。地気電
位は信号の接地電位に等しい。
第１図は従来技術に従うＣＭＯ８演算増演算増幅器人力
全１０ものであり、該回路はそのＮ型差動入力トランジ
スタＮ１およびＮ２によりＮ型段と呼ばれる。デバイス
Ｎ１およびＮ２の電流は電流源Ｎ３によって供給される
。この電流源Ｎ３のドレインはＮ１およびＮ２のソース
に接続されており、そのソースは負の電圧ノードＶ−に
接続されている。能動負荷トランジスタＰ１はＮ１のド
レインと正の電圧ノード■十の間に接続されている。
全１０ものであり、該回路はそのＮ型差動入力トランジ
スタＮ１およびＮ２によりＮ型段と呼ばれる。デバイス
Ｎ１およびＮ２の電流は電流源Ｎ３によって供給される
。この電流源Ｎ３のドレインはＮ１およびＮ２のソース
に接続されており、そのソースは負の電圧ノードＶ−に
接続されている。能動負荷トランジスタＰ１はＮ１のド
レインと正の電圧ノード■十の間に接続されている。
能動負荷トランジスタＰ２はＮ２のドレインとノードＶ
＋の間に接続されている。ＰｌおよびＰ２のゲートは共
通接続されると共にＰｌのトレインに接続されており、
それによってＰｌおよびＰ２は電流ミラーを構成してい
る。Ｎ３のゲートは基準電圧Ｖｂ ｉ ａ ｓでバイア
スされている。Ｎ２およびＮ１のゲートは正および負の
増幅器人力ノードを提供する。
＋の間に接続されている。ＰｌおよびＰ２のゲートは共
通接続されると共にＰｌのトレインに接続されており、
それによってＰｌおよびＰ２は電流ミラーを構成してい
る。Ｎ３のゲートは基準電圧Ｖｂ ｉ ａ ｓでバイア
スされている。Ｎ２およびＮ１のゲートは正および負の
増幅器人力ノードを提供する。
増幅器１０の入力コモン・モード電圧レンジが信号地気
から負の電圧Ｖ−に向ってでなく正の電圧に向って伸長
され得ることが増幅器１０の特徴である。典型的なＮチ
ャネル入力演算増幅器は、入力コモン・モード電圧が負
の電圧Ｖ−よシ上で（ＮｌおよびＮ２の）Ｖｔｈ＋（Ｎ
ｌの）Ｖｏｎ＋（Ｎ３の） Ｙｏｎよシも低くないなら
ば満足に動作する。ここでｖｔｈは動作するのに必要な
最小ゲート電圧であり、ＶＯｎはトランジスタを飽和動
作モードに保持するのに必要な最小ソース・ドレイン電
圧である。この限界を越すとＮ３は線形動作領域に入る
ために特性は劣化し、デバイスＮ１およびＮ２がオフと
なると動作は停止する。更に、負荷デバイスの電流は、
負の電圧Ｖ−より上のｖｔｈに入力コモンモード電圧が
近づくと急速に減少する。しかし、入力デバイスＮｌ、
Ｎ２および負荷デバイスＰ１、Ｐ２を適当に設計すると
、Ｎチャネル入力コモンモード電圧レンジは正の電圧Ｖ
＋を含むようにすることが可能である。Ｐウェル技術で
正のコモンモード電圧レンジを更に広げるために入力デ
バイスＮ１およびＮ２の基板を負の電圧Ｖ−に接続する
ことができる。
から負の電圧Ｖ−に向ってでなく正の電圧に向って伸長
され得ることが増幅器１０の特徴である。典型的なＮチ
ャネル入力演算増幅器は、入力コモン・モード電圧が負
の電圧Ｖ−よシ上で（ＮｌおよびＮ２の）Ｖｔｈ＋（Ｎ
ｌの）Ｖｏｎ＋（Ｎ３の） Ｙｏｎよシも低くないなら
ば満足に動作する。ここでｖｔｈは動作するのに必要な
最小ゲート電圧であり、ＶＯｎはトランジスタを飽和動
作モードに保持するのに必要な最小ソース・ドレイン電
圧である。この限界を越すとＮ３は線形動作領域に入る
ために特性は劣化し、デバイスＮ１およびＮ２がオフと
なると動作は停止する。更に、負荷デバイスの電流は、
負の電圧Ｖ−より上のｖｔｈに入力コモンモード電圧が
近づくと急速に減少する。しかし、入力デバイスＮｌ、
Ｎ２および負荷デバイスＰ１、Ｐ２を適当に設計すると
、Ｎチャネル入力コモンモード電圧レンジは正の電圧Ｖ
＋を含むようにすることが可能である。Ｐウェル技術で
正のコモンモード電圧レンジを更に広げるために入力デ
バイスＮ１およびＮ２の基板を負の電圧Ｖ−に接続する
ことができる。
第２図は従来技術のＣＭＯ８演算増幅器段５２を示すも
のであ）、該回路はそのＰ型差動入力トランジスタＰ３
およびＰ４によｐＰ型段と呼ばれる。デバイスＰ３およ
びＰ４の電流は電流源Ｐ５によって供給される。この電
流源Ｐ５のドレインはＰ３およびＰ４のソースに接続さ
れており、そのソースは正の電圧ノードＶ十に接続され
ている。能動負荷トランジスタＮ４はＰ３のドレインと
負の電圧ノードＶ−の間に接続されている。能動負荷ト
ランジスタＮ５はＰ４のドレインとＶ−の間に接続され
ている。Ｎ４およびＮ５のゲートは共通接続されると共
にＮ４のドレインに接続されており、それによってＮ４
およびＮ５は電流ミラーを構成している。Ｐ５のゲート
は基準電圧Ｖｂｉａａによってバイアスされている。Ｐ
３およびＰ４のゲートは入力ノー−ドを提供する。前述
のＮチャネル段１ｏの動作とのアナロジ−からＰチャネ
ル段１２は負の電圧Ｖ−に向うよシ良いコモン・モード
電圧レンジを有するよう作シ得るが、段１２が負の電圧
Ｖ−に向って呈するのと類似の限界が正の電圧Ｖ＋に向
っても存在することは理解されよう。
のであ）、該回路はそのＰ型差動入力トランジスタＰ３
およびＰ４によｐＰ型段と呼ばれる。デバイスＰ３およ
びＰ４の電流は電流源Ｐ５によって供給される。この電
流源Ｐ５のドレインはＰ３およびＰ４のソースに接続さ
れており、そのソースは正の電圧ノードＶ十に接続され
ている。能動負荷トランジスタＮ４はＰ３のドレインと
負の電圧ノードＶ−の間に接続されている。能動負荷ト
ランジスタＮ５はＰ４のドレインとＶ−の間に接続され
ている。Ｎ４およびＮ５のゲートは共通接続されると共
にＮ４のドレインに接続されており、それによってＮ４
およびＮ５は電流ミラーを構成している。Ｐ５のゲート
は基準電圧Ｖｂｉａａによってバイアスされている。Ｐ
３およびＰ４のゲートは入力ノー−ドを提供する。前述
のＮチャネル段１ｏの動作とのアナロジ−からＰチャネ
ル段１２は負の電圧Ｖ−に向うよシ良いコモン・モード
電圧レンジを有するよう作シ得るが、段１２が負の電圧
Ｖ−に向って呈するのと類似の限界が正の電圧Ｖ＋に向
っても存在することは理解されよう。
第３図の増幅器１４はコモンモード電圧レンジが比較的
高度のコモンモード阻止能力を有して連続的な仕方で結
合されるように入力セクション１６において第１図およ
び第２図の段１０および１２を並列に接続するよう設計
されている。第・１および第２図で使用されている引用
記号が第３図の増幅器１４中の相応する素子に対しても
使用されている。デバイスＰ１、Ｐ２、Ｎ１、Ｎ２を含
むＮ型入力段１０は第１図と同様に正の電圧ノードＶ＋
と負の電圧ノードＶ−の間に接続されている。
高度のコモンモード阻止能力を有して連続的な仕方で結
合されるように入力セクション１６において第１図およ
び第２図の段１０および１２を並列に接続するよう設計
されている。第・１および第２図で使用されている引用
記号が第３図の増幅器１４中の相応する素子に対しても
使用されている。デバイスＰ１、Ｐ２、Ｎ１、Ｎ２を含
むＮ型入力段１０は第１図と同様に正の電圧ノードＶ＋
と負の電圧ノードＶ−の間に接続されている。
デバイスＰ３、Ｐ４、Ｐ５、Ｎ４およびＮ５を含む入力
段１２は第２図と同様ノードＶ＋とＶ−の間に接続され
ているが、Ｎ４とＮ５のゲートは共通接続されておらず
、夫々のデバイスのドレインに接続されている。Ｎ２お
よびＰ３のゲートは共通接続されて正の入力ノード１８
を形成しておシ、Ｎ１およびＰ４のゲートは共通接続さ
れて負の入力ノード２０を形成している。以下のデバイ
ス群は互に同一であるよう設計されたメンバＰ１とＰ２
；ＮｌとＮ２：Ｐ３とＰ４ ；Ｎ４とＮ５Ｎ６とＮ７を
含んでいる。
段１２は第２図と同様ノードＶ＋とＶ−の間に接続され
ているが、Ｎ４とＮ５のゲートは共通接続されておらず
、夫々のデバイスのドレインに接続されている。Ｎ２お
よびＰ３のゲートは共通接続されて正の入力ノード１８
を形成しておシ、Ｎ１およびＰ４のゲートは共通接続さ
れて負の入力ノード２０を形成している。以下のデバイ
ス群は互に同一であるよう設計されたメンバＰ１とＰ２
；ＮｌとＮ２：Ｐ３とＰ４ ；Ｎ４とＮ５Ｎ６とＮ７を
含んでいる。
電流ミラー・トランジスタＮ６はノードＶ−とＰｌおよ
びＮ１の共通ノードの間に接続されている。Ｎ６のゲー
トはＮ４のゲートに接続されており、それによってＮ６
を流れる電流はＮ４を流れる電流に比例することになる
。他方の電流ミラー・トランジスタＮ７はノードＶ−と
Ｐ２およびＮ２の共通ノードの間に接続されている。Ｎ
７のゲートはＮ５のゲートに接続されており、その結果
Ｎ７を流れる電流はＮ５を流れる電流に比例することに
なる。
びＮ１の共通ノードの間に接続されている。Ｎ６のゲー
トはＮ４のゲートに接続されており、それによってＮ６
を流れる電流はＮ４を流れる電流に比例することになる
。他方の電流ミラー・トランジスタＮ７はノードＶ−と
Ｐ２およびＮ２の共通ノードの間に接続されている。Ｎ
７のゲートはＮ５のゲートに接続されており、その結果
Ｎ７を流れる電流はＮ５を流れる電流に比例することに
なる。
Ｎ３によって供給されるバイアス電流はそのゲートに加
えられるバイアス電圧Ｖｂｉａａによって調整される。
えられるバイアス電圧Ｖｂｉａａによって調整される。
この電圧はまた電流のターン・アラウンド回路を形成す
るべくノードＶ＋とＶ−の間に直列に接続された１対の
デバイスＮ８およびＰ６によってＰ５を流れる電流を制
御する。Ｐ６のソースはノードＶ＋に接続されており、
そのゲートはそのドレイーンおよびＰ５のゲートに接続
されている。
るべくノードＶ＋とＶ−の間に直列に接続された１対の
デバイスＮ８およびＰ６によってＰ５を流れる電流を制
御する。Ｐ６のソースはノードＶ＋に接続されており、
そのゲートはそのドレイーンおよびＰ５のゲートに接続
されている。
Ｎ８のソースはノードＶ−に接続されており、そのドレ
インはＰ６のドレインに、そのゲートはＮ３のゲートに
接続されている。
インはＰ６のドレインに、そのゲートはＮ３のゲートに
接続されている。
Ｎ型入力段の出力ノード２２はＮ２およびＰ２の共通ノ
ード上にあり、また電流ソース・トランジスタＮ９およ
び出力トランジスタＰ７より成る出力セクション２４に
対する入力ノードでもある。電流源Ｎ９のソースはノー
ドＶ−に接続されており、そのゲートはＶｂ ｉ ａ
ｓに、そのドレインはＰｌのトレインに接続されている
。ＰｌのソースはノードＶ＋に接続されている。Ｐｌの
ゲートは出力段２４の入力ノードであり、従って入力セ
クション１６の出力ノード２２に接続されている。
ード上にあり、また電流ソース・トランジスタＮ９およ
び出力トランジスタＰ７より成る出力セクション２４に
対する入力ノードでもある。電流源Ｎ９のソースはノー
ドＶ−に接続されており、そのゲートはＶｂ ｉ ａ
ｓに、そのドレインはＰｌのトレインに接続されている
。ＰｌのソースはノードＶ＋に接続されている。Ｐｌの
ゲートは出力段２４の入力ノードであり、従って入力セ
クション１６の出力ノード２２に接続されている。
コンデンサＣと抵抗Ｒの直列回路よ構成る周波数補償回
路は出力セクション２４の入力ノード２２とＰｌおよび
Ｎ９の共通ノードの間に接続されている。出力は出力ト
ランジスタＰ７のトレインから取シ出される。
路は出力セクション２４の入力ノード２２とＰｌおよび
Ｎ９の共通ノードの間に接続されている。出力は出力ト
ランジスタＰ７のトレインから取シ出される。
増幅器１４は、入力コモンモード電圧が正の電圧Ｖ十に
近いときＮチャネル段１０が線形動作領域にあり、Ｐチ
ャネル段１２はカットオフし始めるような構成になって
いる。同様に入力コモンモード電圧が負の電圧Ｖ−に近
いときには、線形領域にあるのはＰチャネル段１２であ
シ、Ｎチャネル段１０は劣化動作モードにある。最後に
入力コモンモード電圧が中間値のときには両方の段１０
．１２は線形動作領域にあシ、最適特性が得られる。
近いときＮチャネル段１０が線形動作領域にあり、Ｐチ
ャネル段１２はカットオフし始めるような構成になって
いる。同様に入力コモンモード電圧が負の電圧Ｖ−に近
いときには、線形領域にあるのはＰチャネル段１２であ
シ、Ｎチャネル段１０は劣化動作モードにある。最後に
入力コモンモード電圧が中間値のときには両方の段１０
．１２は線形動作領域にあシ、最適特性が得られる。
デバイスＮ１およびＮ２の基板を夫々のソース／基板に
接続しないで負の電圧Ｖ−に接続するとボディー効果に
よシ入カコモンモード電圧の正の極限値においてＮ１お
よびＮ２の閾値電圧は増加する。
接続しないで負の電圧Ｖ−に接続するとボディー効果に
よシ入カコモンモード電圧の正の極限値においてＮ１お
よびＮ２の閾値電圧は増加する。
本発明に従う増幅器の他の例が第４図の増幅器２８とし
て示されている。ゲートの接続は多少異なるが第３図の
増幅器１４のデバイスに相応するデバイスには同じ引用
記号が使□。１いＢｅ 、＋ａｉ ２８１ｒｉｊｊａｆ
ｓａ １４＼。
て示されている。ゲートの接続は多少異なるが第３図の
増幅器１４のデバイスに相応するデバイスには同じ引用
記号が使□。１いＢｅ 、＋ａｉ ２８１ｒｉｊｊａｆ
ｓａ １４＼。
正したものであって、電流“ミラー・トランジスタＮ６
ｉよびＮ７は第４図の増幅器２８では電流ミラー・トラ
ンジスタＰ８およびＰ９によって置き換えられている。
ｉよびＮ７は第４図の増幅器２８では電流ミラー・トラ
ンジスタＰ８およびＰ９によって置き換えられている。
これらトランジスタはＰ型電導チャネルを有しているの
で、そのソースはノードＶ＋に接続されている。
で、そのソースはノードＶ＋に接続されている。
Ｐ８のドレインはＰ３およびＮ４の共通ノードに接続さ
れており、そのゲートはＰｌおよびＮ１の共通ノードに
接続されている。Ｐ９のドレインはＰ４およびＮ５の共
通ノードに接続されており、そのゲートはＰ２およびＮ
２の共通ノードに接続されている。ＰｌおよびＰ２のゲ
ートは夫々のデバイスのトレインに接続されている。Ｎ
５およびＮ６のゲートは共通接続され、またＮ４のドレ
インに接続されでいる。入力セクションの出力ノードは
Ｐ４のドレインである。
れており、そのゲートはＰｌおよびＮ１の共通ノードに
接続されている。Ｐ９のドレインはＰ４およびＮ５の共
通ノードに接続されており、そのゲートはＰ２およびＮ
２の共通ノードに接続されている。ＰｌおよびＰ２のゲ
ートは夫々のデバイスのトレインに接続されている。Ｎ
５およびＮ６のゲートは共通接続され、またＮ４のドレ
インに接続されでいる。入力セクションの出力ノードは
Ｐ４のドレインである。
当業者にあってはバイポーラまたは他の型のトランジス
タをＭＯＳ）ランジスタの代シに用いて本発明を実施し
得ることは明白である。
タをＭＯＳ）ランジスタの代シに用いて本発明を実施し
得ることは明白である。
出力段２０は増幅器１４．２８０入カセクシヨン１６か
らの出力を利用する出力段の単なる一例である。出力段
の他の構成を必要に応じて代入することが出来る。
らの出力を利用する出力段の単なる一例である。出力段
の他の構成を必要に応じて代入することが出来る。
第１図は伸長された正の入力コモンモード電圧レンジを
有する従来技術に従うＮチャネルＭＯＳデバイス演算増
幅器の入力段の回路図、 第２図は伸長された負の入力コモン・モード電圧レンジ
を有する従来技術に従うＰチャネルＭＯＳデバイス演算
増幅器の入力段の回路図・ 第３図は本発明に従って第１図および第２図の増幅器が
相互接続されている伸長されたコモンモード・レンジを
有するＣＭＯ８演算増幅器の回路図、及び 第４図は第３図の増幅器の他の形態を示す回路図である
。 〔主要部分の符号の説明〕 ■−％Ｖ＋・・・供給電圧ノード １０・・・第１の差動入力段 １２・・・第２の差動入力段 Ｆ／に、 ／ ＦＩＧ、 ２
有する従来技術に従うＮチャネルＭＯＳデバイス演算増
幅器の入力段の回路図、 第２図は伸長された負の入力コモン・モード電圧レンジ
を有する従来技術に従うＰチャネルＭＯＳデバイス演算
増幅器の入力段の回路図・ 第３図は本発明に従って第１図および第２図の増幅器が
相互接続されている伸長されたコモンモード・レンジを
有するＣＭＯ８演算増幅器の回路図、及び 第４図は第３図の増幅器の他の形態を示す回路図である
。 〔主要部分の符号の説明〕 ■−％Ｖ＋・・・供給電圧ノード １０・・・第１の差動入力段 １２・・・第２の差動入力段 Ｆ／に、 ／ ＦＩＧ、 ２
Claims (1)
- 【特許請求の範囲】 １、第１および第２の供給電圧ノードを有する演算増幅
器において、 該演算増幅器は該供給電圧ノードの間に 接続され、第１および第２の入力電流ブラ ンチを有し、その一端が前記第１の供給電 圧ノードに、他端が第１の電流源の一方の 側に接続されており、該第１の電流源の他 方の側は前記第２の供給電圧ノードに接続 されている第１の差動入力段と； 前記供給電圧ノードの間に前記第１の段 と並列に接続され、第１および第２の入力 電流ブランチを有し、その一端は前記第２ の供給電圧ノードに接続され、他端は第２ の電流源の一方の側に接続されており、前 記第２の電流源の他方の側は前記第１の供 給電圧ノードに接続されている第２の差動 入力段と； 前記第１の段の前記第１のブランチと前 記第２の段の前記第１のブランチの間に接 続され、そのブランチ中に比例電流を形成 する第１の手段と； 前記第１の段の前記第２のブランチと前 記第２の段の前記第２のブランチの間に接 続され、そのブランチ中に比例電流を形成 する第２の手段と； 前記第１の段の前記第２のブランチに接 続された入力ノードを有する出力段とによ り特徴づけられる演算増幅器。 ２、特許請求の範囲第１項記載の増幅器において、 前記段の各々はその導通路が前記第１お よび第２のブランチの入力電流路に接続さ れた第１および第２の差動入力トランジス タを含み； 前記第１の手段はその導通路が前記供給 電圧ノードの一方と前記第１の段の前記第 １の入力トランジスタの導通路の一方の側 の間に接続され、制御電極が前記第２の段 の前記第１の入力トランジスタの導通路の 一方の側に接続された第１の電流ミラー・ トランジスタを含み； 前記第２の手段はその導通路が前記供給 電圧ノードの一方と前記第１の段の前記第 ２の入力トランジスタの導通路の一方の側 に接続され、制御電極が前記第２の段の前 記第２の入力トランジスタの導通路の一方 の側に接続された第２の電流ミラー・トラ ンジスタを含むことを特徴とする増幅器。 ３、特許請求の範囲第２項記載の増幅器において、 前記入力トランジスタおよび前記電流ミ ラー・トランジスタは御制電極がゲート電 極である電界効果デバイスであることを特 徴とする増幅器。 ４、特許請求の範囲第３項記載の増幅器において、 前記第１の段の前記入力トランジスタは 第１の電導性の型の導通チャネルを有し、 前記第２の段の前記入力トランジスタは第 ２の電導性の型の導通チャネルを有するこ とを特徴とする増幅器。 ５、特許請求の範囲第４項記載の増幅器において、 前記第１および第２の電流ミラー・トラ ンジスタは第１の電導性の型の導通チャネ ルを有することを特徴とする増幅器。 ６、特許請求の範囲第５項記載の増幅器において、 前記一方の供給電圧ノードと前記第１の 段の前記入力トランジスタの導通路の他方 の側の間に接続された第１の電流源手段と；前記他方の
供給電圧ノードと前記第２の 段の前記入力トランジスタの導通路の他方 の側の間に接続された第２の電流源手段と により特徴づけられる増幅器。 ７、特許請求の範囲第６項記載の増幅器において、 前記第１および第２の段の各々のブラン チは電界効果能動負荷トランジスタを含み、該トランジ
スタは該ブランチの前記入力ト ランジスタの導通路の一方の側と該入力段 の前記電流源の側と同じ側にある前記供給 電圧ノードの間に接続されており、前記第 １の段の負荷トランジスタのゲートは共通 接続されると共に前記第１の入力トランジ スタと前記第１のブランチの前記負荷トラ ンジスタの共通ノードに接続されておシ、 前記第２の段の前記負荷トランジスタのゲ ートは夫々の入力トランジスタと共に夫々 の共通ノードに接続されていることを特徴 とする増幅器。 ８、特許請求の範囲第７項記載の増幅器において、 前記負荷トランジスタは夫々のブランチ の前記入力トランジスタとは逆の電導性の 型を有する導通チャネルを有することを特 徴とする増幅器。 ９、特許請求の範囲第８項記載の増幅器において、 前記第１の電流源は前記第１の電導性の 型の導通チャネルを有する電界効果トラン ジスタより成り； 前記第２の電流源は前記第２の電導性の 型の導通チャネルを有する電界効果トラン ジスタより成り； 前記電流源トランジスタのゲートは比例 電流バイアス手段によつて結合されている ことを特徴とする増幅器。 １０、特許請求の範囲第９項記載の増幅器において、 前記比例電流バイアス手段は前記供給電 圧ノードの間に直列に接続された互いに逆 の電導性の型を有する導通路を持つた第１ および第２の電界効果電流ミラー・トラン ジスタより成り、そのソースが一方の供給 電圧ノードに接続されている前記一方の電 流ミラー・トランジスタのゲートは前記第 １の電流源トランジスタのゲートに接続さ れており、前記他方の電流ミラー・トラン ジスタのゲートは前記第２の電流源トラン ジスタのゲートおよび前記電流ミラー・ト ランジスタの共通ノードに接続されている ことを特徴とする増幅器。 １１、特許請求の範囲第１０項記載の増幅器において、 前記第１の段の前記第１の入力トランジ スタと前記第２の段の前記第２の入力トラ ンジスタのゲートは共通接続されており、 前記第１の段の前記第２の入力トランジ スタと前記第２の段の前記第１の入力トラ ンジスタのゲートは共通接続されているこ とを特徴とする増幅器。 １２、特許請求の範囲第１１項記載の増幅器において、
前記出力段は： 前記供給電圧ノードと直列に接続された 前記出力トランジスタの導通チャネルの型 とは逆の型の電界効果出力トランジスタと 電界効果出力電流源トランジスタとを有し、該出力トラ
ンジスタのゲートは前記入力ト ランジスタの共通ノードおよび前記第１の 段の前記第２のブランチの前記負荷トラン ジスタに接続されており、 前記出力トランジスタならびに前記出力 電流源トランジスタの共通ノードと前記入 力トランジスタならびに前記第１の段の前 記第２のブランチの前記負荷トランジスタ の前記共通ノードの間に接続されている周 波数補償手段を有することを特徴とする増 幅器。
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