KR101951234B1 - 공통 모드 피드백의 비정상 동작을 회복시키기 위한 아날로그 증폭기 - Google Patents

Abstract

공통 모드 피드백의 비정상 동작을 회복시키기 위한 아날로그 증폭기에 있어서, 아날로그 가변 증폭기는, 제1 입력전압 및 제2 입력전압 크기에 따라 제1 바이어스 전류를 증폭하는 제1 입력 트랜지터 및 상기 제2 입력 트랜지스터와, 상기 증폭된 제1 바이어스 전류를 출력하는 제1 출력 트랜지스터 및 제2 출력 트랜지스터와, 상기 제1 출력 트랜지스터의 출력전압을 입력으로 하여 증폭하는 제3 트랜지스터와 제4 트랜지스터와, 상기 제1 출력 트랜지스터와 상기 제3 트랜지스터 사이 소정의 전류를 제공하는 제1 전류원과, 상기 제2 출력 트랜지스터의 출력전압을 입력으로 하여 증폭하는 제5 트랜지스터와 제6 트랜지스터와, 상기 제2 출력 트랜지스터와 상기 제5 트랜지스터 사이 소정의 전류를 제공하는 제2 전류원을 포함한다.

Description

공통 모드 피드백의 비정상 동작을 회복시키기 위한 아날로그 증폭기{AMPLIFIER CIRCUIT FOR RECOVERING COMMON MODE FEEDBACK FAILURE}

본 발명은 일반적으로 아날로그신호를 증폭 또는 감쇄하기 위한 아날로그 증폭기에 관한 것으로, 특히 매우 낮은 이득을 가지는 경우에 입력 트랜지스터가 동작하지 않는 현상을 방지하여 하나의 증폭단으로 넓은 이득범위를 갖는 아날로그 증폭기에 관한 것이다.

집적회로의 집적도, 신뢰도의 계속적인 증가의 결과로 아날로그와 디지털 회로는 하나의 칩으로 집적화하여 개발되고 있다. 그리고 고밀도 집적회로 기술의 실현과 응용에 아날로그 회로 및 시스템은 중요한 역할을 담당하고 있다. 예로 거의 모든 고밀도 집적회로 시스템에서는 증폭기, 필터, 검출기, 비교기 등을 필요로 한다.

도 1은 종래기술에 따른 아날로그 가변 증폭기(100, 102)가 2단으로 구성된 아날로그 필터 구조를 도시하고 있다.

상기 도 1을 참조하면, 제1단의 아날로그 가변 증폭기(100)는 연산증폭기와 두 개의 가변 저항(R1, R2)으로 구성된다. 구현에 따라, 제1단의 아날로그 가변 증폭기(100)는 연산증폭기와 두 개의 가변 저항(R1, R2) 대신 하나의 가변 저항 및 하나의 가변 커패시터 등으로도 구성될 수 있다.

마찬가지로, 제2단의 아날로그 가변 증폭기(102)는 연산증폭기와 두 개의 가변 저항(R3, R4)으로 구성된다. 구현에 따라, 제2단의 아날로그 가변 증폭기(102)는 연산증폭기와 두 개의 가변 저항(R1, R2) 대신 하나의 가변 저항 및 하나의 가변 커패시터 등으로도 구성될 수 있다.

각 아날로그 가변증폭기 단(stage)에 있어서, 이득은 입력 저항(R1, R3)과 피드백 저항(R2, R4)의 비로 결정되는데, 연산증폭기의 전달함수가 A(s)라고 하면, 하기 <수학식 1>과 같이 표현된다. 이상적인 연산증폭기에서 이득이 무한대일 때 이득은 R2/R1 또는 R4/R3의 값을 가진다. 그리고 전체 회로의 이득은 각 단에서의 이득의 곱(G1×G2)으로 나타난다. 여기서, G1은 제1단의 아날로그 가변 증폭기(100)의 이득이고, G2는 제2단의 아날로그 가변 증폭기(102)의 이득이다.

여기서, 입력 저항(R1, R3) 또는 피드백 저항 (R2, R4)의 값을 조정하여 가변 이득 증폭기를 구성하게 되는데, 제1단의 아날로그 가변 증폭기(100)에서, R1이 R2보다 클 때 감쇄(attenuation)가 되고, R1이 R2보다 작을 때 증폭(Amplification)이 된다. 마찬가지로, 제2단의 아날로그 가변 증폭기(102)에서, R3이 R4보다 클 때 감쇄가 되고, R3이 R4보다 작을 때 증폭이 된다.

한편, 이득이 -40dB 이하부터 0dB 이상의 범위를 필요로 하는 아날로그 증폭기를 구성하고자 할 때, 아날로그 필터는 2개 이상의 아날로그 증폭기 단(stage)을 통해 넓은 동작범위를 처리하게 된다. 예를 들면, 제1 아날로그 증폭기단에서 -20dB 이하 ~ 0dB 이상, 제2 아날로그 증폭기단에서 -20dB 이하 ~ 0dB 이상을 각각 처리하여, 전체 이득은 -40dB 이하부터 0dB 이상이 된다.

하지만, 다수의 증폭기단을 구성하는 아날로그 필터는 하나의 증폭기단에서 아날로그신호를 증폭하는 것에 비하여 전력 소모가 2배로 증가하고, 면적도 2배로 증가시켜 단가를 상승시키는 요인이 된다.

따라서, 단일 증폭기단으로 구성된 아날로그 증폭기가 필요하다.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하고자 도출된 것으로서, 하나의 단계만으로 아날로그 증폭기에서 필요로 하는 넓은 동적 범위를 구현할 수 있는 연산증폭기 회로를 제공하는 것을 목적으로 한다.

또한, 본 발명은 입력 저항과 피드백 저항의 비율이 매우 커짐으로 인하여 입력 트랜지스터의 동작이 차단되는 현상을 방지하여 동작 범위를 넓혀서 전력소모가 적고 면적이 작은 아날로그 회로를 제공하는 것을 목적으로 한다.

또한, 본 발명은 효율이 높고 수율이 향상된 아날로그 이득 증폭기를 제공하는 것을 목적으로 한다.

상기한 목적들을 달성하기 위한 본 발명의 제 1 견지에 따르면, 아날로그 가변 증폭기는, 제1 입력전압 및 제2 입력전압 크기에 따라 제1 바이어스 전류를 증폭하는 제1 입력 트랜지터 및 상기 제2 입력 트랜지스터와, 상기 증폭된 제1 바이어스 전류를 출력하는 제1 출력 트랜지스터 및 제2 출력 트랜지스터와, 상기 제1 출력 트랜지스터의 출력전압을 입력으로 하여 증폭하는 제3 트랜지스터와 제4 트랜지스터와, 상기 제1 출력 트랜지스터와 상기 제3 트랜지스터 사이 소정의 전류를 제공하는 제1 전류원과, 상기 제2 출력 트랜지스터의 출력전압을 입력으로 하여 증폭하는 제5 트랜지스터와 제6 트랜지스터와, 상기 제2 출력 트랜지스터와 상기 제5 트랜지스터 사이 소정의 전류를 제공하는 제2 전류원을 포함한다.

상술한 바와 같이, 본 발명에서 아날로그 신호의 증폭과 감쇄를 동시에 넓은 범위에 걸쳐 운용할 수 있는 연산증폭기 회로를 통해 단일 스테이지 또는 보다 적은 수의 스테이지로 아날로그 신호를 처리함으로써, 소비전력을 감소시킬 수 있고, 회로 면적을 감소시켜 공정 단가를 절감하는 이점이 있다.

또한, 본 발명은 미세전류를 흘려 주는 전류원을 회로 내부에 내장하여 입력 트랜지스터의 동작이 차단되는 현상을 방지함으로써, 회로 동작의 신뢰성을 증가시키며, 또한 수율 향상을 기대할 수 있다. 특히 저전압, 저온과 같은 열악한 조건에서 연산증폭기의 동작 신뢰성을 확보하는데 효과가 있다.

도 1은 종래기술에 따른 아날로그 가변 증폭기가 2단으로 구성된 아날로그 필터 구조를 도시하고 있다.
도 2는 본 발명에 따른 아날로그 가변 증폭기를 도시하고 있다.
도 3은 본 발명의 실시 예에 따른 상세한 연산증폭기에 대한 회로를 도시하고 있다.
도 4는 본 발명의 실시 예에 따른 연산증폭기의 절단 회로이다.

이하 본 발명의 바람직한 실시 예를 첨부된 도면의 참조와 함께 상세히 설명한다. 그리고, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단된 경우 그 상세한 설명은 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.

이하, 본 발명은 공통 모드 피드백의 비정상 동작을 회복시키기 위한 아날로그 증폭기에 관해 설명하기로 한다.

도 2는 본 발명에 따른 아날로그 가변 증폭기를 도시하고 있다.

상기 도 2를 참조하면, 아날로그 가변 증폭기는 1단계(stage)로 구성된 아날로그 필터 구조를 가지며, 아날로그 가변 증폭기는 연산증폭기(Operational Amplifier)(200)와 입력저항(R1)(201)과 피드백 저항(R2)(202)으로 구성된다. 여기서, 입력저항(R1)(201)과 피드백 저항(R2)(202)은 적어도 하나 이상이 가변 저항일 수 있다.

구현에 따라, 아날로그 가변 증폭기는 연산증폭기(200)와 두 개의 가변 저항(R1, R2)(201, 202) 대신 하나의 가변 저항 및 하나의 가변 커패시터 등으로도 구성될 수 있다.

1단계(stage)로 구성된 아날로그 가변증폭기에 있어서, 이득은 입력 저항(R1)과 피드백 저항(R2)의 비로 결정되는데, 연산증폭기(200)의 전달함수가 A(s)라고 하면, 하기 <수학식 2>과 같이 표현된다. 이상적인 연산증폭기에서 이득이 무한대일 때 이득은 R2/R1의 값을 가진다.

여기서, 입력 저항(R1) 또는 피드백 저항(R2)의 값을 조정하여 가변 이득 증폭기를 구성하게 되는데, 아날로그 가변 증폭기(200)에서, R1이 R2보다 클 때 감쇄(attenuation)가 되고, R1이 R2보다 작을 때 증폭(Amplification)이 된다.

아날로그 가변 증폭기 내부에 사용되는 연산증폭기(200)는 CMOS(complementary metal-oxide semiconductor) 구조로 하기 도 3과 같다.

도 3은 본 발명의 실시 예에 따른 상세한 연산증폭기에 대한 회로를 도시하고 있다.

상기 도 3을 참조하면, 연산증폭기(200)는 기본적으로 차동 증폭기이며, 두 단계로 구성된 공통소스 증폭기를 포함한다. 이를 보다 쉽게 설명하기 위하여 정확히 대칭구조를 지닌 반쪽 회로 (320, 330)들로 구분할 수 있다.

제1 공통소스 증폭기 회로(320) 및 및 제2 공통소스 증폭기 회로(330)에서 PMOS 바이어스와 NMOS 바이어스 전압이 각각 VP와 VN으로 공급되며, 설명의 편의를 위해 공통 모드 궤환(common-mode feedback) 회로 및 보상(Compensation) 소자들은 생략되었다.

차동증폭기는 제1 입력단자(CMOS 트랜지스터(302)의 게이트단자)와 제2 입력단자(CMOS 트랜지스터(303)의 게이트단자)를 포함하고 있어 2개의 전압 신호 즉, 제1 전압과 제2 전압을 입력받는다. 여기서, 제1 전압과 제2 전압은 각각 포지티브 전압 및 네거티브 전압이 모두 될 수 있다. 전류원(301)으로부터 입력받은 바이어스 전류는 각각의 입력 전압 크기에 따라 증폭되고 출력 저항단(324)와 곱해져서 증폭된 전압을 형성하여, 두 번째 공통소스 증폭기의 입력 단자(CMOS 트랜지스터(322)의 게이트 단자)에 입력된다. 또한 이 전압은 두번째 증폭기를 형성하는 트랜지스터 (321, 322)에 의하여 증폭된 후 출력단자(323, 333)를 통해 출력된다.

일반적인 경우, 입력 단자 (302, 303)에 차동으로 입력된 전압이 설계된 이득만큼 증폭되어 출력단자 (323, 333)에 전압형태로 나타나며, 이 신호의 공통 성분은 공통 모드 궤환(common-mode feedback) 회로에 의하여 항상 일정한 전압을 유지한다. 즉, 양의 출력 단자 (323)와 음의 출력단자 (333)의 전압의 평균인 공통 전압이 일정한 값을 유지하면 정상 동작 범위에 있는 것이다. 예를 들어 자세히 설명하면, 환경적인 요소(예: 온도, 동작 전압) 등에 의하여 출력 단자 (323, 333)의 공통 전압이 동시에 올라가서 전압원(VDD)에 가까운 전압이 되면, 공통 모드 궤환 회로의 의하여 VN 값(즉, CMOS 트랜지스터(324)의 게이트 단자 및 CMOS 트랜지스터(334)의 게이트 단자에 제공되는 바이어스 전압)을 낮춰주게 되고, 이는 VN과 위상이 반대인 Node A의 전압을 올려주게 되며, 결과적으로 Node A와 위상이 반대인 출력 단자(323, 333)의 전압을 낮춰주어 균형을 유지한다. 반대로 출력 단자의 공통 전압이 동시에 내려가서 접지에 가까운 전압이 되면, 공통모드 궤환 회로의 의하여 VN 값을 높여주게 되고, 이는 Node A의 전압을 낮춰주게 되며, 따라서 출력 단자 (323, 333)의 전압을 올려주어 균형을 회복한다.

도 4는 본 발명의 실시 예에 따른 연산증폭기의 반만을 나타낸 회로이다.

상기 도 4는, 상기 도 3의 상세한 연산증폭기에서 차동증폭기(300)의 절반과 제2 공통소스 증폭기 회로(330)를 도시하고 있다. 또한, 도 4는, 도 2의 입력저항(R1)과 피드백저항(R2)을 추가하여 도시하고 있다.

차동증폭기의 설정된 감쇄가 커서 입력저항(R1)이 피드백저항(R2)보다 상당히 큰 경우에, 하나의 증폭 단에서 처리하게 되면 저항 비율에 의하여 차동증폭기(300)의 입력 트랜지스터(303)가 동작하지 않는 현상이 발생할 수 있다. 예를 들어, 이득이 -20dB인 경우에 신호는 1/10로 감쇄되며, R1이 R2의 10배가 되어야 한다. 마찬가지로, 이득이 -40dB인 경우에는 R1이 R2의 100배가 된다. 즉, 감쇄 범위를 넓히게 되면, R1과 R2의 비율이 크게 증가한다. 이처럼 R1이 R2에 비해 지나치게 커지는 경우에 아날로그 가변 증폭기에서 차동증폭기(300)의 입력 트랜지스터(303)가 동작하지 않을 가능성이 발생한다.

일반적으로 동작하는 경우에는, 상기에 설명한 바와 같이 공통 모드 궤환 회로의 의하여 VN의 전압을 조정함으로서 균형점을 회복한다. 그러나 피드백 저항(R2)보다 입력저항 (R1)이 상당히 클 경우에 공통 모드 궤환 회로의 의한 보상이 동작하지 않으며, 이에 대한 설명은 다음과 같다.

가상 접지(Virtual ground)인 Node VG로 공급되는 전압은 저항 분배기에 의하여 하기 <수학식 3>와 같이 나타나는데, R1이 R2에 비하여 너무 커지게 되면, Vo-가 VDD에 가까운 전압이 되었을 때 차동 증폭기의 입력 트랜지스터(302, 303)의 게이트 단자인 Node VG 역시 전압원(VDD)에 가까운 높은 전압이 걸리게 된다.

이때, 차동증폭기(300)의 입력 NMOS 트랜지스터(303)의 게이드단과 소스단에 걸리는 전압(V_gs)이, 입력 NMOS 트랜지스터(303)의 임계 전압보다 낮아지게 되어 입력 트랜지스터가 오프(off) 상태가 되고, 이에 따라 제1 PMOS 트랜지스터(332)에 전류가 흐르지 않아 제2 PMOS 트랜지스터(334)에 VN 전압을 낮춰줘도 node A의 전압이 회복되지 않는다. 이와 같은 현상은 전원 전압 (Supply voltage)가 낮고, 온도가 낮은 경우에 두드러지게 발생하며, 수율과도 직접적인 관련이 생겨난다. 따라서, 종래 기술에서, 이를 회피하고자 도 1에서와 같이, 동작 범위가 작은 이득의 증폭기단을 직렬로 연결하여 사용하고 있으며, 앞서 설명한 바와 같이 전력소모 및 면적을 많이 차지하게 되는 단점이 생긴다.

따라서, 연산 증폭기 내부에 Node A에 미세한 전류가 흐르는 전류 소스(current source)(340, 350)를 제공한다.

Node A에 전류원(I_leak)은 제1 공통소스 증폭기 회로(320) 및 및 제2 공통소스 증폭기 회로(330)에 추가하고 전류 크기는 메인증폭기에 공급되는 바이어스 전류 I_B(301)의 1/10 ~ 1/100이 적당하다. 추가된 미세 전류원이 너무 크면 양단에 부정합 (mismatch)이 커지고 전체 전력 소모도 다소 증가시킬 수 있다. 하지만, 본 발명에서, Node A에 공급되는 전류원(I_leak)의 크기는 제한되지 않는다.

상술한 바와 같이, 출력전압(Vo-)이 높아지는 환경에서, 저항 분배기로 인하여 node VG가 V_DD에 가까워져서 차동증폭기의 입력 트랜지스터(303)가 동작하지 않는 상태에도, 전류원(I_leak)을 통해 node A에 전류가 공급되어 제2 PMOS 트랜지스터(334)의 제어에 의하여 node A의 전압이 다시 올라가고 결과적으로 출력전압(Vo-)의 동작범위를 낮춰준다.

본 발명은 CMOS 트랜지스터를 이용한 공통소스 증폭기를 예를 들어 설명하였지만, 공통 게이트 증폭기, 공통 드레인 증폭기에도 적용가능하며, 또한, CMOS 트랜지스터 대신 접합형 트랜지스터(BJT, bi-polar junction transistor)로도 도 4의 아날로그 증폭기를 구성할 수도 있다.

한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

300: 차동증폭기,
320: 제1 공통소스 증폭 회로,
330: 제2 공통소스 증폭 회로,
340: 제1 미소 전류원, 및
350: 제2 미소 전류원.

Claims (11)

1. 아날로그 가변 증폭기에 있어서,
   적어도 하나의 입력 저항과,
   적어도 하나의 피드백 저항과,
   대칭 구조를 가지는 제1 회로 및 제2 회로를 포함하는 차동 증폭기를 포함하며,
   상기 제1 회로는,
   상기 차동 증폭기의 제1 입력 단자와 연결되고, 제1 입력 전압의 크기에 따라 바이어스 전류를 증폭하는 제1 트랜지스터와,
   상기 증폭된 바이어스 전류에 대응하는 전압 신호를 생성하는 제2 트랜지스터와,
   상기 차동 증폭기의 제1 출력 단자와 연결되고, 상기 전압 신호를 증폭하고, 상기 증폭된 전압 신호를 출력하는 제3 트랜지스터 및 제4 트랜지스터와,
   상기 제2 트랜지스터의 드레인(drain) 및 상기 제3 트랜지스터의 게이트(gate) 사이의 노드에 전류를 제공하는 전류원을 포함하며,
   상기 적어도 하나의 입력 저항 중 상기 제1 회로를 위한 하나의 입력 저항이 상기 적어도 하나의 피드백 저항 중 상기 제1 회로를 위한 하나의 피드백 저항 보다 미리 정의된 비율 이상 큰 경우, 상기 제1 트랜지스터는 오프되며,
   상기 전류원은, 상기 전류를 제공함으로써, 상기 제1 트랜지스터가 오프(off)된 동안, 상기 노드의 전압을 상승시키고, 상기 제1 출력 단자에서의 출력 전압의 동작 범위를 낮추는 아날로그 가변 증폭기.
   
2. 청구항 1에 있어서,
   상기 전류원은, 상기 제1 트랜지스터의 드레인으로 제공되는 바어어스 전류보다 작은 크기의 전류를 제공하는 아날로그 가변 증폭기.
   
3. 청구항 2에 있어서,
   상기 전류원은, 상기 제1 트랜지스터의 드레인으로 제공되는 바어어스 전류의 1/100 보다 크고 1/10 보다 작은 크기의 전류를 제공하는 아날로그 가변 증폭기.
   
4. 청구항 1에 있어서,
   상기 제1 트랜지스터의 소스(source)는, 상기 제2 트랜지스터의 드레인 및 상기 제3 트랜지스터의 게이트와 연결되고,
   상기 제1 트랜지스터의 게이트는, 상기 제1 입력 단자와 연결되고,
   상기 제2 트랜지스터의 소스는, 접지되고,
   상기 제3 트랜지스터의 소스는, 접지되고,
   상기 제3 트랜지스터의 드레인은, 상기 제1 출력 단자 및 상기 제4 트랜지스터의 소스와 연결되는 아날로그 가변 증폭기.
   
5. 청구항 4에 있어서,
   상기 적어도 하나의 입력 저항 중 상기 제1 회로를 위한 하나의 입력 저항은, 상기 제1 트랜지스터의 게이트 및 상기 제1 입력 단자 사이에 배치되고,
   상기 적어도 하나의 피드백 저항 중 상기 제1 회로를 위한 하나의 피드백 저항은, 제1 트랜지스터의 게이트 및 상기 제1 출력 단자 사이에 배치되는 아날로그 가변 증폭기.
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