JPH0292008A - Ｃｍｏｓ演算増幅回路 - Google Patents
Ｃｍｏｓ演算増幅回路Info
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- JPH0292008A JPH0292008A JP24345488A JP24345488A JPH0292008A JP H0292008 A JPH0292008 A JP H0292008A JP 24345488 A JP24345488 A JP 24345488A JP 24345488 A JP24345488 A JP 24345488A JP H0292008 A JPH0292008 A JP H0292008A
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- 238000010586 diagram Methods 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
- H03F3/4521—Complementary long tailed pairs having parallel inputs and being supplied in parallel
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- H03—ELECTRONIC CIRCUITRY
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
- H03F3/3022—CMOS common source output SEPP amplifiers
- H03F3/3028—CMOS common source output SEPP amplifiers with symmetrical driving of the end stage
- H03F3/303—CMOS common source output SEPP amplifiers with symmetrical driving of the end stage using opamps as driving stages
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45664—Indexing scheme relating to differential amplifiers the LC comprising one or more cascaded inverter stages as output stage at one output of the dif amp circuit
-
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- H03F2203/45674—Indexing scheme relating to differential amplifiers the LC comprising one current mirror
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- Power Engineering (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、各種の電子装置内で差動増幅回路などして利
用されるＣＭＯＳ演算増幅回路に関するものである。
用されるＣＭＯＳ演算増幅回路に関するものである。
（従来の技術）
各種の電子装置の構成要素として汎用されている演算増
幅回路は、正負二つの入力端子を備えていることから正
相及び逆相増幅回路を構成できると共に、正負双方の入
力端子に２種の信号を同時に供給することにより両信号
の差を増幅する差動増幅回路として動作させることがで
きる。差動増幅出力は両人力の差電圧のみに依存して変
化するので、両人力に生じた同相成分の電圧変動が増幅
出力には影響を及ぼさないという同相成分除去機能があ
る。このため、差動増幅回路は対地雑音の影響を受けに
り＜、集積回路化に伴う素子特性の均一化も加えると良
好な直流安定性や温度特性が実現できるという利点があ
る。
幅回路は、正負二つの入力端子を備えていることから正
相及び逆相増幅回路を構成できると共に、正負双方の入
力端子に２種の信号を同時に供給することにより両信号
の差を増幅する差動増幅回路として動作させることがで
きる。差動増幅出力は両人力の差電圧のみに依存して変
化するので、両人力に生じた同相成分の電圧変動が増幅
出力には影響を及ぼさないという同相成分除去機能があ
る。このため、差動増幅回路は対地雑音の影響を受けに
り＜、集積回路化に伴う素子特性の均一化も加えると良
好な直流安定性や温度特性が実現できるという利点があ
る。
この集積回路化は、消費型−力の低減を図るためにＣＭ
ＯＳ構成による場合が多い。このようなＣＭＯＳ演算増
幅回路は、差動ＭＯ３）ランジスタ対をｎチャンネル形
のものとするか、ｐチャンネル形のものとするかによっ
て、それぞれ第３図と第４図に示すような構成となる。
ＯＳ構成による場合が多い。このようなＣＭＯＳ演算増
幅回路は、差動ＭＯ３）ランジスタ対をｎチャンネル形
のものとするか、ｐチャンネル形のものとするかによっ
て、それぞれ第３図と第４図に示すような構成となる。
第３図の差動増幅回路は、ｎチャンネル形の差動ＭＯ３
）ランジスタ対ＭＮ２．ＭＮ３と、この差動ＭＯ３）ラ
ンジスタ対に動作電流を供給するｎチャンネル形の電流
源トランジスタＭＮＩと、上記差動ＭＯ３Ｉ−ランジス
タ対ＭＮ２．ＭＮ３の負荷として動作するｐチャンネル
形のＭＯＳ）ランジスタ対ＭＰ１．ＭＰ２とから構成さ
れる。−方、第４図の差動増幅回路は、ｐチャンネル形
の差動ＭＯ３）ランジスタ対ＭＰ５．ＭＰ６と、この差
動ＭＯ３）ランジスタ対への電流源として動作するｐチ
ャンネル形ＭＯ３）ランジスタＭＰ４と、上記差動ＭＯ
Ｓトランジスタ対の負荷として動作するｎチャンネル形
ＭＯＳトランジスタ対ＭＮ４．ＭＮ５とから構成される
。
）ランジスタ対ＭＮ２．ＭＮ３と、この差動ＭＯ３）ラ
ンジスタ対に動作電流を供給するｎチャンネル形の電流
源トランジスタＭＮＩと、上記差動ＭＯ３Ｉ−ランジス
タ対ＭＮ２．ＭＮ３の負荷として動作するｐチャンネル
形のＭＯＳ）ランジスタ対ＭＰ１．ＭＰ２とから構成さ
れる。−方、第４図の差動増幅回路は、ｐチャンネル形
の差動ＭＯ３）ランジスタ対ＭＰ５．ＭＰ６と、この差
動ＭＯ３）ランジスタ対への電流源として動作するｐチ
ャンネル形ＭＯ３）ランジスタＭＰ４と、上記差動ＭＯ
Ｓトランジスタ対の負荷として動作するｎチャンネル形
ＭＯＳトランジスタ対ＭＮ４．ＭＮ５とから構成される
。
第３図と第４図のＣＭＯＳ差動増幅回路において、電流
源トランジスタＭＮ１．ＭＰ４は、それぞれのゲートに
供給される基準電圧源Ｖｍ １．Ｖｍ２の電圧値に応じ
たほぼ一定の電流を対応の差動対に供給する。信号入力
端子に供給される差動入力電圧Ｖ＋１とＶ＋２との差に
応じた差動増幅出力は、負荷として動作するｐチャンネ
ル形ＭＯＳトランジスタＭＰ２．ＭＮ５のそれぞれのド
レインに接続される出力端子■０から出力される。
源トランジスタＭＮ１．ＭＰ４は、それぞれのゲートに
供給される基準電圧源Ｖｍ １．Ｖｍ２の電圧値に応じ
たほぼ一定の電流を対応の差動対に供給する。信号入力
端子に供給される差動入力電圧Ｖ＋１とＶ＋２との差に
応じた差動増幅出力は、負荷として動作するｐチャンネ
ル形ＭＯＳトランジスタＭＰ２．ＭＮ５のそれぞれのド
レインに接続される出力端子■０から出力される。
このように差動増幅出力■０は、基本的には差動入力Ｖ
＋ １とＶ＋ ２との差電圧のみに依存して変化す
る。このため、差動入力に生じた同相成分の電圧変動が
差動増幅出力には影響を及ぼさないという同相成分除去
機能があり、直流安定性が良好という利点がある。
＋ １とＶ＋ ２との差電圧のみに依存して変化す
る。このため、差動入力に生じた同相成分の電圧変動が
差動増幅出力には影響を及ぼさないという同相成分除去
機能があり、直流安定性が良好という利点がある。
（発明が解決しようとする課題）
第３図と第４図に示した従来のＣＭＯＳ演算増幅器では
、同相電圧の入力範囲が十分とはいえないという問題が
ある。
、同相電圧の入力範囲が十分とはいえないという問題が
ある。
すなわち、第３図の回路では、差動入力Ｖ＋１とＶ＋
２が共に低下するとＭＯ３Ｉ−ランジスタ対ＭＮ２．
ＭＮ３のソース電圧が低下し、差動入力ｖ、１とＶ、２
がｎチャンネル形ＭＯ３）ランジスタの閾値Ｖ ｔｈｎ
よりも低下すると、電流源のＭＯＳ）ランジスタＭＮＩ
がカットオフとなり、差動増幅器としての機能が失われ
る。同様に、第４図の回路では、差動入力Ｖ＋１と■Ｉ
２が共に上昇すると電流源のＭＯＳトランジスタＭＰ
４がカットオフとなり、差動増幅器としての機能が失わ
れる。
２が共に低下するとＭＯ３Ｉ−ランジスタ対ＭＮ２．
ＭＮ３のソース電圧が低下し、差動入力ｖ、１とＶ、２
がｎチャンネル形ＭＯ３）ランジスタの閾値Ｖ ｔｈｎ
よりも低下すると、電流源のＭＯＳ）ランジスタＭＮＩ
がカットオフとなり、差動増幅器としての機能が失われ
る。同様に、第４図の回路では、差動入力Ｖ＋１と■Ｉ
２が共に上昇すると電流源のＭＯＳトランジスタＭＰ
４がカットオフとなり、差動増幅器としての機能が失わ
れる。
従って、同相入力電圧■。は、第３図の回路では、
１Ｖｔｈｎｌ ＋Ｖ３３＜ ＶＣＭ＜ ＶＤＤの範
囲に制限される。
囲に制限される。
また、第４図の回路では、ｐチャンネル形ＭＯＳトラン
ジスタの闇値電圧をｖ ｔｈｐとすれば、Ｖ３！＜ Ｖ
ＣＭ＜ ＶＤＤ ＩＶｔｈｐの範囲に制限される。
ジスタの闇値電圧をｖ ｔｈｐとすれば、Ｖ３！＜ Ｖ
ＣＭ＜ ＶＤＤ ＩＶｔｈｐの範囲に制限される。
（課題を解決するための手段）
本発明のＣＭＯＳ演算増幅回路は、ｎチャンネル形のＭ
ＯＳトランジスタを差動対とする第１のＣＭＯＳ差動増
幅部と、ｐチャンネル形ＭＯ３Ｉ−ランジスタを差動対
とし第１のＣＭＯＳ差動増幅部の差動入力端子と共通の
差動入力端子を有する第２のＣＭＯＳ差動増幅部と、こ
れら第１．第２のＣＭＯＳ差動増幅部の出力をプッシュ
プル形式でかつソース接地増幅形式で合成しつつ増幅す
る出力増幅部とを備え、第１．第２の差動増幅部を相補
的に動作させると共に両部の出力をプッシュプル形式の
ソース接地増幅出力として得ることにより、同相入力電
圧範囲を拡大するように構成されている。
ＯＳトランジスタを差動対とする第１のＣＭＯＳ差動増
幅部と、ｐチャンネル形ＭＯ３Ｉ−ランジスタを差動対
とし第１のＣＭＯＳ差動増幅部の差動入力端子と共通の
差動入力端子を有する第２のＣＭＯＳ差動増幅部と、こ
れら第１．第２のＣＭＯＳ差動増幅部の出力をプッシュ
プル形式でかつソース接地増幅形式で合成しつつ増幅す
る出力増幅部とを備え、第１．第２の差動増幅部を相補
的に動作させると共に両部の出力をプッシュプル形式の
ソース接地増幅出力として得ることにより、同相入力電
圧範囲を拡大するように構成されている。
以下、本発明の作用を実施例と共に詳細に説明する。
（実施例）
第１図は、本発明の一実施例のＣＭＯＳ演算増幅回路の
構成を示す回路図であり、１は第１の差動増幅部、２は
第２の差動増幅部、３は出力増幅部である。
構成を示す回路図であり、１は第１の差動増幅部、２は
第２の差動増幅部、３は出力増幅部である。
第１の差動増幅部は、差動対として動作するｎチャンネ
ル形のＭＯＳ）ランジスタＭｎ２．Ｍｎ３と、この差動
対に電流を供給するｎチャンネル形の電流源トランジス
タＭｎｌと、差動対の負荷として動作するｐチャンネル
形のＭＯＳ）ランジスタＭｐｌ、Ｍｐ２とで構成されて
いる。
ル形のＭＯＳ）ランジスタＭｎ２．Ｍｎ３と、この差動
対に電流を供給するｎチャンネル形の電流源トランジス
タＭｎｌと、差動対の負荷として動作するｐチャンネル
形のＭＯＳ）ランジスタＭｐｌ、Ｍｐ２とで構成されて
いる。
第１の差動増幅部１において、電流源トランジスタＭｎ
ｌのソースは電圧源ＶＳＳに接続され、ゲートは基準電
圧源Ｖｉａ１に接続され、ドレインは差動対Ｍｎ２．Ｍ
ｎ３のドレインに接続されている。差動対Ｍｎ ２．
Ｍｎ ３のゲートは、それぞれ差動入力端子Ｖ＋ １
．Ｖ＋ ２に接続されている。
ｌのソースは電圧源ＶＳＳに接続され、ゲートは基準電
圧源Ｖｉａ１に接続され、ドレインは差動対Ｍｎ２．Ｍ
ｎ３のドレインに接続されている。差動対Ｍｎ ２．
Ｍｎ ３のゲートは、それぞれ差動入力端子Ｖ＋ １
．Ｖ＋ ２に接続されている。
一方の負荷トランジスタＭｐｌのドレインとゲートは一
方の差動トランジスタＭｎ２のドレインに接続され、ソ
ースは電圧源■。に接続されている。
方の差動トランジスタＭｎ２のドレインに接続され、ソ
ースは電圧源■。に接続されている。
他方の負荷トランジスタＭｐ２のドレインは他方の差動
トランジスタＭｎ３のドレインに接続され、ゲートは一
方の負荷トランジスタＭｐｌのゲートに接続され、ソー
スは電圧源ＶＤＤに接続されている。
トランジスタＭｎ３のドレインに接続され、ゲートは一
方の負荷トランジスタＭｐｌのゲートに接続され、ソー
スは電圧源ＶＤＤに接続されている。
第２の差動増幅部は、差動対として動作するｐチャンネ
ル形のＭＯＳトランジスタＭｐ５．Ｍｐ６と、この差動
対に電流を供給する電流源トランジスタとして動作する
ｐチャンネル形のＭＯＳトランジスタＭｐ４と、差動対
の負荷として動作するｎチャンネル形のＭＯ３Ｉ−ラン
グ・スタＭｎ ４゜Ｍｎ５とで構成されている。
ル形のＭＯＳトランジスタＭｐ５．Ｍｐ６と、この差動
対に電流を供給する電流源トランジスタとして動作する
ｐチャンネル形のＭＯＳトランジスタＭｐ４と、差動対
の負荷として動作するｎチャンネル形のＭＯ３Ｉ−ラン
グ・スタＭｎ ４゜Ｍｎ５とで構成されている。
第２の差動増幅部１において、電流源トランジスタＭｐ
４のソースは電圧源ＶＯＯに接続され、ゲートは基準電
圧源Ｖｍ ２に接続され、ドレインは差動対Ｍｐ５．Ｍ
ｐ６のソースに接続されている。
４のソースは電圧源ＶＯＯに接続され、ゲートは基準電
圧源Ｖｍ ２に接続され、ドレインは差動対Ｍｐ５．Ｍ
ｐ６のソースに接続されている。
差動対Ｍｐ５．Ｍｐ６のゲートは、それぞれ第１の差動
増幅部ｌと共通の差動入力端子Ｖ＋ １．’Ｖ＋２に
接続されている。一方の負荷トランジスタＭｎ４のドレ
インとゲートは一方の差動トランジスタＭｐ５のドレイ
ンに接続され、ソースは電圧源Ｖ３Ｓに接続されている
。他方の負荷トランジスタＭｎ５のドレインは他方の差
動トランジスタＭｐ６のドレインに接続され、ゲートは
一方の負荷トランジスタＭｎ４のゲートに接続され、ソ
ースは電圧源ＶＳＳに接続されている。
増幅部ｌと共通の差動入力端子Ｖ＋ １．’Ｖ＋２に
接続されている。一方の負荷トランジスタＭｎ４のドレ
インとゲートは一方の差動トランジスタＭｐ５のドレイ
ンに接続され、ソースは電圧源Ｖ３Ｓに接続されている
。他方の負荷トランジスタＭｎ５のドレインは他方の差
動トランジスタＭｐ６のドレインに接続され、ゲートは
一方の負荷トランジスタＭｎ４のゲートに接続され、ソ
ースは電圧源ＶＳＳに接続されている。
出力増幅部３において、ｐチャンネル形のＭＯＳトラン
ジスタＭｐ３のゲートは、第１の差動増幅部１の負荷ト
ランジスタＭｐ２のドレインに接続され、ソースは電圧
源ｖ０に接続され、ドレインは出力端子ｖ０に接続され
ている。一方、ｎチャンネル形のＭＯＳトランジスタＭ
ｎ６のゲートは、第２の差動増幅部２の負荷トランジス
タＭ ｎ５のドレインに接続され、ソースは電圧源ＶＳ
Ｓに接続され、ドレインは出力端子■。に接続されてい
る。この出力増幅部３は、第１．第２のＣＭＯＳ差動増
幅部１．２の出力をプッシュプル形式でかつソース接地
増幅形式で合成しつつ増幅し、出力端子ｖ０に出力する
。
ジスタＭｐ３のゲートは、第１の差動増幅部１の負荷ト
ランジスタＭｐ２のドレインに接続され、ソースは電圧
源ｖ０に接続され、ドレインは出力端子ｖ０に接続され
ている。一方、ｎチャンネル形のＭＯＳトランジスタＭ
ｎ６のゲートは、第２の差動増幅部２の負荷トランジス
タＭ ｎ５のドレインに接続され、ソースは電圧源ＶＳ
Ｓに接続され、ドレインは出力端子■。に接続されてい
る。この出力増幅部３は、第１．第２のＣＭＯＳ差動増
幅部１．２の出力をプッシュプル形式でかつソース接地
増幅形式で合成しつつ増幅し、出力端子ｖ０に出力する
。
第１の差動増幅部１の動作は、第３図に関し既に説明し
た従来のｎチャンネル形のＭＯＳトランジスタを差動対
とするＣＭＯＳ差動増幅回路の動作と同様である。この
ため、同相入力電圧ｖｃＭ１は、第２図に示すように、 Ｖｓｓ＋１Ｖｔｈｎｌ＜ ＶＣＭＩ ＜ Ｖ（ｉｌｌの
範囲に制限される。
た従来のｎチャンネル形のＭＯＳトランジスタを差動対
とするＣＭＯＳ差動増幅回路の動作と同様である。この
ため、同相入力電圧ｖｃＭ１は、第２図に示すように、 Ｖｓｓ＋１Ｖｔｈｎｌ＜ ＶＣＭＩ ＜ Ｖ（ｉｌｌの
範囲に制限される。
また、第２０差動増幅部２の動作は、第４図に関し既に
説明した従来のｐチャンネル形のＭＯＳトランジスタを
差動対とするＣＭＯＳ差動増幅回路の動作と同様であり
、その同相入力電圧■ｃイ２は、第２図に示すように、 ＶＳＳ＜ ＶＣＭ２ ＜ ＶＤＥＩ １ｖｔｈｐｌの
範囲に制限される。
説明した従来のｐチャンネル形のＭＯＳトランジスタを
差動対とするＣＭＯＳ差動増幅回路の動作と同様であり
、その同相入力電圧■ｃイ２は、第２図に示すように、 ＶＳＳ＜ ＶＣＭ２ ＜ ＶＤＥＩ １ｖｔｈｐｌの
範囲に制限される。
従って、第１図の差動増幅回路全体の同相入力電圧ＶＣ
Ｍの動作許容範囲は、 ＶＳＳ＜ ＶＣＭ＜ ｖａｎ となり、第１．第２の差動増幅部単体の許容範囲よ伏も
上下に拡大される。
Ｍの動作許容範囲は、 ＶＳＳ＜ ＶＣＭ＜ ｖａｎ となり、第１．第２の差動増幅部単体の許容範囲よ伏も
上下に拡大される。
すなわち、
Ｖｓｓ＋ＬＶ ｔｈｎｌ＜ ＶＣＭ＜ Ｖ（１０ｌｖ
ｔｈｐｌの同相入力電圧の範囲では第１．第２の差動増
幅部１．２が共に正常動作し、 ｖｌｌｏ−１ｖｔｈｐｌ＜ ＶｃＭ＜ Ｖｏ。
ｔｈｐｌの同相入力電圧の範囲では第１．第２の差動増
幅部１．２が共に正常動作し、 ｖｌｌｏ−１ｖｔｈｐｌ＜ ＶｃＭ＜ Ｖｏ。
の範囲では第２の差動増幅部２がカットオフとなるが、
第１の差動増幅部１の出力がＭＯ３Ｉ−ランジスタＭｐ
３を通して出力端子Ｖｏに出力される。この場合、ｎチ
ャンネル形のＭＯＳ）ランジスタＭｎ６は定電流負荷と
して動作する。また、Ｖｓｓ＜ＶＣＭ＜Ｖｓｓ＋１Ｖｔ
ｈｎｌの同相入力電圧の範囲では第１の差動増幅部１が
カットオフとなるが、第２の差動増幅部２の出力がＭＯ
ＳトランジスタＭｎ６を通して出力端子■０に出力され
る。この場合、ｐチャンネル形のＭＯＳ）ランジスタＭ
ｐ３は定電流負荷として動作する。
第１の差動増幅部１の出力がＭＯ３Ｉ−ランジスタＭｐ
３を通して出力端子Ｖｏに出力される。この場合、ｎチ
ャンネル形のＭＯＳ）ランジスタＭｎ６は定電流負荷と
して動作する。また、Ｖｓｓ＜ＶＣＭ＜Ｖｓｓ＋１Ｖｔ
ｈｎｌの同相入力電圧の範囲では第１の差動増幅部１が
カットオフとなるが、第２の差動増幅部２の出力がＭＯ
ＳトランジスタＭｎ６を通して出力端子■０に出力され
る。この場合、ｐチャンネル形のＭＯＳ）ランジスタＭ
ｐ３は定電流負荷として動作する。
（発明の効果）
以上詳細に説明したように、本発明のＣＭＯＳ演算増幅
回路は、ｎチャンネル形のＭＯＳ）ランジスタとｐチャ
ンネル形のＭＯＳトランジスタのそれぞれを差動対とす
る第１．第２のＣＭＯＳ差動増幅部と、これら第１．第
２のＣＭＯＳ差動増幅部の出力をプッシュプル形式でか
つソース接地増幅形式で合成しつつ増幅する出力増幅部
とを備え、両差動増幅部を相補的に動作させそれぞれの
出力をプッシュプル形式のソース接地増幅出力として得
る構成であるから、同相入力電圧の許容範囲が拡大され
るという効果が奏される。
回路は、ｎチャンネル形のＭＯＳ）ランジスタとｐチャ
ンネル形のＭＯＳトランジスタのそれぞれを差動対とす
る第１．第２のＣＭＯＳ差動増幅部と、これら第１．第
２のＣＭＯＳ差動増幅部の出力をプッシュプル形式でか
つソース接地増幅形式で合成しつつ増幅する出力増幅部
とを備え、両差動増幅部を相補的に動作させそれぞれの
出力をプッシュプル形式のソース接地増幅出力として得
る構成であるから、同相入力電圧の許容範囲が拡大され
るという効果が奏される。
第１図は本発明の一実施例のＣＭＯＳ演算増幅回路の構
成を示す回路図、第２図は第１図の回路の同相入力電圧
に関する許容動作範囲を説明するための概念図、第３図
と第４図は従来のＣＭＯＳ演算増幅回路の構成を示す回
路図である。 １・・・第１の差動増幅回路、２・・・第２の差動増幅
回路、３・・・出力増幅部、Ｖｌｌ、Ｖ■２・・・差動
入力端子、Ｖｏ・・・出力端子、Ｍｎｌ、Ｍｐ４・・・
電流源トランジスタ、Ｍｎ２、Ｍｎ３・・・ｎチャンネ
ル形ＣＭＯＳＩ−ランジスタの差動対、Ｍｐ５．Ｍｎ６
・・・ｐチャンネル形ＣＭＯＳ）ランジスタの差動対、
Ｍｐｌ。 Ｍｎ２・・・ｐチャンネル形の負荷トランジスタ、Ｍｎ
４．Ｍｎ５・・・ｎチャンネル形の負荷トランジスタ。
成を示す回路図、第２図は第１図の回路の同相入力電圧
に関する許容動作範囲を説明するための概念図、第３図
と第４図は従来のＣＭＯＳ演算増幅回路の構成を示す回
路図である。 １・・・第１の差動増幅回路、２・・・第２の差動増幅
回路、３・・・出力増幅部、Ｖｌｌ、Ｖ■２・・・差動
入力端子、Ｖｏ・・・出力端子、Ｍｎｌ、Ｍｐ４・・・
電流源トランジスタ、Ｍｎ２、Ｍｎ３・・・ｎチャンネ
ル形ＣＭＯＳＩ−ランジスタの差動対、Ｍｐ５．Ｍｎ６
・・・ｐチャンネル形ＣＭＯＳ）ランジスタの差動対、
Ｍｐｌ。 Ｍｎ２・・・ｐチャンネル形の負荷トランジスタ、Ｍｎ
４．Ｍｎ５・・・ｎチャンネル形の負荷トランジスタ。
Claims (1)
- 【特許請求の範囲】 ｎチャンネル形のＭＯＳトランジスタを差動対とする
第１のＣＭＯＳ差動増幅部と、 ｐチャンネル形ＭＯＳトランジスタを差動対とし前記第
１のＣＭＯＳ差動増幅部の差動入力端子と共通の差動入
力端子を有する第２のＣＭＯＳ差動増幅部と、 これら第１、第２のＣＭＯＳ差動増幅部の出力をプッシ
ュプル形式でかつソース接地増幅形式で合成しつつ増幅
する出力増幅部とを備えたことを特徴とするＣＭＯＳ演
算増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24345488A JPH0292008A (ja) | 1988-09-28 | 1988-09-28 | Ｃｍｏｓ演算増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24345488A JPH0292008A (ja) | 1988-09-28 | 1988-09-28 | Ｃｍｏｓ演算増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0292008A true JPH0292008A (ja) | 1990-03-30 |
Family
ID=17104128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24345488A Pending JPH0292008A (ja) | 1988-09-28 | 1988-09-28 | Ｃｍｏｓ演算増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0292008A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5189318A (en) * | 1990-10-19 | 1993-02-23 | Sharp Kabushiki Kaisha | Analog signal extracting circuit |
| US5751186A (en) * | 1995-11-02 | 1998-05-12 | Sharp Kabushiki Kaisha | Operational amplifier circuit with an extended input voltage range |
| US5909146A (en) * | 1996-08-29 | 1999-06-01 | Fujitsu Limited | Operational amplifier having rail to rail input/output ability |
| US6137360A (en) * | 1996-11-08 | 2000-10-24 | Sharp Kabushiki Kaisha | Differential amplifier and voltage follower circuit |
| JP2002099252A (ja) * | 2000-09-22 | 2002-04-05 | Advanced Display Inc | 液晶駆動装置及びこれを用いた液晶表示装置 |
| US6552611B2 (en) * | 2000-03-27 | 2003-04-22 | Kabushiki Kaisha Toshiba | Differential amplifier and filter circuit using the same |
| KR101109188B1 (ko) * | 2005-12-27 | 2012-01-30 | 삼성전자주식회사 | Ｃｍｏｓ 증폭기의 플릭커 노이즈를 줄이는 장치 및 방법 |
| US9866189B2 (en) | 2012-09-03 | 2018-01-09 | Samsung Electronics Co., Ltd. | Analog amplifier for recovering abnormal operation of common mode feedback |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55149510A (en) * | 1979-05-10 | 1980-11-20 | Nec Corp | Semiconductor device |
-
1988
- 1988-09-28 JP JP24345488A patent/JPH0292008A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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