JPH0878966A - レール・ツー・レール型演算増幅回路 - Google Patents
レール・ツー・レール型演算増幅回路Info
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- JPH0878966A JPH0878966A JP21245694A JP21245694A JPH0878966A JP H0878966 A JPH0878966 A JP H0878966A JP 21245694 A JP21245694 A JP 21245694A JP 21245694 A JP21245694 A JP 21245694A JP H0878966 A JPH0878966 A JP H0878966A
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Abstract
(57)【要約】
【目的】入出力電圧が接地電位付近から電源電圧付近ま
で動作することができ、比較的少ない素子数からなるレ
ール・ツー・レール型演算増幅回路を実現する。 【構成】それぞれ二対の非反転入力ノード／反転入力ノ
ードならびに１対の非反転出力ノード／反転出力ノード
を有するＮトップ型入力段演算増幅回路１０およびＰＮ
トップ型入力段演算増幅回路２０と、Ｎトップ型入力段
演算増幅回路の反転出力およびＰトップ型入力段演算増
幅回路の非反転出力が入力する出力段増幅回路３０とを
具備し、Ｎトップ型入力段演算増幅回路およびＰトップ
型入力段演算増幅回路は、一対の入力ノードに入力電圧
が供給され、残りの一対の入力ノードに互いに他方の入
力段演算増幅回路の出力電圧が供給されることを特徴と
する。
で動作することができ、比較的少ない素子数からなるレ
ール・ツー・レール型演算増幅回路を実現する。 【構成】それぞれ二対の非反転入力ノード／反転入力ノ
ードならびに１対の非反転出力ノード／反転出力ノード
を有するＮトップ型入力段演算増幅回路１０およびＰＮ
トップ型入力段演算増幅回路２０と、Ｎトップ型入力段
演算増幅回路の反転出力およびＰトップ型入力段演算増
幅回路の非反転出力が入力する出力段増幅回路３０とを
具備し、Ｎトップ型入力段演算増幅回路およびＰトップ
型入力段演算増幅回路は、一対の入力ノードに入力電圧
が供給され、残りの一対の入力ノードに互いに他方の入
力段演算増幅回路の出力電圧が供給されることを特徴と
する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に内蔵
される演算増幅回路に係り、特に入力電圧が接地電位か
ら電源電位までの範囲で動作可能なレール・ツー・レー
ル型の演算増幅回路の改良に関する。
される演算増幅回路に係り、特に入力電圧が接地電位か
ら電源電位までの範囲で動作可能なレール・ツー・レー
ル型の演算増幅回路の改良に関する。
【０００２】
【従来の技術】集積回路に内蔵される演算増幅回路は、
様々の回路形式が提案されている。ＣＭＯＳ ＦＥＴ
（相補性絶縁ゲート型電界効果トランジスタ）を用いた
演算増幅回路の分野では、入力電圧がＰチャネルトラン
ジスタ（ＰＭＯＳトランジスタ）のゲートに入力する回
路形式のものをＰトップ型演算増幅回路と称し、入力電
圧がＮチャネルトランジスタ（ＮＭＯＳトランジスタ）
のゲートに入力する回路形式のものをＮトップ型演算増
幅回路と称する。
様々の回路形式が提案されている。ＣＭＯＳ ＦＥＴ
（相補性絶縁ゲート型電界効果トランジスタ）を用いた
演算増幅回路の分野では、入力電圧がＰチャネルトラン
ジスタ（ＰＭＯＳトランジスタ）のゲートに入力する回
路形式のものをＰトップ型演算増幅回路と称し、入力電
圧がＮチャネルトランジスタ（ＮＭＯＳトランジスタ）
のゲートに入力する回路形式のものをＮトップ型演算増
幅回路と称する。
【０００３】図７は、Ｐトップ型演算増幅回路７０の従
来例を示している。このＰトップ型演算増幅回路７０
は、電流源回路７１と、この電流源回路７１により動作
電流が設定され、それぞれのゲートに対応して反転入力
ノードＡおよび非反転入力ノードＢから入力電圧が入力
する差動対をなす第１、第２のＰＭＯＳトランジスタＰ
１、Ｐ２と、この第１、第２のＰＭＯＳトランジスタの
負荷として接続されたＮＭＯＳカレントミラー回路７２
と、上記第２のＰＭＯＳトランジスタＰ２のドレイン出
力が入力するＮＭＯＳインバータ回路７３とからなる。
なお、Ｃは容量、Ｖccは電源電位、Ｖssは接地電位、Ｉ
Ｎ（＋）およびＩＮ（−）は同相の差動入力電圧、ＯＵ
Ｔは出力電圧である。
来例を示している。このＰトップ型演算増幅回路７０
は、電流源回路７１と、この電流源回路７１により動作
電流が設定され、それぞれのゲートに対応して反転入力
ノードＡおよび非反転入力ノードＢから入力電圧が入力
する差動対をなす第１、第２のＰＭＯＳトランジスタＰ
１、Ｐ２と、この第１、第２のＰＭＯＳトランジスタの
負荷として接続されたＮＭＯＳカレントミラー回路７２
と、上記第２のＰＭＯＳトランジスタＰ２のドレイン出
力が入力するＮＭＯＳインバータ回路７３とからなる。
なお、Ｃは容量、Ｖccは電源電位、Ｖssは接地電位、Ｉ
Ｎ（＋）およびＩＮ（−）は同相の差動入力電圧、ＯＵ
Ｔは出力電圧である。
【０００４】上記Ｐトップ型演算増幅回路７０の入力電
圧範囲は、入力端子にゲートが接続されているＰチャネ
ルトランジスタＰ１、Ｐ２がオンの時であり、入力電圧
がＶcc−｜Ｖthp ｜（Ｖthp はＰチャネルトランジスタ
の閾値電圧）以下でしか動作しない。換言すれば、入力
電圧がＶcc付近（Ｖcc〜Ｖcc−｜Ｖthp ｜）では、Ｐチ
ャネルトランジスタＰ１、Ｐ２がオフ状態になるので、
動作が不可能になる。
圧範囲は、入力端子にゲートが接続されているＰチャネ
ルトランジスタＰ１、Ｐ２がオンの時であり、入力電圧
がＶcc−｜Ｖthp ｜（Ｖthp はＰチャネルトランジスタ
の閾値電圧）以下でしか動作しない。換言すれば、入力
電圧がＶcc付近（Ｖcc〜Ｖcc−｜Ｖthp ｜）では、Ｐチ
ャネルトランジスタＰ１、Ｐ２がオフ状態になるので、
動作が不可能になる。
【０００５】図８は、Ｎトップ型演算増幅回路８０の従
来例を示している。このＮトップ型演算増幅回路８０
は、電流源回路８１と、この電流源回路８１により動作
電流が設定され、それぞれのゲートに対応して反転入力
ノードＡおよび非反転入力ノードＢから入力電圧が入力
する差動対をなす第１、第２のＮＭＯＳトランジスタＮ
１、Ｎ２と、この第１、第２のＰＭＯＳトランジスタの
負荷として接続されたＮＭＯＳカレントミラー回路８２
と、上記第２のＮＭＯＳトランジスタＮ２のドレイン出
力が入力するＰＭＯＳインバータ回路８３とからなる。
なお、Ｃは容量、Ｖccは電源電位、Ｖssは接地電位、Ｉ
Ｎ（＋）およびＩＮ（−）は同相の差動入力電圧、ＯＵ
Ｔは出力電圧である。
来例を示している。このＮトップ型演算増幅回路８０
は、電流源回路８１と、この電流源回路８１により動作
電流が設定され、それぞれのゲートに対応して反転入力
ノードＡおよび非反転入力ノードＢから入力電圧が入力
する差動対をなす第１、第２のＮＭＯＳトランジスタＮ
１、Ｎ２と、この第１、第２のＰＭＯＳトランジスタの
負荷として接続されたＮＭＯＳカレントミラー回路８２
と、上記第２のＮＭＯＳトランジスタＮ２のドレイン出
力が入力するＰＭＯＳインバータ回路８３とからなる。
なお、Ｃは容量、Ｖccは電源電位、Ｖssは接地電位、Ｉ
Ｎ（＋）およびＩＮ（−）は同相の差動入力電圧、ＯＵ
Ｔは出力電圧である。
【０００６】上記Ｎトップ型演算増幅回路８０の入力電
圧範囲は、入力端子にゲートが接続されているＮチャネ
ルトランジスタＮ１、Ｎ２がオンの時であり、入力電圧
がＮチャネルトランジスタの閾値電圧Ｖthn 以上でしか
動作しない。換言すれば、入力電圧がＶss付近（Ｖss〜
Ｖss＋Ｖthn ）では、ＮチャネルトランジスタＮ１、Ｎ
２がオフ状態になるので、動作が不可能になる。
圧範囲は、入力端子にゲートが接続されているＮチャネ
ルトランジスタＮ１、Ｎ２がオンの時であり、入力電圧
がＮチャネルトランジスタの閾値電圧Ｖthn 以上でしか
動作しない。換言すれば、入力電圧がＶss付近（Ｖss〜
Ｖss＋Ｖthn ）では、ＮチャネルトランジスタＮ１、Ｎ
２がオフ状態になるので、動作が不可能になる。
【０００７】つまり、上記したような従来のＰトップ型
演算増幅回路あるいはＮトップ型演算増幅回路は、動作
が不可能な入力電圧範囲が広く存在し、この動作が不可
能な入力電圧範囲は動作電源電圧を低くしても狭くなら
ないので、低電圧動作には不適である。
演算増幅回路あるいはＮトップ型演算増幅回路は、動作
が不可能な入力電圧範囲が広く存在し、この動作が不可
能な入力電圧範囲は動作電源電圧を低くしても狭くなら
ないので、低電圧動作には不適である。
【０００８】このような欠点を改善するものとして、入
力電圧がＶss付近からＶcc付近までの範囲で動作可能な
演算増幅回路として、Ｐトップ型演算増幅回路とＮトッ
プ型演算増幅回路とを組み合わせたレール・ツー・レー
ル型の演算増幅回路（Rail-to-Rail Op Amp.）がいくつ
か提案されている。
力電圧がＶss付近からＶcc付近までの範囲で動作可能な
演算増幅回路として、Ｐトップ型演算増幅回路とＮトッ
プ型演算増幅回路とを組み合わせたレール・ツー・レー
ル型の演算増幅回路（Rail-to-Rail Op Amp.）がいくつ
か提案されている。
【０００９】図９は、従来のレール・ツー・レール型演
算増幅回路の基本構成を示す。ここで、８０は入力段の
Ｎトップ型演算増幅回路、７０は入力段のＰトップ型演
算増幅回路である。９０は上記Ｎトップ型演算増幅回路
８０の反転出力およびＰトップ型演算増幅回路７０の非
反転出力が入力する出力段増幅回路であり、その出力が
レール・ツー・レール型演算増幅回路の出力となる。上
記Ｎトップ型演算増幅回路８０の反転入力ノードおよび
Ｐトップ型演算増幅回路７０の非反転入力ノードは、レ
ール・ツー・レール型演算増幅回路の反転入力ノードＡ
に共通に接続されている。また、上記Ｎトップ型演算増
幅回路８０の非反転入力ノードおよびＰトップ型演算増
幅回路７０の反転入力ノードは、レール・ツー・レール
型演算増幅回路の非反転入力ノードＢに共通に接続され
ている。
算増幅回路の基本構成を示す。ここで、８０は入力段の
Ｎトップ型演算増幅回路、７０は入力段のＰトップ型演
算増幅回路である。９０は上記Ｎトップ型演算増幅回路
８０の反転出力およびＰトップ型演算増幅回路７０の非
反転出力が入力する出力段増幅回路であり、その出力が
レール・ツー・レール型演算増幅回路の出力となる。上
記Ｎトップ型演算増幅回路８０の反転入力ノードおよび
Ｐトップ型演算増幅回路７０の非反転入力ノードは、レ
ール・ツー・レール型演算増幅回路の反転入力ノードＡ
に共通に接続されている。また、上記Ｎトップ型演算増
幅回路８０の非反転入力ノードおよびＰトップ型演算増
幅回路７０の反転入力ノードは、レール・ツー・レール
型演算増幅回路の非反転入力ノードＢに共通に接続され
ている。
【００１０】上記構成のレール・ツー・レール型演算増
幅回路において、入力電圧がＶss付近では、Ｎチャネル
トランジスタＮ１、Ｎ２がオフ状態になるので、Ｎトッ
プ型演算増幅回路８０の出力ノードの電位ＶＮが不安定
になり（一意に定まらなくなり）、出力段増幅回路９０
の電流が一意に定まらなくなる（電流が多過ぎたり少な
過ぎたりする）。
幅回路において、入力電圧がＶss付近では、Ｎチャネル
トランジスタＮ１、Ｎ２がオフ状態になるので、Ｎトッ
プ型演算増幅回路８０の出力ノードの電位ＶＮが不安定
になり（一意に定まらなくなり）、出力段増幅回路９０
の電流が一意に定まらなくなる（電流が多過ぎたり少な
過ぎたりする）。
【００１１】また、入力電圧がＶcc付近では、Ｐチャネ
ルトランジスタＰ１、Ｐ２がオフ状態になるので、Ｐト
ップ型演算増幅回路７０の出力ノードの電位ＶＰが不安
定になり（一意に定まらなくなり）、やはり、出力段増
幅回路９０の電流が一意に定まらなくなる。
ルトランジスタＰ１、Ｐ２がオフ状態になるので、Ｐト
ップ型演算増幅回路７０の出力ノードの電位ＶＰが不安
定になり（一意に定まらなくなり）、やはり、出力段増
幅回路９０の電流が一意に定まらなくなる。
【００１２】上記したような従来のレール・ツー・レー
ル型演算増幅回路は、使用素子数が比較的多く、構成が
比較的複雑であり、出力電流を取り出すような応用には
あまり向かない。
ル型演算増幅回路は、使用素子数が比較的多く、構成が
比較的複雑であり、出力電流を取り出すような応用には
あまり向かない。
【００１３】
【発明が解決しようとする課題】上記したように従来の
レール・ツー・レール型演算増幅回路は、使用素子数が
比較的多く、構成が比較的複雑であり、出力電流を取り
出すような応用にはあまり向かないという問題があっ
た。
レール・ツー・レール型演算増幅回路は、使用素子数が
比較的多く、構成が比較的複雑であり、出力電流を取り
出すような応用にはあまり向かないという問題があっ
た。
【００１４】本発明は上記の問題点を解決すべくなされ
たもので、入出力電圧が接地電位付近から電源電圧電位
付近まで動作することができ、しかも、比較的少ない素
子数により簡単に構成でき、出力電流を取り出すような
応用にも好適なレール・ツー・レール型演算増幅回路を
提供することを目的とする。
たもので、入出力電圧が接地電位付近から電源電圧電位
付近まで動作することができ、しかも、比較的少ない素
子数により簡単に構成でき、出力電流を取り出すような
応用にも好適なレール・ツー・レール型演算増幅回路を
提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明のレール・ツー・
レール型演算増幅回路は、入力電圧が供給される演算増
幅回路反転入力ノードおよび演算増幅回路非反転入力ノ
ードと、第１、第２の非反転入力ノードおよび第１、第
２の反転入力ノードならびに１つの非反転出力ノードお
よび１つの反転出力ノードを有し、上記第１の反転入力
ノードが前記演算増幅回路反転入力ノードに接続され、
上記第１の非反転入力ノードが前記演算増幅回路非反転
入力ノードに接続されたＮトップ型入力段演算増幅回路
と、同じく第１、第２の非反転入力ノードおよび第１、
第２の反転入力ノードならびに１つの非反転出力ノード
および１つの反転出力ノードを有し、上記第１の反転入
力ノードが前記演算増幅回路非反転入力ノードに接続さ
れ、前記第１の非反転入力ノードが前記演算増幅回路反
転入力ノードに接続され、前記反転出力ノードが前記Ｎ
トップ型入力段演算増幅回路の第２の非反転入力ノード
に接続され、前記非反転出力ノードが前記Ｎトップ型入
力段演算増幅回路の第２の反転入力ノードに接続され、
前記第２の反転入力ノードが前記Ｎトップ型入力段演算
増幅回路の非反転出力ノードに接続され、前記第２の非
反転入力ノードが前記Ｎトップ型入力段演算増幅回路の
反転出力ノードに接続されたＰトップ型入力段演算増幅
回路と、前記Ｎトップ型入力段演算増幅回路の反転出力
および前記Ｐトップ型入力段演算増幅回路の非反転出力
が入力する出力段増幅回路とを具備することを特徴とす
る。
レール型演算増幅回路は、入力電圧が供給される演算増
幅回路反転入力ノードおよび演算増幅回路非反転入力ノ
ードと、第１、第２の非反転入力ノードおよび第１、第
２の反転入力ノードならびに１つの非反転出力ノードお
よび１つの反転出力ノードを有し、上記第１の反転入力
ノードが前記演算増幅回路反転入力ノードに接続され、
上記第１の非反転入力ノードが前記演算増幅回路非反転
入力ノードに接続されたＮトップ型入力段演算増幅回路
と、同じく第１、第２の非反転入力ノードおよび第１、
第２の反転入力ノードならびに１つの非反転出力ノード
および１つの反転出力ノードを有し、上記第１の反転入
力ノードが前記演算増幅回路非反転入力ノードに接続さ
れ、前記第１の非反転入力ノードが前記演算増幅回路反
転入力ノードに接続され、前記反転出力ノードが前記Ｎ
トップ型入力段演算増幅回路の第２の非反転入力ノード
に接続され、前記非反転出力ノードが前記Ｎトップ型入
力段演算増幅回路の第２の反転入力ノードに接続され、
前記第２の反転入力ノードが前記Ｎトップ型入力段演算
増幅回路の非反転出力ノードに接続され、前記第２の非
反転入力ノードが前記Ｎトップ型入力段演算増幅回路の
反転出力ノードに接続されたＰトップ型入力段演算増幅
回路と、前記Ｎトップ型入力段演算増幅回路の反転出力
および前記Ｐトップ型入力段演算増幅回路の非反転出力
が入力する出力段増幅回路とを具備することを特徴とす
る。
【００１６】
【作用】入力信号電圧のレベルがＮトップ型演算増幅回
路の動作範囲内ではないがＰトップ型演算増幅回路の動
作範囲内である場合には、Ｎトップ型演算増幅回路の第
１の非反転入力ノードおよび第１の反転入力ノードにゲ
ートが接続されているＮＭＯＳトランジスタはオフにな
る。しかし、この場合、Ｐトップ型演算増幅回路は動作
し、このＰトップ型演算増幅回路からの入力によりＮト
ップ型演算増幅回路の第２の非反転入力ノードおよび第
２の反転入力ノードにゲートが接続されているＮＭＯＳ
トランジスタが動作するので、Ｎトップ型演算増幅回路
も動作する。これにより、Ｎトップ型演算増幅回路の出
力動作点が安定（一意）に決まり、出力段増幅回路の電
流が一意に定まるので、出力電流の大きさを適正に設定
することが可能になる。
路の動作範囲内ではないがＰトップ型演算増幅回路の動
作範囲内である場合には、Ｎトップ型演算増幅回路の第
１の非反転入力ノードおよび第１の反転入力ノードにゲ
ートが接続されているＮＭＯＳトランジスタはオフにな
る。しかし、この場合、Ｐトップ型演算増幅回路は動作
し、このＰトップ型演算増幅回路からの入力によりＮト
ップ型演算増幅回路の第２の非反転入力ノードおよび第
２の反転入力ノードにゲートが接続されているＮＭＯＳ
トランジスタが動作するので、Ｎトップ型演算増幅回路
も動作する。これにより、Ｎトップ型演算増幅回路の出
力動作点が安定（一意）に決まり、出力段増幅回路の電
流が一意に定まるので、出力電流の大きさを適正に設定
することが可能になる。
【００１７】これに対して、入力信号電圧のレベルがＰ
トップ型演算増幅回路の動作範囲内ではないがＮトップ
型演算増幅回路の動作範囲内である場合には、Ｐトップ
型演算増幅回路の第１の非反転入力ノードおよび第１の
反転入力ノードにゲートが接続されているＰＭＯＳトラ
ンジスタはオフになる。しかし、この場合、Ｎトップ型
演算増幅回路は動作し、このＮトップ型演算増幅回路か
らの入力によりＰトップ型演算増幅回路の第２の非反転
入力ノードおよび第２の反転入力ノードにゲートが接続
されているＰＭＯＳトランジスタが動作するので、Ｐト
ップ型演算増幅回路も動作する。これにより、Ｐトップ
型演算増幅回路の出力動作点が安定に決まり、出力段増
幅回路の電流が一意に定まるので、出力電流の大きさを
適正に設定することが可能になる。
トップ型演算増幅回路の動作範囲内ではないがＮトップ
型演算増幅回路の動作範囲内である場合には、Ｐトップ
型演算増幅回路の第１の非反転入力ノードおよび第１の
反転入力ノードにゲートが接続されているＰＭＯＳトラ
ンジスタはオフになる。しかし、この場合、Ｎトップ型
演算増幅回路は動作し、このＮトップ型演算増幅回路か
らの入力によりＰトップ型演算増幅回路の第２の非反転
入力ノードおよび第２の反転入力ノードにゲートが接続
されているＰＭＯＳトランジスタが動作するので、Ｐト
ップ型演算増幅回路も動作する。これにより、Ｐトップ
型演算増幅回路の出力動作点が安定に決まり、出力段増
幅回路の電流が一意に定まるので、出力電流の大きさを
適正に設定することが可能になる。
【００１８】そして、入力信号電圧のレベルがＮトップ
型演算増幅回路の動作範囲内であると共にＰトップ型演
算増幅回路の動作範囲内である場合には、Ｎトップ型演
算増幅回路およびＰトップ型演算増幅回路がそれぞれ入
力信号電圧に対して動作する。この場合、Ｎトップ型演
算増幅回路の第２の非反転入力ノードおよび第２の反転
入力ノードにゲートが接続されているＮＭＯＳトランジ
スタはＮトップ型演算増幅回路の出力動作点を決めるよ
うに動作し、Ｐトップ型演算増幅回路の第２の非反転入
力ノードおよび第２の反転入力ノードにゲートが接続さ
れているＰＭＯＳトランジスタはＰトップ型演算増幅回
路の出力動作点を決めるように動作する。
型演算増幅回路の動作範囲内であると共にＰトップ型演
算増幅回路の動作範囲内である場合には、Ｎトップ型演
算増幅回路およびＰトップ型演算増幅回路がそれぞれ入
力信号電圧に対して動作する。この場合、Ｎトップ型演
算増幅回路の第２の非反転入力ノードおよび第２の反転
入力ノードにゲートが接続されているＮＭＯＳトランジ
スタはＮトップ型演算増幅回路の出力動作点を決めるよ
うに動作し、Ｐトップ型演算増幅回路の第２の非反転入
力ノードおよび第２の反転入力ノードにゲートが接続さ
れているＰＭＯＳトランジスタはＰトップ型演算増幅回
路の出力動作点を決めるように動作する。
【００１９】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明のレール・ツー・レール型
演算増幅回路の基本構成を示すブロック図である。
に説明する。図１は、本発明のレール・ツー・レール型
演算増幅回路の基本構成を示すブロック図である。
【００２０】入力段のＮトップ型演算増幅回路１０は、
２個（第１、第２）の非反転入力ノードおよび２個（第
１、第２）の反転入力ノードならびに１つの非反転出力
ノードおよび１つの反転出力ノードを有する。
２個（第１、第２）の非反転入力ノードおよび２個（第
１、第２）の反転入力ノードならびに１つの非反転出力
ノードおよび１つの反転出力ノードを有する。
【００２１】入力段のＰトップ型演算増幅回路２０も、
２個（第１、第２）の非反転入力ノードおよび２個（第
１、第２）の反転入力ノードならびに１つの非反転出力
ノードおよび１つの反転出力ノードを有する。
２個（第１、第２）の非反転入力ノードおよび２個（第
１、第２）の反転入力ノードならびに１つの非反転出力
ノードおよび１つの反転出力ノードを有する。
【００２２】前記Ｎトップ型演算増幅回路１０の第１の
非反転入力ノードおよび前記Ｐトップ型演算増幅回路２
０の第１の反転入力ノードは、演算増幅回路非反転入力
ノードＢに共通に接続されている。
非反転入力ノードおよび前記Ｐトップ型演算増幅回路２
０の第１の反転入力ノードは、演算増幅回路非反転入力
ノードＢに共通に接続されている。
【００２３】前記Ｎトップ型演算増幅回路１０の第１の
反転入力ノードおよび前記Ｐトップ型演算増幅回路２０
の第１の非反転入力ノードは、演算増幅回路反転入力ノ
ードＡに共通に接続されている。
反転入力ノードおよび前記Ｐトップ型演算増幅回路２０
の第１の非反転入力ノードは、演算増幅回路反転入力ノ
ードＡに共通に接続されている。
【００２４】前記Ｎトップ型演算増幅回路１０の第２の
非反転入力ノードおよび前記Ｐトップ型演算増幅回路２
０の反転出力ノードは、第１の配線１１により接続され
ている。
非反転入力ノードおよび前記Ｐトップ型演算増幅回路２
０の反転出力ノードは、第１の配線１１により接続され
ている。
【００２５】前記Ｎトップ型演算増幅回路１０の第２の
反転入力ノードおよび前記Ｐトップ型演算増幅回路２０
の非反転出力ノードは、第２の配線１２により接続され
ている。
反転入力ノードおよび前記Ｐトップ型演算増幅回路２０
の非反転出力ノードは、第２の配線１２により接続され
ている。
【００２６】前記Ｐトップ型演算増幅回路２０の第２の
非反転入力ノードおよび前記Ｎトップ型演算増幅回路１
０の反転出力ノードは、第３の配線１３により接続され
ている。
非反転入力ノードおよび前記Ｎトップ型演算増幅回路１
０の反転出力ノードは、第３の配線１３により接続され
ている。
【００２７】前記Ｐトップ型演算増幅回路２０の第２の
反転入力ノードおよび前記Ｎトップ型演算増幅回路１０
の非反転出力ノードは、第４の配線１４により接続され
ている。
反転入力ノードおよび前記Ｎトップ型演算増幅回路１０
の非反転出力ノードは、第４の配線１４により接続され
ている。
【００２８】前記Ｎトップ型演算増幅回路１０の反転出
力および前記Ｐトップ型演算増幅回路２０の非反転出力
は、出力段増幅回路３０に入力し、この出力段増幅回路
３０の出力がレール・ツー・レール型演算増幅回路の出
力となる。
力および前記Ｐトップ型演算増幅回路２０の非反転出力
は、出力段増幅回路３０に入力し、この出力段増幅回路
３０の出力がレール・ツー・レール型演算増幅回路の出
力となる。
【００２９】図２は、図１のレール・ツー・レール型演
算増幅回路の一具体例を示す回路図である。ここで、Ｖ
ccは電源電位、Ｖssは接地電位、ＩＮ（＋）およびＩＮ
（−）は入力電圧、ＯＵＴは出力電圧、Ｐ１〜Ｐ７はＰ
ＭＯＳトランジスタ、Ｎ１〜Ｎ７はＮＭＯＳトランジス
タ、Ｃは容量である。
算増幅回路の一具体例を示す回路図である。ここで、Ｖ
ccは電源電位、Ｖssは接地電位、ＩＮ（＋）およびＩＮ
（−）は入力電圧、ＯＵＴは出力電圧、Ｐ１〜Ｐ７はＰ
ＭＯＳトランジスタ、Ｎ１〜Ｎ７はＮＭＯＳトランジス
タ、Ｃは容量である。
【００３０】即ち、前記Ｎトップ型演算増幅回路１０
は、電流源回路１１と、この電流源回路により動作電流
が設定され、それぞれのゲートに対応して前記反転入力
ノードＡおよび非反転入力ノードＢから入力電圧が入力
する差動対をなす第１のＮＭＯＳトランジスタＮ１およ
び第２のＮＭＯＳトランジスタＮ２と、これらのＮＭＯ
Ｓトランジスタの負荷として接続されたＰＭＯＳトラン
ジスタＰ５、Ｐ６からなるＰＭＯＳカレントミラー回路
１２と、上記第１のＮＭＯＳトランジスタＮ１に並列に
接続され、前記Ｐトップ型演算増幅回路２０の非反転出
力が入力する第３のＮＭＯＳトランジスタＮ３と、上記
第２のＮＭＯＳトランジスタＮ２に並列に接続され、前
記Ｐトップ型演算増幅回路２０の反転出力が入力する第
４のＮＭＯＳトランジスタＮ４とを具備する。
は、電流源回路１１と、この電流源回路により動作電流
が設定され、それぞれのゲートに対応して前記反転入力
ノードＡおよび非反転入力ノードＢから入力電圧が入力
する差動対をなす第１のＮＭＯＳトランジスタＮ１およ
び第２のＮＭＯＳトランジスタＮ２と、これらのＮＭＯ
Ｓトランジスタの負荷として接続されたＰＭＯＳトラン
ジスタＰ５、Ｐ６からなるＰＭＯＳカレントミラー回路
１２と、上記第１のＮＭＯＳトランジスタＮ１に並列に
接続され、前記Ｐトップ型演算増幅回路２０の非反転出
力が入力する第３のＮＭＯＳトランジスタＮ３と、上記
第２のＮＭＯＳトランジスタＮ２に並列に接続され、前
記Ｐトップ型演算増幅回路２０の反転出力が入力する第
４のＮＭＯＳトランジスタＮ４とを具備する。
【００３１】前記Ｐトップ型演算増幅回路２０は、電流
源回路２１と、この電流源回路により動作電流が設定さ
れ、それぞれのゲートに対応して前記反転入力ノードＡ
および非反転入力ノードＢから入力電圧が入力する差動
対をなす第１のＰＭＯＳトランジスタＰ１および第２の
ＰＭＯＳトランジスタＰ２と、これらのＰＭＯＳトラン
ジスタの負荷として接続されたＮＭＯＳトランジスタＮ
５、Ｎ６からなるＮＭＯＳカレントミラー回路２２と、
上記第１のＰＭＯＳトランジスタＰ１に並列に接続さ
れ、前記Ｎトップ型演算増幅回路１０の非反転出力が入
力する第３のＰＭＯＳトランジスタＰ３と、上記第２の
ＰＭＯＳトランジスタＰ２に並列に接続され、前記Ｎト
ップ型演算増幅回路１０の反転出力が入力する第４のＰ
ＭＯＳトランジスタＰ４とを具備する。
源回路２１と、この電流源回路により動作電流が設定さ
れ、それぞれのゲートに対応して前記反転入力ノードＡ
および非反転入力ノードＢから入力電圧が入力する差動
対をなす第１のＰＭＯＳトランジスタＰ１および第２の
ＰＭＯＳトランジスタＰ２と、これらのＰＭＯＳトラン
ジスタの負荷として接続されたＮＭＯＳトランジスタＮ
５、Ｎ６からなるＮＭＯＳカレントミラー回路２２と、
上記第１のＰＭＯＳトランジスタＰ１に並列に接続さ
れ、前記Ｎトップ型演算増幅回路１０の非反転出力が入
力する第３のＰＭＯＳトランジスタＰ３と、上記第２の
ＰＭＯＳトランジスタＰ２に並列に接続され、前記Ｎト
ップ型演算増幅回路１０の反転出力が入力する第４のＰ
ＭＯＳトランジスタＰ４とを具備する。
【００３２】前記出力段増幅回路３０は、Ｖccノードと
出力ノード３１との間にソース・ドレイン・ソース間が
挿入接続され、ゲートに前記Ｎトップ型演算増幅回路１
０の反転出力ノードが接続されたＰＭＯＳトランジスタ
Ｐ７と、上記出力ノード３１とＶssノードとの間にドレ
イン・ソース間が挿入接続され、ゲートが前記Ｐトップ
型演算増幅回路２０の非反転出力ノードが接続されたＮ
ＭＯＳトランジスタＮ７と、上記出力ノード３１と上記
ＰＭＯＳトランジスタＰ７のゲートおよびＮＭＯＳトラ
ンジスタＮ７のゲートとの間にそれぞれ接続された位相
補償用の容量Ｃを有する。
出力ノード３１との間にソース・ドレイン・ソース間が
挿入接続され、ゲートに前記Ｎトップ型演算増幅回路１
０の反転出力ノードが接続されたＰＭＯＳトランジスタ
Ｐ７と、上記出力ノード３１とＶssノードとの間にドレ
イン・ソース間が挿入接続され、ゲートが前記Ｐトップ
型演算増幅回路２０の非反転出力ノードが接続されたＮ
ＭＯＳトランジスタＮ７と、上記出力ノード３１と上記
ＰＭＯＳトランジスタＰ７のゲートおよびＮＭＯＳトラ
ンジスタＮ７のゲートとの間にそれぞれ接続された位相
補償用の容量Ｃを有する。
【００３３】上記構成のレール・ツー・レール型演算増
幅回路において、入力信号電圧のレベルがＶss〜Ｖss＋
Ｖthn （Ｖthn はＮチャネルトランジスタの閾値電圧）
の範囲内である場合（Ｎトップ型演算増幅回路の動作範
囲内ではないがＰトップ型演算増幅回路の動作範囲内で
ある場合）には、Ｎトップ型演算増幅回路１０のＮＭＯ
ＳトランジスタＮ１、Ｎ２はオフになるが、Ｐトップ型
演算増幅回路２０は入力信号電圧のレベルが動作範囲内
であるので動作し、このＰトップ型演算増幅回路２０か
らの入力によりＮトップ型演算増幅回路１０のＮＭＯＳ
トランジスタＮ３、Ｎ４が動作するので、Ｎトップ型演
算増幅回路１０も動作する。これにより、Ｎトップ型演
算増幅回路１０の出力ノードの電圧ＶＮ２が安定（一
意）に決まり、出力段増幅回路３０の動作点が安定に決
まり、その電流が一意に定まるので、出力電流の大きさ
を適正に設定することが可能になる。
幅回路において、入力信号電圧のレベルがＶss〜Ｖss＋
Ｖthn （Ｖthn はＮチャネルトランジスタの閾値電圧）
の範囲内である場合（Ｎトップ型演算増幅回路の動作範
囲内ではないがＰトップ型演算増幅回路の動作範囲内で
ある場合）には、Ｎトップ型演算増幅回路１０のＮＭＯ
ＳトランジスタＮ１、Ｎ２はオフになるが、Ｐトップ型
演算増幅回路２０は入力信号電圧のレベルが動作範囲内
であるので動作し、このＰトップ型演算増幅回路２０か
らの入力によりＮトップ型演算増幅回路１０のＮＭＯＳ
トランジスタＮ３、Ｎ４が動作するので、Ｎトップ型演
算増幅回路１０も動作する。これにより、Ｎトップ型演
算増幅回路１０の出力ノードの電圧ＶＮ２が安定（一
意）に決まり、出力段増幅回路３０の動作点が安定に決
まり、その電流が一意に定まるので、出力電流の大きさ
を適正に設定することが可能になる。
【００３４】これに対して、入力信号電圧のレベルがＶ
cc〜Ｖcc−｜Ｖthp ｜（Ｖthp はＰチャネルトランジス
タの閾値電圧）の範囲内である場合（Ｐトップ型演算増
幅回路の動作範囲内ではないがＮトップ型演算増幅回路
の動作範囲内である場合）には、Ｐトップ型演算増幅回
路２０のＰＭＯＳトランジスタＰ１、Ｐ２はオフになる
が、Ｎトップ型演算増幅回路１０は入力信号電圧のレベ
ルが動作範囲内であるので動作し、このＮトップ型演算
増幅回路１０からの入力によりＰトップ型演算増幅回路
２０のＰＭＯＳトランジスタＰ３、Ｐ４が動作するの
で、Ｐトップ型演算増幅回路２０も動作する。これによ
り、Ｐトップ型演算増幅回路２０の出力ノードの電圧Ｖ
Ｐ２が安定（一意）に決まり、出力段増幅回路３０の動
作点が安定に決まり、その電流が一意に定まるので、出
力電流の大きさを適正に設定することが可能になる。
cc〜Ｖcc−｜Ｖthp ｜（Ｖthp はＰチャネルトランジス
タの閾値電圧）の範囲内である場合（Ｐトップ型演算増
幅回路の動作範囲内ではないがＮトップ型演算増幅回路
の動作範囲内である場合）には、Ｐトップ型演算増幅回
路２０のＰＭＯＳトランジスタＰ１、Ｐ２はオフになる
が、Ｎトップ型演算増幅回路１０は入力信号電圧のレベ
ルが動作範囲内であるので動作し、このＮトップ型演算
増幅回路１０からの入力によりＰトップ型演算増幅回路
２０のＰＭＯＳトランジスタＰ３、Ｐ４が動作するの
で、Ｐトップ型演算増幅回路２０も動作する。これによ
り、Ｐトップ型演算増幅回路２０の出力ノードの電圧Ｖ
Ｐ２が安定（一意）に決まり、出力段増幅回路３０の動
作点が安定に決まり、その電流が一意に定まるので、出
力電流の大きさを適正に設定することが可能になる。
【００３５】そして、入力信号電圧のレベルが（Ｖss＋
Ｖthn ）〜（Ｖcc−｜Ｖthp ｜）の範囲内である場合
（Ｎトップ型演算増幅回路の動作範囲内であると共にＰ
トップ型演算増幅回路の動作範囲内である場合）には、
Ｎトップ型演算増幅回路１０およびＰトップ型演算増幅
回路２０がそれぞれ入力信号電圧に対して動作する。こ
の場合、Ｎトップ型演算増幅回路１０のＮＭＯＳトラン
ジスタＮ３、Ｎ４はＮトップ型演算増幅回路１０の出力
ノードの電圧ＶＮ２を決めるように動作し、Ｐトップ型
演算増幅回路２０のＰＭＯＳトランジスタＰ３、Ｐ４は
Ｐトップ型演算増幅回路２０の出力ノードの電圧ＶＰ２
を決めるように動作する。
Ｖthn ）〜（Ｖcc−｜Ｖthp ｜）の範囲内である場合
（Ｎトップ型演算増幅回路の動作範囲内であると共にＰ
トップ型演算増幅回路の動作範囲内である場合）には、
Ｎトップ型演算増幅回路１０およびＰトップ型演算増幅
回路２０がそれぞれ入力信号電圧に対して動作する。こ
の場合、Ｎトップ型演算増幅回路１０のＮＭＯＳトラン
ジスタＮ３、Ｎ４はＮトップ型演算増幅回路１０の出力
ノードの電圧ＶＮ２を決めるように動作し、Ｐトップ型
演算増幅回路２０のＰＭＯＳトランジスタＰ３、Ｐ４は
Ｐトップ型演算増幅回路２０の出力ノードの電圧ＶＰ２
を決めるように動作する。
【００３６】即ち、上記実施例のレール・ツー・レール
型演算増幅回路によれば、従来例のレール・ツー・レー
ル型演算増幅回路と比べて、使用素子数が少ないので、
製造上のコストダウンおよび歩留りの向上を図ることが
できる。
型演算増幅回路によれば、従来例のレール・ツー・レー
ル型演算増幅回路と比べて、使用素子数が少ないので、
製造上のコストダウンおよび歩留りの向上を図ることが
できる。
【００３７】しかも、出力段増幅回路３０は、ＰＭＯＳ
トランジスタＰ７およびＮＭＯＳトランジスタＮ７をそ
れぞれ１段づつしか使用していないので、出力電流を取
り易く、また、出力電圧も大きく取れるという利点があ
る。
トランジスタＰ７およびＮＭＯＳトランジスタＮ７をそ
れぞれ１段づつしか使用していないので、出力電流を取
り易く、また、出力電圧も大きく取れるという利点があ
る。
【００３８】また、上記実施例の演算増幅回路の集積回
路化に際しては、従来例のＰトップ型演算増幅回路ある
いはＮトップ型演算増幅回路の製造プロセスと比べて、
何ら新規なプロセスを必要としない。
路化に際しては、従来例のＰトップ型演算増幅回路ある
いはＮトップ型演算増幅回路の製造プロセスと比べて、
何ら新規なプロセスを必要としない。
【００３９】なお、上記第１実施例のレール・ツー・レ
ール型演算増幅回路において、Ｎトップ型演算増幅回路
１０の反転出力ノードの電圧ＶＮ２と非反転出力ノード
の電圧ＶＮ１とは同じ動作点になるので、第３のＮＭＯ
ＳトランジスタＮ３および第４のＮＭＯＳトランジスタ
Ｎ４の接続をＰＭＯＳカレントミラー回路１２に対して
あまり考慮することなく変更することが可能である。同
様に、Ｐトップ型演算増幅回路２０の非反転出力ノード
の電圧ＶＰ２と反転出力ノードの電圧ＶＰ１とは同じ動
作点になるので、第３のＰＭＯＳトランジスタＰ３およ
び第４のＰＭＯＳトランジスタＰ４の接続をＮＭＯＳカ
レントミラー回路２２に対してあまり考慮することなく
変更することが可能である。
ール型演算増幅回路において、Ｎトップ型演算増幅回路
１０の反転出力ノードの電圧ＶＮ２と非反転出力ノード
の電圧ＶＮ１とは同じ動作点になるので、第３のＮＭＯ
ＳトランジスタＮ３および第４のＮＭＯＳトランジスタ
Ｎ４の接続をＰＭＯＳカレントミラー回路１２に対して
あまり考慮することなく変更することが可能である。同
様に、Ｐトップ型演算増幅回路２０の非反転出力ノード
の電圧ＶＰ２と反転出力ノードの電圧ＶＰ１とは同じ動
作点になるので、第３のＰＭＯＳトランジスタＰ３およ
び第４のＰＭＯＳトランジスタＰ４の接続をＮＭＯＳカ
レントミラー回路２２に対してあまり考慮することなく
変更することが可能である。
【００４０】図３、図４は、それぞれ第３のＮＭＯＳト
ランジスタＮ３、第４のＮＭＯＳトランジスタＮ４、第
３のＰＭＯＳトランジスタＰ３および第４のＰＭＯＳト
ランジスタＰ４の接続位置を変更した例を示す。
ランジスタＮ３、第４のＮＭＯＳトランジスタＮ４、第
３のＰＭＯＳトランジスタＰ３および第４のＰＭＯＳト
ランジスタＰ４の接続位置を変更した例を示す。
【００４１】図３は、本発明の第２実施例に係るレール
・ツー・レール型演算増幅回路を示している。この演算
増幅回路は、図２を参照して前述したレール・ツー・レ
ール型演算増幅回路と比べて、次に述べる（ａ）、
（ｂ）点が異なり、その他は同じであるので図２中と同
一符号を付している。
・ツー・レール型演算増幅回路を示している。この演算
増幅回路は、図２を参照して前述したレール・ツー・レ
ール型演算増幅回路と比べて、次に述べる（ａ）、
（ｂ）点が異なり、その他は同じであるので図２中と同
一符号を付している。
【００４２】（ａ）Ｎトップ型演算増幅回路１０ａにお
いて、第３のＮＭＯＳトランジスタＮ３は、第１のＮＭ
ＯＳトランジスタＮ１のドレインと接地ノードとの間に
ドレイン・ソース間が接続されており、第４のＮＭＯＳ
トランジスタＮ４は、第２のＮＭＯＳトランジスタＮ２
のドレインと接地ノードとの間にドレイン・ソース間が
接続されている。
いて、第３のＮＭＯＳトランジスタＮ３は、第１のＮＭ
ＯＳトランジスタＮ１のドレインと接地ノードとの間に
ドレイン・ソース間が接続されており、第４のＮＭＯＳ
トランジスタＮ４は、第２のＮＭＯＳトランジスタＮ２
のドレインと接地ノードとの間にドレイン・ソース間が
接続されている。
【００４３】（ｂ）Ｐトップ型演算増幅回路２０ａにお
いて、第３のＰＭＯＳトランジスタＰ３は、電源ノード
と上記第１のＰＭＯＳトランジスタＰ１のドレインとの
間にソース・ドレイン間が接続されており、第４のＰＭ
ＯＳトランジスタＮ４は、電源ノードと第２のＰＭＯＳ
トランジスタＰ２のドレインとの間にソース・ドレイン
間が接続されている。
いて、第３のＰＭＯＳトランジスタＰ３は、電源ノード
と上記第１のＰＭＯＳトランジスタＰ１のドレインとの
間にソース・ドレイン間が接続されており、第４のＰＭ
ＯＳトランジスタＮ４は、電源ノードと第２のＰＭＯＳ
トランジスタＰ２のドレインとの間にソース・ドレイン
間が接続されている。
【００４４】上記第２実施例のレール・ツー・レール型
演算増幅回路によれば、基本的には前記第１実施例のレ
ール・ツー・レール型演算増幅回路と同様の動作を行
う。図４は、本発明の第３実施例に係るレール・ツー・
レール型演算増幅回路を示している。
演算増幅回路によれば、基本的には前記第１実施例のレ
ール・ツー・レール型演算増幅回路と同様の動作を行
う。図４は、本発明の第３実施例に係るレール・ツー・
レール型演算増幅回路を示している。
【００４５】この演算増幅回路は、図２を参照して前述
した演算増幅回路と比べて、次に述べる（ａ）、（ｂ）
点が異なり、その他は同じであるので図２中と同一符号
を付している。
した演算増幅回路と比べて、次に述べる（ａ）、（ｂ）
点が異なり、その他は同じであるので図２中と同一符号
を付している。
【００４６】（ａ）Ｎトップ型演算増幅回路１０ｂにお
いて、第３のＮＭＯＳトランジスタＮ３のソースおよび
第４のＮＭＯＳトランジスタＮ４のソースが第１のＮＭ
ＯＳトランジスタＮ１のソースおよび第２のＮＭＯＳト
ランジスタＮ２のソースとは別に共通に接続され、この
共通接続点と接地ノードとの間に新たに電流源回路１３
が付加接続されている。
いて、第３のＮＭＯＳトランジスタＮ３のソースおよび
第４のＮＭＯＳトランジスタＮ４のソースが第１のＮＭ
ＯＳトランジスタＮ１のソースおよび第２のＮＭＯＳト
ランジスタＮ２のソースとは別に共通に接続され、この
共通接続点と接地ノードとの間に新たに電流源回路１３
が付加接続されている。
【００４７】（ｂ）Ｐトップ型演算増幅回路２０ｂにお
いて、第３のＰＭＯＳトランジスタＰ３のソースおよび
第４のＰＭＯＳトランジスタＰ４のソースが第１のＰＭ
ＯＳトランジスタＰ１のソースおよび第２のＰＭＯＳト
ランジスタＰ２のソースとは別に共通に接続され、電源
ノードと上記共通接続点との間に新たに電流源回路２３
が付加接続されている。
いて、第３のＰＭＯＳトランジスタＰ３のソースおよび
第４のＰＭＯＳトランジスタＰ４のソースが第１のＰＭ
ＯＳトランジスタＰ１のソースおよび第２のＰＭＯＳト
ランジスタＰ２のソースとは別に共通に接続され、電源
ノードと上記共通接続点との間に新たに電流源回路２３
が付加接続されている。
【００４８】上記第３実施例の演算増幅回路によれば、
基本的には前記第１実施例のレール・ツー・レール型演
算増幅回路と同様の動作を行う。しかも、入力ノード
Ａ、Ｂからの入力電圧が入力するトランジスタの電流源
回路１１、２１と、他の演算増幅回路からの制御入力が
入力するトランジスタの電流源回路１３、２３とを分離
しているので、それぞれの入力に対する利得を最適に設
定することが可能になる。
基本的には前記第１実施例のレール・ツー・レール型演
算増幅回路と同様の動作を行う。しかも、入力ノード
Ａ、Ｂからの入力電圧が入力するトランジスタの電流源
回路１１、２１と、他の演算増幅回路からの制御入力が
入力するトランジスタの電流源回路１３、２３とを分離
しているので、それぞれの入力に対する利得を最適に設
定することが可能になる。
【００４９】なお、上記各実施例では、シングル出力形
式の演算増幅回路を示したが、本発明は、全差動出力形
式の演算増幅回路にも適用することが可能であり、その
一例を図５に示す。
式の演算増幅回路を示したが、本発明は、全差動出力形
式の演算増幅回路にも適用することが可能であり、その
一例を図５に示す。
【００５０】図５は、本発明の第４実施例に係るレール
・ツー・レール型演算増幅回路を示している。この演算
増幅回路は、図２を参照して前述した演算増幅回路に対
して、Ｎトップ型演算増幅回路１０の非反転出力ノード
の電圧ＶＮ１とＰトップ型演算増幅回路２０の反転出力
ノードの電圧ＶＰ１とが入力する出力増幅回路４０が付
加されることにより全差動出力化されたものであり、図
２中と同一部分には同一符号を付している。
・ツー・レール型演算増幅回路を示している。この演算
増幅回路は、図２を参照して前述した演算増幅回路に対
して、Ｎトップ型演算増幅回路１０の非反転出力ノード
の電圧ＶＮ１とＰトップ型演算増幅回路２０の反転出力
ノードの電圧ＶＰ１とが入力する出力増幅回路４０が付
加されることにより全差動出力化されたものであり、図
２中と同一部分には同一符号を付している。
【００５１】また、上記各実施例では、出力増幅回路３
０としてＰＭＯＳトランジスタＰ７、ＮＭＯＳトランジ
スタＮ７がそれぞれ１段からなるプッシュプル回路を示
したが、これに限らず、様々なプッシュプル構成を採用
することが可能であり、その一例を図６に示す。
０としてＰＭＯＳトランジスタＰ７、ＮＭＯＳトランジ
スタＮ７がそれぞれ１段からなるプッシュプル回路を示
したが、これに限らず、様々なプッシュプル構成を採用
することが可能であり、その一例を図６に示す。
【００５２】図６は、本発明の第５実施例に係るレール
・ツー・レール型演算増幅回路を示している。この演算
増幅回路は、図１を参照して前述した演算増幅回路と比
べて、出力増幅回路３０ａにおいて、ゲートにバイアス
電位ＶB2が与えられたＰＭＯＳトランジスタＰ８がＰＭ
ＯＳトランジスタＰ７と出力ノード３１との間に挿入さ
れ、ゲートにバイアス電位ＶB1が与えられたＮＭＯＳト
ランジスタＮ８が出力ノード３１とＮＭＯＳトランジス
タＮ７との間に挿入された点が異なり、図１中と同一部
分には同一符号を付している。
・ツー・レール型演算増幅回路を示している。この演算
増幅回路は、図１を参照して前述した演算増幅回路と比
べて、出力増幅回路３０ａにおいて、ゲートにバイアス
電位ＶB2が与えられたＰＭＯＳトランジスタＰ８がＰＭ
ＯＳトランジスタＰ７と出力ノード３１との間に挿入さ
れ、ゲートにバイアス電位ＶB1が与えられたＮＭＯＳト
ランジスタＮ８が出力ノード３１とＮＭＯＳトランジス
タＮ７との間に挿入された点が異なり、図１中と同一部
分には同一符号を付している。
【００５３】上記第５実施例の演算増幅回路によれば、
基本的には前記第１実施例のレール・ツー・レール型演
算増幅回路と同様の動作を行う。しかも、出力増幅回路
３０ａにＰＭＯＳトランジスタＰ８およびＮＭＯＳトラ
ンジスタＮ８が挿入されることにより出力インピーダン
スが高くなっているので、増幅回路の利得を高くするこ
とが可能になる。
基本的には前記第１実施例のレール・ツー・レール型演
算増幅回路と同様の動作を行う。しかも、出力増幅回路
３０ａにＰＭＯＳトランジスタＰ８およびＮＭＯＳトラ
ンジスタＮ８が挿入されることにより出力インピーダン
スが高くなっているので、増幅回路の利得を高くするこ
とが可能になる。
【００５４】
【発明の効果】上述したように本発明によれば、入出力
電圧が接地電位付近から電源電圧電位付近まで動作する
ことができ、しかも、比較的少ない素子数により構成で
き、出力電流を取り出す応用に好適なレール・ツー・レ
ール型演算増幅回路を実現することができる。
電圧が接地電位付近から電源電圧電位付近まで動作する
ことができ、しかも、比較的少ない素子数により構成で
き、出力電流を取り出す応用に好適なレール・ツー・レ
ール型演算増幅回路を実現することができる。
【図１】本発明のレール・ツー・レール演算増幅回路の
第１実施例を示すブロック図。
第１実施例を示すブロック図。
【図２】図１中の演算増幅回路の一具体例を示す回路
図。
図。
【図３】本発明のレール・ツー・レール演算増幅回路の
第２実施例を示す回路図。
第２実施例を示す回路図。
【図４】本発明のレール・ツー・レール演算増幅回路の
第３実施例を示す回路図。
第３実施例を示す回路図。
【図５】本発明のレール・ツー・レール演算増幅回路の
第４実施例を示す回路図。
第４実施例を示す回路図。
【図６】本発明のレール・ツー・レール演算増幅回路の
第５実施例を示すブロック図。
第５実施例を示すブロック図。
【図７】従来のＰトップ型演算増幅回路を示す回路図。
【図８】従来のＮトップ型演算増幅回路を示す回路図。
【図９】従来のレール・ツー・レール型演算増幅回路の
基本構成を示す回路図。
基本構成を示す回路図。
１０…Ｎトップ型演算増幅回路、２０…Ｐトップ型演算
増幅回路、３０…出力段増幅回路、Ｐ１〜Ｐ７…ＰＭＯ
Ｓトランジスタ、Ｎ１〜Ｎ７…ＮＭＯＳトランジスタ、
Ｖcc…電源電圧電位、Ｖss…接地電位、ＩＮ（＋）、Ｉ
Ｎ（−）…入力電圧、ＯＵＴ…出力電圧。
増幅回路、３０…出力段増幅回路、Ｐ１〜Ｐ７…ＰＭＯ
Ｓトランジスタ、Ｎ１〜Ｎ７…ＮＭＯＳトランジスタ、
Ｖcc…電源電圧電位、Ｖss…接地電位、ＩＮ（＋）、Ｉ
Ｎ（−）…入力電圧、ＯＵＴ…出力電圧。
Claims (3)
- 【請求項１】 入力電圧が供給される演算増幅回路反転
入力ノードおよび演算増幅回路非反転入力ノードと、第
１、第２の非反転入力ノードおよび第１、第２の反転入
力ノードならびに１つの非反転出力ノードおよび１つの
反転出力ノードを有し、上記第１の反転入力ノードが前
記演算増幅回路反転入力ノードに接続され、上記第１の
非反転入力ノードが前記演算増幅回路非反転入力ノード
に接続されたＮトップ型入力段演算増幅回路と、同じく
第１、第２の非反転入力ノードおよび第１、第２の反転
入力ノードならびに１つの非反転出力ノードおよび１つ
の反転出力ノードを有し、上記第１の反転入力ノードが
前記演算増幅回路非反転入力ノードに接続され、前記第
１の非反転入力ノードが前記演算増幅回路反転入力ノー
ドに接続され、前記反転出力ノードが前記Ｎトップ型入
力段演算増幅回路の第２の非反転入力ノードに接続さ
れ、前記非反転出力ノードが前記Ｎトップ型入力段演算
増幅回路の第２の反転入力ノードに接続され、前記第２
の反転入力ノードが前記Ｎトップ型入力段演算増幅回路
の非反転出力ノードに接続され、前記第２の非反転入力
ノードが前記Ｎトップ型入力段演算増幅回路の反転出力
ノードに接続されたＰトップ型入力段演算増幅回路と、
前記Ｎトップ型入力段演算増幅回路の反転出力および前
記Ｐトップ型入力段演算増幅回路の非反転出力が入力す
る出力段増幅回路とを具備することを特徴とするレール
・ツー・レール型演算増幅回路。 - 【請求項２】 請求項１記載のレール・ツー・レール型
演算増幅回路において、前記Ｎトップ型入力段演算増幅
回路は、電流源回路と、この電流源回路により動作電流
が設定され、それぞれのゲートに対応して前記演算増幅
回路反転入力ノードおよび演算増幅回路非反転入力ノー
ドから入力電圧が入力する差動対をなす第１、第２のＮ
ＭＯＳトランジスタと、この第１、第２のＮＭＯＳトラ
ンジスタの負荷として接続されたＰＭＯＳカレントミラ
ー回路と、上記第１のＮＭＯＳトランジスタに並列に接
続され、前記Ｐトップ型入力段演算増幅回路の非反転出
力が入力する第３のＮＭＯＳトランジスタと、上記第２
のＮＭＯＳトランジスタに並列に接続され、前記Ｐトッ
プ型入力段演算増幅回路の反転出力が入力する第４のＮ
ＭＯＳトランジスタとを具備し、前記Ｐトップ型入力段
演算増幅回路は、電流源回路と、この電流源回路により
動作電流が設定され、それぞれのゲートに対応して前記
演算増幅回路反転入力ノードおよび演算増幅回路非反転
入力ノードから入力電圧が入力する差動対をなす第１、
第２のＰＭＯＳトランジスタと、この第１、第２のＰＭ
ＯＳトランジスタの負荷として接続されたＮＭＯＳカレ
ントミラー回路と、上記第１のＰＭＯＳトランジスタに
並列に接続され、前記Ｎトップ型入力段演算増幅回路の
非反転出力が入力する第３のＰＭＯＳトランジスタと、
上記第２のＰＭＯＳトランジスタに並列に接続され、前
記Ｎトップ型入力段演算増幅回路の反転出力が入力する
第４のＰＭＯＳトランジスタとを具備することを特徴と
するレール・ツー・レール型演算増幅回路。 - 【請求項３】 請求項１記載のレール・ツー・レール型
演算増幅回路において、前記Ｎトップ型入力段演算増幅
回路は、電流源回路と、この電流源回路により動作電流
が設定され、それぞれのゲートに対応して前記演算増幅
回路反転入力ノードおよび演算増幅回路非反転入力ノー
ドから入力電圧が入力する差動対をなす第１、第２のＮ
ＭＯＳトランジスタと、この第１、第２のＮＭＯＳトラ
ンジスタの負荷として接続されたＰＭＯＳカレントミラ
ー回路と、上記第１のＮＭＯＳトランジスタのドレイン
と接地ノードとの間にドレイン・ソース間が接続され、
前記Ｐトップ型入力段演算増幅回路の非反転出力が入力
する第３のＮＭＯＳトランジスタと、上記第２のＮＭＯ
Ｓトランジスタのドレインと接地ノードとの間にドレイ
ン・ソース間が接続され、前記Ｐトップ型入力段演算増
幅回路の反転出力が入力する第４のＮＭＯＳトランジス
タとを具備し、前記Ｐトップ型入力段演算増幅回路は、
電流源回路と、この電流源回路により動作電流が設定さ
れ、それぞれのゲートに対応して前記演算増幅回路反転
入力ノードおよび演算増幅回路非反転入力ノードから入
力電圧が入力する差動対をなす第１、第２のＰＭＯＳト
ランジスタと、この第１、第２のＰＭＯＳトランジスタ
の負荷として接続されたＮＭＯＳカレントミラー回路
と、電源ノードと上記第１のＰＭＯＳトランジスタのド
レインとの間にソース・ドレイン間が接続され、前記Ｎ
トップ型入力段演算増幅回路の非反転出力が入力する第
３のＰＭＯＳトランジスタと、電源ノードと上記第２の
ＰＭＯＳトランジスタのドレインとの間にソース・ドレ
イン間が接続され、前記Ｎトップ型入力段演算増幅回路
の反転出力が入力する第４のＰＭＯＳトランジスタとを
具備することを特徴とするレール・ツー・レール型演算
増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21245694A JPH0878966A (ja) | 1994-09-06 | 1994-09-06 | レール・ツー・レール型演算増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21245694A JPH0878966A (ja) | 1994-09-06 | 1994-09-06 | レール・ツー・レール型演算増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0878966A true JPH0878966A (ja) | 1996-03-22 |
Family
ID=16622933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21245694A Pending JPH0878966A (ja) | 1994-09-06 | 1994-09-06 | レール・ツー・レール型演算増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0878966A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004222104A (ja) * | 2003-01-17 | 2004-08-05 | Nec Kansai Ltd | 差動増幅器 |
| WO2007066672A1 (ja) * | 2005-12-06 | 2007-06-14 | Rohm Co., Ltd. | 周波数変調器およびこれを用いたｆｍ送信回路 |
| JP2012135025A (ja) * | 2006-01-18 | 2012-07-12 | Marvell World Trade Ltd | 入れ子状のトランスインピーダンス増幅器 |
-
1994
- 1994-09-06 JP JP21245694A patent/JPH0878966A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004222104A (ja) * | 2003-01-17 | 2004-08-05 | Nec Kansai Ltd | 差動増幅器 |
| WO2007066672A1 (ja) * | 2005-12-06 | 2007-06-14 | Rohm Co., Ltd. | 周波数変調器およびこれを用いたｆｍ送信回路 |
| US7936228B2 (en) | 2005-12-06 | 2011-05-03 | Rohm Co., Ltd. | Frequency modulator and FM transmission circuit using the same |
| JP2012135025A (ja) * | 2006-01-18 | 2012-07-12 | Marvell World Trade Ltd | 入れ子状のトランスインピーダンス増幅器 |
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