WO2007066672A1

WO2007066672A1 - 周波数変調器およびこれを用いたｆｍ送信回路

Info

Publication number: WO2007066672A1
Application number: PCT/JP2006/324292
Authority: WO
Inventors: Hirofumi Komori; Takeshi Sagara
Original assignee: Rohm Co., Ltd.
Priority date: 2005-12-06
Filing date: 2006-12-05
Publication date: 2007-06-14
Also published as: US20100213916A1; US20110170698A1; US7936228B2; KR20080071484A; CN101877588A; CN101877588B; TW200733569A

Abstract

　演算増幅器１０１０は、反転入力端子に第１抵抗Ｒ１１を介して入力信号が入力される。第２抵抗Ｒ１２は、演算増幅器１０１０の出力端子と反転入力端子間の帰還経路に設けられる。ＶＣＯ１０１２は、演算増幅器１０１０から出力される制御電圧Ｖｃｎｔが入力される。分周器１０１４は、ＶＣＯ１０１２の出力信号Ｓｏｕｔを分周する。位相比較器１０１６は、分周器１０１４の出力信号を、基準クロック信号と比較し、位相差に応じた電圧を出力する。ループフィルタ１０１８は、位相比較器１０１６の出力電圧Ｖｃｐの高周波成分を除去し、演算増幅器１０１０の非反転入力端子へと出力する。

Description

明細書

周波数変調器およびこれを用いた FM送信回路

技術分野

[0001] 本発明は、 PLL (Phase Locked Loop)を利用した直接変調型の周波数変調器に関する。

背景技術

[0002] 1, 3, 4. FM放送や、車載用オーディオにおいて、送信すべきオーディオ信号 (変調信号)にもとづいて、周波数変調された被変調信号を生成する周波数変調器が用いられている。たとえば、特許文献 1には、電圧制御発振器 (以下、 VCOという）、分周器、位相比較器、ループフィルタを用いて PLLを構成し、 VCOの入力信号に変調信号であるオーディオ信号を重畳する直接変調型の周波数変調器が開示されている。

[0003] 特許文献 1に開示されるように、従来の直列変調型の周波数変調器にぉ、ては、ループフィルタの出力端子と、 VCOの入力端子の間に、カップリングキャパシタや、加算用の抵抗を用いて変調信号をカップリングする手法がとられていた。

[0004] 2. また、 FM放送や、車載用オーディオにおいて、送信すべきオーディオ信号 (変調信号)にもとづいて、周波数変調された被変調信号を生成する周波数変調器が用いられている。周波数変調器の前段には、左チャンネル信号 (以下、 Lチャンネル信号ともいう）と、右チャンネル信号 (以下、 Rチャンネル信号ともいう）とを含むステレオオーディオ信号を、副搬送波およびパイロット信号を用いてステレオコンポジット信号に変換するステレオ変調器が設けられる。たとえば、特許文献 2から 4には、このようなステレオ変調器が開示される。

[0005] 5. オーディオ信号処理を行う場合、電源電圧と接地電位の中点電圧を基準電圧として、信号の増幅などを行うのが一般的である。このような基準電圧を簡易に生成するための電圧生成回路としては、電源端子と、接地端子間に直列に接続された抵抗値の等しい 2つの分圧抵抗を設け、電源電圧を分圧する回路が広く用いられる。特許文献 5には関連技術が記載される。 [0006] 特許文献 1 :特開平 9 69729号公報

特許文献 2 :特開 2005— 102321号公報

特許文献 3：特開平 5— 175922号公報

特許文献 4：特開平 5 - 130059号公報

特許文献 5：特開平 9— 190698号公報

発明の開示

発明が解決しょうとする課題

[0007] 1. し力しながら、従来においては、カップリングキャパシタゃ抵抗を用いて、変調信号を高周波信号に重畳するため、 PLLのループフィルタのインピーダンス力変調信号である入力信号に影響を与えるという問題があった。変調信号がループフィルタに影響を受けると、変調信号の高域が減衰するため、たとえばオーディオ信号を変調するような場合には、信号に歪みが発生する。また、ループフィルタから出力される信号が、変調信号を生成する回路側にリークする場合があった。

[0008] 2. 上記特許文献に記載されるように、ステレオ変調器においては、 Lチャンネル信号と Rチャンネル信号の和信号（主チャンネル信号ともいう）と、 L信号と R信号の差信号 (副チャンネル信号とも、う）を生成し、副チャンネル信号を用いて副搬送波を振幅変調する。その後、振幅変調された副搬送波と、主チャンネル信号が合成され、さらに、パイロット信号が合成され、ステレオコンポジット信号が生成される。

[0009] 特許文献 2に開示されるように、 FMステレオ送信機においては、ステレオ変調器から出力されるステレオコンポジット信号は、後段の周波数変調器に入力される。ここで、通常、周波数が 38kHzに設定される副搬送波と、 19kHzに設定されるパイロット信号は、周波数変調器に含まれる VCOやループフィルタ、各回路ブロック間に設けられるフィルタによって異なる遅延を受けるため、セパレーシヨン特性が悪ィ匕するという問題がある。

[0010] この問題を解決するために、従来においては、抵抗やキャパシタなどを用いて、位相遅れや位相進みを補正する場合もあった力 19kHzや 38kHzの周波数領域で位相を変化させるためには、非常に大きなキャパシタが必要とされるため、 IC化が困難であった。また、チップ部品として実装した場合、セット毎の調整が困難であるという問題もあった。

[0011] 3. 直接変調型の周波数変調器に使用される VCOの入出力特性、すなわち、入力電圧と発振周波数の関係は、リニアではない場合が多ぐ変調感度特性は、周波数に応じて変化する。その結果、周波数変調器に入力される変調信号の振幅が一定の場合、被変調信号の周波数の変化に応じて変調度が変わり、歪みが発生する場合がある。

[0012] 4. FM送信機では、周波数変調器力出力される被変調信号を電力増幅器によつて増幅し、アンテナから受信機に対して送信する。電力増幅器の利得は、周波数特性を有することから、従来の FM送信機では、被変調信号の周波数 (変調周波数)によって送信電力が一定でなヽと、う問題があった。

[0013] 5.この場合、電源電圧が変動しても、基準電圧が変動しないように、抵抗の分圧点と、接地間に、容量値の大きなキャパシタを設けるのが一般的である。このキャパシタと、分圧抵抗とは、時定数回路を構成する。分圧抵抗による電力消費を低減するために、その抵抗値は大きく設定されることから、キャパシタと分圧抵抗で形成される時定数回路の時定数は非常に大きくなる。その結果、電源の立ち上げ時において、キヤパシタが充電されるまでの時間が長くなり、基準電圧が立ち上がるまでの時間が長くなるという問題があった。

[0014] 本発明はこのような課題に鑑みてなされたものである。

1. 本発明のある態様の目的は、 PLLのループフィルタが変調信号におよぼす影響を抑えることができる周波数変調器の提供にある。

2. また、本発明のある態様の目的は、セパレーシヨン特性を改善したステレオ変調器の提供にある。

3. また、本発明のある態様の目的は、広い周波数帯域で良好な変調信号を生成可能な FM送信回路の提供にある。

4. また、本発明はある態様の目的は、広い周波数帯域で、一定の送信電力を得られる FM送信回路の提供にある。

5. 本発明はある態様の目的は、電源電圧を分圧する電圧生成回路の起動時間の短縮にある。課題を解決するための手段

[0015] 1. 本発明のある態様の周波数変調器は、反転入力端子に第 1抵抗を介して入力信号が入力された演算増幅器と、演算増幅器の出力端子と反転入力端子間の帰還経路に設けられた第 2抵抗と、演算増幅器の出力信号が入力された電圧制御発振器と、電圧制御発振器の出力信号を分周する分周器と、分周器の出力信号を、基準クロック信号と比較し、位相差に応じた電圧を出力する位相比較器と、位相比較器の出力電圧の高周波成分を除去し、演算増幅器の非反転入力端子へと出力するフィルタと、を備える。

[0016] この態様において、第 1抵抗、第 2抵抗および演算増幅器は、入力信号に対しては、反転アンプとして機能し、フィルタの出力信号に対しては、非反転アンプとして機能する。その結果、演算増幅器によって、入力信号とフィルタの出力信号が重畳され、電圧制御発振器に入力される。この態様によれば、演算増幅器の入力インピーダンスは高いため、フィルタのインピーダンスが、入力信号が入力される入力端子側の回路に及ぼす影響を低減することができる。

[0017] 第 1抵抗の抵抗値を第 2抵抗の抵抗値より高く設定してもよい。この場合、入力信号を減衰させる一方で、ループゲインを低く設定することができる。

[0018] 第 1、第 2抵抗の少なくとも一方は、可変抵抗であってもよい。この場合、電圧制御発振器の特性などに応じて、ループゲインや入力信号の振幅を調節することができる。

[0019] 演算増幅器は、出力電圧を接地電圧カゝら電源電圧の範囲で広く制御可能なレイルアンプであってもよい。この場合、電圧制御発振器の入力信号の電圧範囲を広く設定することができるため、本周波数変調器力も出力される高周波信号の周波数帯を広くとることができる。

[0020] フィルタは、パッシブフィルタであってもよ!/、。また、入力信号は、ステレオコンポジット信号であってもよい。

[0021] 周波数変調器は、ひとつの半導体基板上に一体集積化されてもよい。「一体集積ィ匕」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。周波数変調器を 1つの LSIとして集積ィ匕することにより、回路面積を削減することができる。

[0022] 本発明の別の態様は、上述の周波数変調器を利用した FM送信回路である。この FM送信回路は、オーディオ信号をステレオコンポジット信号に変換するステレオ変調部と、ステレオ変調部から出力されるステレオコンポジット信号に周波数変調をかける上述の周波数変調器と、周波数変調器から出力される高周波信号を増幅する増幅器と、を備える。

[0023] 2. 本発明のある態様は、ステレオ信号と、副搬送波と、パイロット信号とにもとづき、ステレオコンポジット信号を生成するステレオ変調器に関する。このステレオ変調器は、入力された信号を、所定のクロック信号を nサイクルカウントする時間、遅延させる遅延回路を含み、副搬送波およびパイロット信号のいずれか一方を当該遅延回路に入力して遅延させるセパレーシヨン調整回路と、セパレーシヨン調整回路から出力される副搬送波と、ステレオ信号とを合成するマルチプレクサと、セパレーシヨン調整回路から出力されるノィロット信号と、マルチプレクサの出力信号とを合成するパイロット信号合成部と、を備える。

[0024] クロック信号の周期を Tckとすると、遅延回路に入力された信号には、 TckX nの遅延が与えられる。この態様によると、クロック信号を用いて、副搬送波あるいはパイロット信号を遅延させて、本ステレオ変調器が搭載されるシステムにお、て各信号が受ける遅延量の差 (すなわち位相差)をキャンセルすることにより、セパレーシヨン特性の優れた信号を出力することができる。

[0025] セパレーシヨン調整回路によるシフト量は、外部力も制御可能であってもよい。副搬送波と、パイロット信号が受ける遅延量の差は、周辺回路の構成によって変化するため、周辺回路に応じてシフト量を調節することにより、よりセパレーシヨン特性を改善することができる。

[0026] セパレーシヨン調整回路の遅延回路は、クロック信号に応じて動作する第 1シフトレジスタを含み、当該第 1シフトレジスタによって、 nビットシフトした信号を出力してもよい。 1クロックごとに 1ビットシフトするシフトレジスタを利用することにより、所定のクロック数だけ遅延した信号を生成することができる。 [0027] セパレーシヨン調整回路の遅延回路は、最大 mビット (mは、 m≥nを満たす整数）シフト可能な第 1シフトレジスタと、第 1シフトレジスタから、 nビットシフトされた信号を選択して出力する選択部と、を含んでもよい。この場合、第 1シフトレジスタにより信号に与える遅延量を、 0ビットから mビットの範囲で任意に調節することができる。

[0028] セパレーシヨン調整回路は、遅延回路に対して、副搬送波およびパイロット信号の V、ずれを入力するかを切り換えるスィッチをさらに含んでもょ、。

システムの構成によっては、副搬送波の位相が遅れる場合と、パイロット信号の位相が遅れる場合の両方が想定される。この態様によれば、副搬送波とパイロット信号の、ずれを遅延させるかを選択することができるため、両方の場合に対応することができる。

[0029] セパレーシヨン調整回路は、入力された信号を、クロック信号の 1クロックサイクルだけ遅延させる 1ビットの第 2シフトレジスタをさらに含み、副搬送波およびパイロット信号のうち、他方を、第 2シフトレジスタに入力して遅延させてもよい。この場合、副搬送波とパイロット信号の遅延量を、クロック信号の周期の定数倍に正確に設定することができる。

[0030] セパレーシヨン調整回路は、第 1シフトレジスタおよび第 2シフトレジスタそれぞれに対して、副搬送波およびパイロット信号の、ずれを入力するかを切り換えるスィッチをさらに含んでもよい。

[0031] クロック信号は、副搬送波およびパイロット信号を生成するために使用される基準クロック信号と起源を同じくする信号であってもよ!/、。

[0032] ステレオ変調器は、 1つの半導体基板上に一体集積ィ匕されてもよい。ステレオ変調器を 1つの LSIとして集積ィ匕することにより、回路面積を削減することができる。

[0033] 本発明の別の態様は、 FM送信回路である。この FM送信回路は、オーディオ信号をステレオコンポジット信号に変換する上述のステレオ変調器と、ステレオ変調器から出力されるステレオコンポジット信号によって周波数変調された被変調信号を生成する周波数変調器と、周波数変調器により生成された被変調信号を増幅する電力増幅器と、を備える。ステレオ変調器と、周波数変調器と、電力増幅器は、ひとつの半導体基板上に一体集積化されてもよ、。 [0034] この態様によると、セパレーシヨン特性に優れたステレオコンポジット信号によって周波数変調された高周波信号を送信することができ、音質を改善することができる。

[0035] 3. 本発明のある態様の FM送信回路は、入力信号を増幅し、その振幅を調節する可変利得増幅器と、可変利得増幅器の出力信号を変調信号とし、この変調信号にもとづ、て周波数変調された被変調信号を生成する直接型の周波数変調器と、可変利得増幅器の利得を、周波数変調器により生成される被変調信号の周波数に対応して設定する利得制御部と、を備える。

[0036] ここで、「増幅」とは、利得が 1以下の場合も含み、「増幅器」には、減衰器も含まれる。この態様によると、周波数に応じて、入力信号の振幅を調節することができるため、広、周波数帯域で良好な被変調波を生成することができる。

[0037] 利得制御部は、周波数変調器の変調感度の周波数依存性を補正するように可変利得増幅器の利得を設定してもよ!ヽ。周波数変調器の変調感度の周波数依存性が大きい場合、この周波数依存性をキャンセルするように、変調信号である入力信号の振幅を調節することによって、広い周波数帯域で良好な変調波を生成することができる。

[0038] 利得制御部は、被変調信号の周波数と、可変利得増幅器の利得の関係を示すテ一ブルを保持するメモリを含んでもよい。 ROM (Real Only Memory)やレジスタなどのメモリに利得と周波数の関係をテーブルとして記録しておくことにより、正確な利得設定を実現することができる。

[0039] 周波数変調器は、電圧制御発振器と、電圧制御発振器の出力信号を分周する分周器と、分周器の出力信号を、基準クロック信号と比較し、位相差に応じた電圧を出力する位相比較器と、位相比較器の出力電圧の高周波成分を除去するフィルタと、フィルタの出力信号に、可変利得増幅器の出力信号を重畳する合成回路と、を含んでもよい。

[0040] 合成回路は、非反転入力端子にフィルタの出力信号が入力された演算増幅器と、一端が演算増幅器の反転入力端子に接続され、他端に入力信号が入力された第 1 抵抗と、演算増幅器の出力端子と反転入力端子間の帰還経路に設けられた第 2抵抗と、を含んでもよい。入力信号は、ステレオコンポジット信号であってもよい。 [0041] FM送信回路は、 1つの半導体基板上に一体集積化されてもよい。 FM送信回路を 1つの LSIとして集積ィ匕することにより、回路面積を削減することができる。

[0042] 上述の FM送信回路は、オーディオ信号をステレオコンポジット信号に変換し、可変利得増幅器に出力するステレオ変調部と、周波数変調器により生成された被変調信号を増幅する電力増幅器と、をさらに備え、半導体基板上に一体集積化されてもよい。周辺回路を一体に構成することにより、配線やピンを削減できるとともに、ノイズなどの混入を防止することができ、音質を改善することができる。

[0043] 4. 本発明のある態様の FM送信回路は、変調信号にもとづいて周波数変調された被変調信号を生成する直接型の周波数変調器と、周波数変調器により生成された被変調信号を増幅する電力増幅器と、電力増幅器の利得を、周波数変調器により生成される被変調信号の周波数に対応して設定する利得制御部と、を備える。利得制御部は、電力増幅器力出力される高周波信号の電力が一定となるように、被変調信号の周波数に対応して電力増幅器の利得を設定してもよい。

[0044] この態様〖こよると、周波数に応じて電力増幅器の利得を調節することができ、送信電力の周波数依存性を低減することができる。

[0045] 利得制御部は、被変調信号の周波数と電力増幅器の利得の関係を示すテーブルを保持するメモリを含んでもよい。 ROM (Real Only Memory)やレジスタなどのメモリに利得と周波数の関係をテーブルとして記録しておくことにより、正確な利得設定を実現することができる。

[0046] 周波数変調器は、電圧制御発振器と、電圧制御発振器の出力信号を分周する分周器と、分周器の出力信号を、基準クロック信号と比較し、位相差に応じた電圧を出力する位相比較器と、位相比較器の出力電圧の高周波成分を除去するフィルタと、フィルタの出力信号に、変調信号を重畳する合成回路と、を含んでもよい。

[0047] 合成回路は、非反転入力端子にフィルタの出力信号が入力された演算増幅器と、一端が演算増幅器の反転入力端子に接続され、他端に変調信号が入力された第 1 抵抗と、演算増幅器の出力端子と反転入力端子間の帰還経路に設けられた第 2抵抗と、を含んでもよい。変調信号は、ステレオコンポジット信号であってもよい。

[0048] FM送信回路は、 1つの半導体基板上に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗ゃキャパシタなどが半導体基板の外部に設けられていてもよい。 FM送信回路を 1つの L SIとして集積ィ匕することにより、回路面積を削減することができる。

[0049] 上述の FM送信回路は、オーディオ信号をステレオコンポジット信号に変換し、周波数変調器に出力するステレオ変調部と、周波数変調器により生成された被変調信号を増幅する電力増幅器と、をさらに備え、半導体基板上に一体集積化されてもよい。周辺回路を一体に構成することにより、配線やピンを削減できるとともに、ノイズなどの混入を防止することができ、音質を改善することができる。

[0050] 5. 本発明のある態様は、電源端子に印加された電源電圧と、接地端子に印加された接地電圧を分圧し、出力端子から出力する電圧生成回路に関する。この電圧生成回路は、電源端子と接地端子間に直列に接続された第 1、第 2抵抗を含み、 2つの抵杭の接続点が、出力端子に接続された第 1分圧回路と、出力端子と接地端子間に設けられた出力キャパシタと、電源端子と接地端子間に直列に接続された第 3、第 4抵抗を含む第 2分圧回路と、第 3、第 4抵抗の接続点の電圧が、出力端子の電圧より高いときアクティブとなり、出力キャパシタに電流を供給する充電回路と、を備える。

[0051] この態様〖こよると、電源電圧を立ち上げる際に、電源電圧の立ち上がりに対して、出力端子の電圧の立ち上がりが遅れるため、充電回路がアクティブとなる。その結果、出力キャパシタには、第 1抵抗に加えて、充電回路からも電荷が供給されるため、起動時間を短縮することができる。

[0052] 充電回路は、電源端子と出力端子間に直列に接続された第 1スィッチと、第 3、第 4 抵抗の接続点の電圧を、出力端子の電圧と比較する第 1コンパレータと、を含んでもよい。第 1スィッチは、第 1コンパレータの出力信号に応じてオンオフしてもよい。

[0053] 充電回路は、第 1スィッチと直列に接続された第 5抵抗をさらに含んでもよい。第 5 抵抗の抵抗値は、第 1、第 2、第 3、第 4抵抗の抵抗値の 1Z1000倍から 1Z10の範囲に設定してもよい。

第 5抵抗の抵抗値を低く設定することにより、時定数を小さく設定することができ、短時間で出力電圧を立ち上げることができる。 [0054] 第 1コンパレータは、入力オフセット電圧を有してもょ、。第 1コンパレータの入力にオフセット電圧を設定することにより、電源電圧や出力電圧のわず力な変動によって充電回路の第 1スィッチがオンオフを繰り返すのを防止することができる。

[0055] 電圧生成回路は、第 3、第 4抵抗の接続点の電圧が、出力端子の電圧より低!、ときアクティブとなり、出力キャパシタカ電流を引き抜く放電回路をさらに備えてもよい。この場合、さらに起動時間を短縮することができる。

[0056] 放電回路は、接地端子と出力端子間に直列に接続された第 2スィッチと、第 3、第 4 抵抗の接続点の電圧を、出力端子の電圧と比較する第 2コンパレータと、を含み、第 2スィッチは、第 2コンパレータの出力信号に応じてオンオフしてもよい。

[0057] 放電回路は、第 2スィッチと直列に接続された第 6抵抗をさらに含んでもよい。第 6 抵抗の抵抗値は、第 1、第 2、第 3、第 4抵抗の抵抗値の 1Z1000倍から 1Z10の範囲に設定されてもよい。

[0058] 第 2コンパレータは、入力オフセット電圧を有してもよい。

[0059] 第 1分圧回路の第 1抵抗および第 2抵抗、第 2分圧回路の第 3抵抗および第 4抵抗は、それぞれペアリングして形成されてもよい。

[0060] 本発明の別の態様は、信号処理回路である。この信号処理回路は、電圧生成回路を含み、当該電圧生成回路から出力される電圧を基準電圧として所定の信号処理を行う。

[0061] この態様によると、電源電圧が立ち上がってすぐに、基準電圧が立ち上がるため、信号処理を直ちに開始することができる。

[0062] 上述の信号処理回路は、オーディオ信号をステレオコンポジット信号に変換するステレオ変調器と、ステレオ変調器から出力されるステレオコンポジット信号によって周波数変調された被変調信号を生成する周波数変調器と、周波数変調器により生成された被変調信号を増幅する電力増幅器と、を含んでもよい。ステレオ変調器および周波数変調器の少なくとも一方は、電圧生成回路力出力される電圧にもとづき動作してちょい。

[0063] 信号処理回路は、ひとつの半導体基板上に一体集積化されてもよい。信号処理回路を 1つの LSIとして集積ィ匕することにより、回路面積を削減することができる。 [0064] なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。発明の効果

[0065] 1. 本発明のある態様によれば、 PLLを用いた直接型の周波数変調器において、変調信号を、ループフィルタの出力信号に重畳し、周波数変調を行うことができる。

2. 本発明のある態様に係るステレオ変調器によれば、セパレーシヨン特性を改善する。

3. 本発明のある態様によれば、広い周波数帯域で良好な被変調信号を生成することができる。

4. 本発明のある態様に係る FM送信回路によれば、広い周波数帯域で、一定の送信電力を得ることができる。

5. 本発明のある態様に係る電圧生成回路によれば、起動時間を短縮することができる。

図面の簡単な説明

[0066] [図 1]第 1の実施の形態に係る周波数変調器の構成を示す回路図である。

[図 2]図 1の周波数変調器を使用した FM送信機の構成を示すブロック図である。

[図 3]第 2の実施の形態に係る FM送信機の構成を示すブロック図である。

[図 4]第 2の実施の形態に係るステレオ変調器およびその周辺回路の構成を示す回路図である。

[図 5]セパレーシヨン調整回路の第 1の構成例を示す回路図である。

[図 6]セパレーシヨン調整回路の第 2の構成例を示す回路図である。

[図 7]セパレーシヨン調整回路の第 3の構成例を示す回路図である。

[図 8]セパレーシヨン調整回路の第 4の構成例を示す回路図である。

[図 9]第 3の実施の形態に係る FM送信機の構成を示すブロック図である。

[図 10]第 3の実施の形態に係る周波数変調器の好ましい構成を示す回路図である。

[図 11]図 10に示す VCOを用いた周波数変調器の変調感度特性の一例を示す図である。

[図 12]制御部により設定される可変利得増幅器の利得と、変調周波数の関係を示す図である。

[図 13]FM送信機の出力電力と周波数の関係を示す図である。

[図 14]第 4の実施の形態に係る電圧生成回路の構成を示す回路図である。

[図 15]充電回路を設けない場合の電圧生成回路の動作波形図である。

[図 16]充電回路を設けた図 14の電圧生成回路の動作波形図である。

[図 17]図 14の電圧生成回路の変形例の構成を示す回路図である。

[図 18]第 4の実施の形態に係る電圧生成回路を利用した信号処理回路の構成例を示すブロック図である。発明を実施するための最良の形態

[0067] 以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

[0068] (第 1の実施の形態）

第 1の実施の形態に係る周波数変調器は、 VCO、分周器、位相比較器、ループフィルタを用いて PLLを構成し、 VCOの入力信号に変調信号を重畳する直接変調型の周波数変調器である。図 1は、本発明の第 1の実施の形態に係る周波数変調器 11 00の構成を示す回路図である。周波数変調器 1100は、入力端子 1102に入力された変調信号である入力信号 Sinにもとづき周波数変調を行い、出力端子 1104から被変調信号 Soutを出力する。基準クロック端子 1106には、基準クロック信号 CKref が入力される。本実施の形態において、入力信号 Sinは、所定の直流バイアスが与えられており、たとえば、電源電位と接地電位の中点 (VccZ2)にノィァスされている

[0069] 周波数変調器 1100は、演算増幅器 1010、 VCO1012,分周器 1014、位相比較器 1016、ループフィルタ 1018、第 1抵抗 Rl l、第 2抵抗 R12を含み、 1つの半導体基板上に一体集積化される。

[0070] 演算増幅器 1010は、反転入力端子に第 1抵抗 R11を介して変調信号である入力信号 Sinが入力される。この演算増幅器 1010には、たとえば、入力および出力電圧範囲が広いレールアンプを用いる。演算増幅器 1010の回路構成は特に限定されるものではなぐ入力段に差動増幅回路を備えるものであればよい。

[0071] 第 2抵抗 R12は、演算増幅器 1010の出力端子と反転入力端子間の帰還経路に設けられる。 VCO1012には、演算増幅器 1010の出力電圧（以下、制御電圧 Ventという）が入力される。 VCO1012は、制御電圧 Ventに応じた周波数 frfを有する被変調信号 Soutを生成する。この出力信号 Soutは、出力端子 1104から外部へと出力されるとともに、分周器 1014へと入力される。

[0072] 分周器 1014は、 VCO1012の出力信号 Soutを、 lZnに分周し、帰還信号 Sfbを出力する。位相比較器 1016には、分周器 1014から出力される周波数が frfZnの帰還信号 Sfbを、基準クロック端子 1106に入力される基準クロック信号 CKrefと比較し、 2つの信号の位相差に応じた電圧（以下、位相差電圧 Vpcという）を出力する。位相比較器 1016は、どの構成のものを用いてもよぐたとえば、帰還信号 Sfbと、基準クロック信号 CKrefの位相差に応じて、チャージ信号またはデイスチャージ信号を出力する位相比較回路と、チャージ信号またはデイスチャージ信号に応じて、キャパシタを充放電するチャージポンプ回路によって構成することができる。

[0073] ループフィルタ 1018は、位相比較器 1016の出力信号である位相差電圧 Vpclの高周波成分を除去する。ループフィルタ 1018から出力される位相差電圧 Vpc2は、演算増幅器 1010の非反転入力端子へと入力される。本実施の形態において、ループフィルタ 1018は、第 1キャパシタ Cl l、第 2キャパシタ C12、第 3抵抗 R13を含むノッシブフィルタにて構成される。第 1キャパシタ C11は、位相比較器 1016の出力端子と接地間に設けられる。第 2キャパシタ C12および第 3抵抗 R13は直列に接続され、第 1キャパシタ C11と並列の経路に設けられている。もっとも、ループフィルタ 1018 の構成は実施の形態に限定されるものではなぐ所望のカットオフ周波数が得られればいかなる構成であってもよぐまた場合によっては、アクティブフィルタで構成してもよい。

[0074] 以上のように構成された周波数変調器 1100の動作にっ、て説明する。

入力端子 1102に入力される入力信号 Sinと、ループフィルタ 1018から出力される位相差電圧 Vpc2と、制御電圧 Ventの間には、以下の関係式（1)が成り立つ。 Vcnt= (l +R12/Rl l) X Vpc2 -Rl 2/R11 X Sin …式（1)

[0075] すなわち、演算増幅器 1010、第 1抵抗 Rl l、第 2抵抗 R12は、入力端子 1102に入力される変調信号である入力信号 Sinに対しては、反転アンプとして機能する。この反転アンプの利得 G1は、第 1抵抗 Rl l、第 2抵抗 Rl 2の抵抗値で決定され、 G1 =R12ZR11で与えられる。本実施の形態において、 R11 :R12= 10 : 1程度に設定するものとする。このときの利得 G1は、— 20dB程度となる。

[0076] また、演算増幅器 1010、第 1抵抗 Rl l、第 2抵抗 R12は、ループフィルタ 1018力ら出力される位相差電圧 Vpc2に対しては、非反転アンプとして機能する。この非反転アンプの利得 G2は、第 1抵抗 Rl l、第 2抵抗 R12の抵抗値を用いて、 (1 +R12/ R11)で与えられる。

[0077] 演算増幅器 1010、第 1抵抗 Rl l、第 2抵抗 R12によって、入力信号 Sinとループフィルタ 1018の出力信号である位相差電圧 Vpc2が重畳され、制御電圧 Ventが生成される。 VCO1012は、制御電圧 Ventに応じた周波数で発振することから、周波数変調器 1100は、入力信号 Sinに応じて周波数変調された被変調信号 Soutを生成することができる。

[0078] この態様によれば、演算増幅器 1010の入力インピーダンスが高いため、ループフィルタ 1018のインピーダンスが、入力端子 1102側の回路に及ぼす影響を低減することができる。その結果、入力信号 Sinからは、ループフィルタ 1018が見えないため、ループフィルタ 1018により、入力信号 Sinの高域が減衰するのを防止し、信号の歪みを抑えることができる。

[0079] また、従来のように抵抗およびキャパシタを用いてカップリングする場合、ループフィルタ 1018から出力される信号力入力信号 Sin側にリークする場合があった力本実施の形態に係る周波数変調器 1100においては、演算増幅器 1010の入力インピ一ダンスが高いため、この問題も解消することができる。

[0080] さらに、従来技術において、カップリングキャパシタを用いる場合、このキャパシタが他の回路素子とともにノ、ィパスフィルタを構成するため、その容量値を非常に大きくする必要があり、 IC化できず、外付け部品として設ける必要があった。これに対して、本実施の形態に係る周波数変調器 1100では、カップリングキャパシタを用いなくても、入力信号 Sinを PLLの VCO1012の入力に重畳することができるため、外付け部品を減らすことができる。また、カップリングキャパシタを外部に設ける場合、 2つの端子を設ける必要があつたが、これらの端子も削減し、チップ面積を低減することができる。

[0081] 第 1抵抗 Rl l、第 2抵抗 R12の少なくとも一方を、可変抵抗として構成してもよい。この場合、 VCO1012の特性などに応じて、ループゲインや入力信号の振幅を調節することがでさる。

[0082] 演算増幅器 1010にレールアンプを用いた場合、 VCO1012の入力信号である制御電圧 Ventの電圧範囲を広く設定することができるため、周波数変調器 1100から出力される高周波信号の周波数帯を広くとることができる。

[0083] 次に、本実施の形態に係る周波数変調器 1100の応用例について説明する。図 2 は、図 1の周波数変調器 1100を使用した FM送信機 1200の構成を示すブロック図である。この FM送信機 1200は、オーディオ信号をステレオコンポジット信号に変換し、周波数変調を行い、増幅してアンテナ力も送信する。このような FM送信機 1200 は、車載用オーディオにおいて、ケーブルを介さずに信号を送信する際に使用したり、あるいは携帯端末に内蔵され、据え置き型のオーディオ機器に対してオーディオ信号を送信する用途に用いることができる。 FM送信機 1200は、図 1の周波数変調器 1100にカロえて、ステレオ変調部 1202、パワーアンプ 1204を含んで、ひとつの LS Iに集積ィ匕されてもょヽし、別々の ICに分割して構成されてもょ、。

[0084] オーディオ信号源 1210は、 CDプレイヤや MDプレイヤ、メモリオーディオ、ハードディスクオーディオなどであって、オーディオ信号 S 11を生成し、 FM送信機 1200へと出力する。ステレオ変調部 1202は、オーディオ信号 S11をステレオコンポジット信号 S12に変換する。ステレオコンポジット信号 S12は、図 1の周波数変調器 1100へと入力される。周波数変調器 1100は、ステレオコンポジット信号 S12にもとづき周波数変調を行い、被変調信号 S13 (Sout)を生成する。周波数変調器 1100から出力される被変調信号 S13は、パワーアンプ 1204によって増幅され、アンテナ 1220から送信される。なお、図 2の FM送信機 1200は主要なブロックのみを簡略ィ匕して示すものであり、その他にフィルタなどの回路ブロックは省略して、る。

[0085] 図 2の FM送信機 1200は、図 1の周波数変調器 1100を用いて構成するため、部品点数が低減されるために小型化が容易となる。その結果、携帯電話端末などへの実装が容易となる。

[0086] 実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

[0087] 第 1の実施の形態では、演算増幅器 1010、第 1抵抗 Rl l、第 2抵抗 R12を用いた構成としたが、これにキャパシタなどを付加してフィルタ機能を設けてもよい。また、ループフィルタ 1018としてアクティブフィルタを用いてもよ!、。

[0088] (第 2の実施の形態）

図 3は、本発明の第 2の実施の形態に係る FM送信機 2200の構成を示すブロック図である。この FM送信機 2200は、オーディオ信号をステレオコンポジット信号に変換し、周波数変調を行い、増幅してアンテナ力も送信する。このような FM送信機 220 0は、車載用オーディオにおいて、ケーブルを介さずに信号を送信する際に使用したり、あるいは携帯端末に内蔵され、据え置き型のオーディオ機器に対してオーディオ信号を送信する用途に用いることができる。

[0089] FM送信機 2200は、プリエンファシスフィルタ 2110L、 2110R、ステレオ変調器 21 00、周波数変調器 2120、電力増幅器 2130を備える。この FM送信機 2200は、各ブロックがひとつの LSIに集積ィ匕されてもよいし、別々の ICに分割して構成されてもよい。なお、図 3の FM送信機 2200は主要なブロックのみを簡略ィ匕して示すものであり、その他のフィルタなどの回路ブロックは省略している。

[0090] オーディオ信号源 2210は、 CDプレイヤや MDプレイヤ、メモリオーディオ、ハードディスクオーディオなどであって、オーディオ信号 S21を生成し、 FM送信機 2200へと出力する。プリエンファシスフィルタ 2110L、 2110Rは、ステレオ信号の Lチャンネルと、 Rチャンネルに対応したオーディオ信号 S21L、 S 21Rそれぞれの周波数補正を行い、ステレオ変調器 2100に出力する。ステレオ変調器 2100は、プリェンファシスフィルタ 2110L、 2110Rから出力されるオーディオ信号 SL、 SRをステレオコンポジット信号 Scに変換する。ステレオコンポジット信号 Scは、周波数変調器 2120へと入力される。

[0091] 周波数変調器 2120は、ステレオコンポジット信号 Scを変調信号とし、この変調信号にもとづいて周波数変調された高周波の被変調信号 S23を生成する。周波数変調器 2120は、たとえば、 VCO、分周器、位相比較器、ループフィルタを用いて構成された PLL (Phase Locked Loop)を含み、 VCOの入力信号にオーディオ信号を重畳する直接変調型の周波数変調器である。周波数変調器 2120により生成された被変調信号 S23は、電力増幅器 2130によって増幅され、アンテナ 2220から送信される。

[0092] 図 4は、本発明の第 2の実施の形態に係るステレオ変調器 2100およびその周辺回路の構成を示す回路図である。ステレオ変調器 2100には、左チャンネル信号 SL、右チャンネル信号 SRを含むステレオ信号 Sstrと、周波数が 38kHzの副搬送波 Ssc と、周波数が 19kHzのパイロット信号 Spが入力される。

[0093] オシレータ 2040は、 PLLなどであって、入力された基準クロック信号 CKREFを遁倍して、内部クロック信号 CKを生成する。オシレータ 2040により生成された内部クロック信号 CKは、セパレーシヨン調整回路 2020へと出力される。なお、基準クロック信号 CKREFが数 MHz以上と十分に高、場合には、そのまま内部クロック信号 CKとして利用することができるため、オシレータ 2040を省略した構成としてもよい。

[0094] オシレータ 2040により生成された内部クロック信号 CKは、分周器 2042に入力される。分周器 2042は、内部クロック信号 CKを 1ZNに分周し、 38kHzの副搬送波 S scを生成する。たとえば、分周器 2042は、分周比 Nを変更可能なプログラマブル分周器としてもよい。

[0095] 分周器 2042において生成された副搬送波 Sscは、ステレオ変調器 2100に入力されるとともに、分周器 2050へと入力される。分周器 2050は、副搬送波 Sscを分周し、 19kHzのパイロット信号 Spを生成する。この場合、クロック信号 CKの周波数は、たとえば数 MHzから 30MHz程度であって、副搬送波 Sscおよびパイロット信号 Spの周波数の整数倍となる。

[0096] ステレオ変調器 2100は、ステレオ信号 Sstrと、副搬送波 Sscと、パイロット信号 Sp とにもとづき、ステレオコンポジット信号 Scを生成する。以下、ステレオ変調器 2100 の構成について説明する。

[0097] ステレオ変調器 2100は、マルチプレクサ 2010、セパレーシヨン調整回路 2020、ノィロット信号合成部 2012を含む。

セパレーシヨン調整回路 2020には、副搬送波 Sscおよびパイロット信号 Spが入力される。セパレーシヨン調整回路 2020は、副搬送波 Sscおよびパイロット信号 Spのいずれか一方を遅延させる遅延回路を含む。詳しくは後述するが、この遅延回路は、入力された信号を、所定のクロック信号を nサイクル (nは自然数)カウントする時間、遅延させるものである。

[0098] マルチプレクサ 2010は、セパレーシヨン調整回路 2020から出力される副搬送波 S sc，と、ステレオ信号 Sstrとを合成する。マルチプレクサ 2010は、まず、左チャンネル信号 SLと、右チャンネル信号 SRの和信号 (主チャンネル信号)および差信号 (副チヤンネル信号)を生成する。その後、セパレーシヨン調整回路 2020から出力される副搬送波 Ssc 'を、副チャンネル信号を用いて振幅変調する。さらに、副チャンネル信号によって振幅変調された副搬送波と主チャンネル信号を合成し、合成信号 Smux を出力する。

[0099] ノィロット信号合成部 2012は、セパレーシヨン調整回路 2020から出力されるパイロット信号 Sp 'と、マルチプレクサ 2010から出力される合成信号 Smuxとを合成する。ノィロット信号合成部 2012の出力信号は、ステレオコンポジット信号 Scとして、後段の周波数変調器 2120に出力される。

[0100] 次に、セパレーシヨン調整回路 2020の構成について説明する。図 5は、セパレーシヨン調整回路 2020の第 1の構成例を示す回路図である。図 5のセパレーシヨン調整回路 2020aは、第 1シフトレジスタ 2022および信号線 2026を含む。第 1シフトレジスタ 2022には、副搬送波 Sscが入力されており、副搬送波 Sscに対して所定の遅延を与える遅延回路 2030として動作する。第 1シフトレジスタ 2022は、クロック信号 CK の 1クロックごとに、入力された副搬送波 Sscを 1ビットずつシフトする。このクロック信号 CKは、オシレータ 2040の基準クロック信号そのものであってもよいし、基準クロック信号を遁倍もしくは分周した信号であってもよい。すなわち、セパレーシヨン調整回路 2020に入力されるクロック信号 CKは、副搬送波 Sscおよびパイロット信号 Spを生成するために使用される基準クロック信号と起源を同じくする信号であることが望ましい。

[0101] 第 1シフトレジスタ 2022は、その出力端子 2024から、副搬送波 Sscを nビットシフトした信号 Ssc 'を出力する。クロック信号 CKの周期時間を Tckとすると、第 1シフトレジスタ 2022の出力信号 Ssc 'は、その入力信号 Sscに対して、 τ =Tck X nだけ遅延した信号となる。このように、第 1シフトレジスタ 2022は、入力された信号を、所定のクロック信号 CKを nサイクル、カウントする時間、遅延させる遅延回路として機能する。

[0102] 図 5のセパレーシヨン調整回路 2020aでは、副搬送波 Sscが第 1シフトレジスタ 202 2に入力され、遅延が与えられる一方、パイロット信号 Spは信号線 2026を介してそのまま出力される。その結果、パイロット信号 Spに対して、副搬送波 Sscの位相を遅らせることがでさる。

[0103] 本実施の形態に係るステレオ変調器 2100によると、クロック信号を用いて、副搬送波 Sscを遅延させて、ステレオ変調器 2100が搭載されるシステムにおいて副搬送波 Sscおよびパイロット信号 Spそれぞれが受ける遅延量の差 (すなわち位相差)をキヤンセルすることにより、セパレーシヨン特性の優れた信号を出力することができる。

[0104] また、図 5のセパレーシヨン調整回路 2020aによれば、クロック信号 CKの周波数を変化させることにより、遅延量を制御することができる。

[0105] もし、ステレオ変調器 2100が搭載されるシステムにおいて、パイロット信号 Spの位相遅れの方が小さい場合には、遅延回路 2030を、パイロット信号 Spの経路上に設け、副搬送波 Sscを信号線 2026に入力する構成とすればよい。

[0106] 図 6は、セパレーシヨン調整回路の第 2の構成例を示す回路図である。図 6のセパレーシヨン調整回路 2020bは、図 5のセパレーシヨン調整回路 2020aにスィッチ SW 20〜SW23を付加したものである。スィッチ SW20〜SW23は、遅延回路 2030に対して、副搬送波 Sscおよびパイロット信号 Spのヽずれを入力するかを切り換えるものである。システムの構成によっては、副搬送波 Sscの位相の方が大きく遅れる場合と、パイロット信号 Spの位相の方が大きく遅れる場合の両方が想定される。図 6のセパレーシヨン調整回路 2020aによれば、副搬送波 Sscとパイロット信号 Spの、ずれを遅延させるかを選択することができるため、両方の場合に対応することができる。

[0107] 図 7は、セパレーシヨン調整回路の第 3の構成例を示す回路図である。図 7のセパレーシヨン調整回路 2020c【こお!ヽて、遅延回路 2030ίま、第 1シフ卜レジスタ 2032、選択部 2034を含む。第 1シフトレジスタ 2032は、最大 mビットシフト可能なシフトレジスタである。たとえば、 mは、 32ビット、あるいは 64ビットであり、 m≥nが成り立つように設計する。何ビットのシフトレジスタを用いるかは、必要な遅延量の最大値と、クロック信号 CKの周波数とに応じて決定すればょ、。

[0108] 選択部 2034は、スィッチ SWbl〜SWbmを含む。選択部 2034は、第 1シフトレジスタ 2032から、 nビットシフトされた信号を選択して出力する。たとえば、選択部 2034 のスィッチ SWblをオンした場合、遅延回路 2030からは、副搬送波 Sscを 1クロックサイクルに相当する時間 Tckだけ遅延した信号が出力される。 64番目のスィッチ SW b64をオンした場合には、 Tck X 64だけ遅延した信号が出力される。

[0109] 副搬送波 Sscと、パイロット信号 Spが受ける遅延量の差は、周辺回路の構成によつて変化する。図 7のセパレーシヨン調整回路 2020cは、さまざまな遅延量に対応するために、シフト量を外部力も制御可能に構成したものである。すなわち、セパレーション調整回路の遅延回路 2030によりカウントされるサイクル数 nが、外部から制御可能となっている。

[0110] 図 7のセパレーシヨン調整回路 2020cによれば、選択部 2034のいずれのスィッチをオンするかによって、遅延時間を調節することができ、セパレーシヨン特性を改善することができる。また、クロック信号 CKの周波数が変化した場合にも、それに併せて選択部 2034を制御することにより、遅延時間を調節することができる。

[0111] 図 8は、セパレーシヨン調整回路の第 4の構成例を示す回路図である。図 8のセパレーシヨン調整回路 2020dは、図 7のセパレーシヨン調整回路 2020cに対して、第 2 シフトレジスタ 2036を付カ卩したことを特徴とする。第 2シフトレジスタ 2036は、入力された信号を、クロック信号 CKの 1クロックサイクルだけ遅延させる。遅延回路 2030には、副搬送波 Sscおよびパイロット信号 Spのいずれか一方が入力され、第 2シフトレジスタ 2036には他方が入力される。その結果、遅延回路 2030に入力された信号は、 Tck X nの遅延が与えられる一方、第 2シフトレジスタ 2036に入力された信号には Tckの遅延が与えられる。

[0112] 図 8のセパレーシヨン調整回路 2020dは、さらにスィッチ SW20〜SW23を備える。

スィッチ SW20〜SW23は、第 1シフトレジスタ 2032および第 2シフトレジスタ 2036 それぞれに対して、副搬送波 Sscおよびパイロット信号 Spの、ずれを入力するかを切り換える。

[0113] 図 8のセパレーシヨン調整回路 2020dによれば、入力された副搬送波 Sscおよびパィロット信号 Spは、いずれの同一のクロック信号で動作するシフトレジスタを介して出力されることになる。その結果、出力される副搬送波 Ssc'と、パイロット信号 Sp'の遅延量を、クロック信号の周期の定数倍に正確に設定することができる。

[0114] また、スィッチ SW20〜SW23を設けたこと〖こより、副搬送波 Sscとパイロット信号 Sp の、ずれを遅延させるかを選択することができる。

[0115] 本実施の形態に係るステレオ変調器 2100によれば、図 5から図 8に示したセパレーシヨン調整回路 2020を設け、副搬送波 Sscあるいはパイロット信号 Spに、位相遅延を与えることによって、周波数変調器 2120の VCOやループフィルタにお!/、て生じる位相ずれを補償することができ、セパレーシヨン特性を改善することができる。

[0116] セパレーシヨン調整回路 2020は、デジタル回路を用いて位相補償を行うため、非常に容量値の大きなキャパシタなどを用いずとも位相補償を行うことができ、回路を小型化することができる。また、図 5から図 8のセパレーシヨン調整回路 2020においては、クロック信号の周波数を変化させ、図 7、図 8のセパレーシヨン調整回路 2020 においては、さらに選択部 2034を制御することにより、遅延量を柔軟に設定することができ、さらにセットへの実装後であっても、遅延量を変更することができる。

[0117] 実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

[0118] 第 2の実施の形態では、シフトレジスタを、オシレータ 2040に入力される基準クロック信号を利用して動作させた。その結果、システムを簡易化することができるという利点を有している。し力しながら、シフトレジスタを動作させるためのクロック信号は、別系統力も供給される信号を利用してもよい。この場合、クロック信号の周波数によって、遅延時間を柔軟に設定できると、う利点を有する。

[0119] (第 3の実施の形態）

図 9は、本発明の第 3の実施の形態に係る FM送信機 3200の構成を示すブロック図である。この FM送信機 3200は、オーディオ信号をステレオコンポジット信号に変換し、周波数変調を行い、増幅してアンテナ力も送信する。このような FM送信機 320 0は、車載用オーディオにおいて、ケーブルを介さずに信号を送信する際に使用したり、あるいは携帯端末に内蔵され、据え置き型のオーディオ機器に対してオーディオ信号を送信する用途に用いることができる。

[0120] FM送信機 3200は、プリエンファシスフィルタ 3201L、 3201R、ステレオ変調器 32 02、可変利得増幅器 3110、周波数変調器 3100、電力増幅器 3204、制御部 3120 を備える。この FM送信機 3200は、各ブロックがひとつの LSIに集積ィ匕されてもよいし、別々の ICに分割して構成されてもよい。なお、図 9の FM送信機 3200は主要なブロックのみを簡略化して示すものであり、その他のフィルタなどの回路ブロックは省略している。

[0121] オーディオ信号源 3210は、 CDプレイヤや MDプレイヤ、メモリオーディオ、ハードディスクオーディオなどであって、オーディオ信号 S31を生成し、 FM送信機 3200へと出力する。プリエンファシスフィルタ 3201L、 3201Rは、ステレオの Lチャンネルと、 Rチャンネルに対応したオーディオ信号 S31L、 S 31Rそれぞれの周波数補正を行!ヽ、ステレオ変調器 3202に出力する。ステレオ変調器 3202は、プリエンファシスフィルタ 3201L、 3201Lから出力されるオーディオ信号 S31L，、 S31R，をステレオコンポジット信号 S32に変換する。ステレオコンポジット信号 S32は、可変利得増幅器 3110 へと入力される。

[0122] 可変利得増幅器 3110は、入力されたステレオコンポジット信号 S32を増幅し、その振幅を調節する。可変利得増幅器 3110の利得は、外部から制御可能となっている。可変利得増幅器 3110から出力されるステレオコンポジット信号 S33は、周波数変調器 3100に入力される。

[0123] 周波数変調器 3100は、可変利得増幅器 3110の出力信号であるステレオコンポジット信号 S33を変調信号とし、この変調信号にもとづいて周波数変調された被変調信号 S34を生成する。被変調信号 S34の周波数は、この FM送信機 3200が搭載される機器を制御する DSP (Digital Signal Processor)など（図示せず）によって制御される。

[0124] 周波数変調器 3100により生成された被変調信号 S34は、電力増幅器 3204によつて増幅され、アンテナ 3220から送信される。電力増幅器 3204は、可変利得増幅器 3110と同様に利得が制御可能となっている。

[0125] 制御部 3120には、図示しない DSPなどから、周波数変調器 3100から出力される被変調信号 S34の周波数を示す制御信号 S35が入力されている。制御部 3120は、可変利得増幅器 3110および電力増幅器 3204の利得を、制御信号 S35に応じて設定する。制御部 3120は、可変利得増幅器 3110および電力増幅器 3204に対して、それぞれ利得制御信号 S36、 S37を出力する。可変利得増幅器 3110、電力増幅器 3204の利得は、利得制御信号 S36、 S37に応じて設定される。利得の設定方法については後述する。

[0126] 図 10は、周波数変調器 3100の好ましい構成例を示す回路図である。周波数変調器 3100は、 VCO、分周器、位相比較器、ループフィルタを用いて PLLを構成し、 V COの入力信号にオーディオ信号を重畳する直接変調型の周波数変調器である。周波数変調器 3100は、入力端子 3102に変調信号として入力された入力信号 S33にもとづいて周波数変調し、出力端子 3104から被変調信号 S34を出力する。基準クロック端子 3106には、基準クロック信号 CKrefが入力される。本実施の形態において、入力信号 S33は、所定の直流バイアスが与えられており、たとえば、電源電位と接地電位の中点（VccZ2)にバイアスされて!/、る。

[0127] 周波数変調器 3100は、 VCO3012、分周器 3014、位相比較器 3016、ループフィルタ 3018、合成回路 3020、を含み、 1つの半導体基板上に一体集積化される。

[0128] 合成回路 3020は、演算増幅器 3010、第 1抵抗 R31、第 2抵抗 R32を含む。演算増幅器 3010は、反転入力端子に第 1抵抗 R31を介して入力信号 S33が入力される。この演算増幅器 3010には、たとえば、入力および出力電圧範囲が広いレールトウレール演算増幅器を用いる。演算増幅器 3010の回路構成は特に限定されるものではなぐ入力段に差動増幅回路を備えるものであればよい。 [0129] 第 2抵抗 R32は、演算増幅器 3010の出力端子と反転入力端子間の帰還経路に設けられる。 VCO3012には、演算増幅器 3010の出力電圧（以下、制御電圧 Ventという）が入力される。 VCO3012は、制御電圧 Ventに応じた周波数 frfを有する出力信号 S34を生成する。この出力信号 S34は、出力端子 3104から外部へと出力されるとともに、分周器 3014へと入力される。合成回路 3020は、図 10に示す構成とすることが望ましいが、演算増幅器を用いずに、抵抗およびカップリングキャパシタを利用した従来の構成としてもよい。

[0130] 分周器 3014は、 VCO3012の出力信号 (すなわち被変調信号 S34)を、 lZnに分周し、帰還信号 Sfbを出力する。位相比較器 3016には、分周器 3014から出力される周波数が frfZnの帰還信号 Sfbを、基準クロック端子 3106に入力される基準クロック信号 CKrefと比較し、 2つの信号の位相差に応じた電圧（以下、位相差電圧 V pcという）を出力する。位相比較器 3016には、どの構成のものを用いてもよぐたとえば、帰還信号 Sfbと、基準クロック信号 CKrefの位相差に応じて、チャージ信号またはデイスチャージ信号を出力する位相比較回路と、チャージ信号またはディスチヤージ信号に応じて、キャパシタを充放電するチャージポンプ回路によって構成することができる。

[0131] ループフィルタ 3018は、位相比較器 3016の出力信号である位相差電圧 Vpclの高周波成分を除去する。ループフィルタ 3018から出力される位相差電圧 Vpc2は、演算増幅器 3010の非反転入力端子へと入力される。本実施の形態において、ループフィルタ 3018は、第 1キャパシタ C31、第 2キャパシタ C32、第 3抵抗 R33を含むノッシブフィルタにて構成している。第 1キャパシタ C31は、位相比較器 3016の出力端子と接地間に設けられる。第 2キャパシタ C32および第 3抵抗 R33は直列に接続され、第 1キャパシタ C31と並列の経路に設けられている。もっとも、ループフィルタ 30 18の構成は実施の形態に限定されるものではなぐ所望のカットオフ周波数が得られればいかなる構成であってもよぐまた場合によっては、アクティブフィルタで構成してちよい。

[0132] 以上のように構成された周波数変調器 3100の動作について説明する。

入力端子 3102に入力される入力信号 S33と、ループフィルタ 3018から出力される位相差電圧 Vpc2と、制御電圧 Ventの間には、以下の関係式（1)が成り立つ。 Vcnt= (l +R32/R31) XVpc2-R32/R31 X S33 …式（1)

[0133] すなわち、演算増幅器 3010、第 1抵抗 R31、第 2抵抗 R32は、入力端子 3102〖こ入力される入力信号 S33に対しては、反転アンプとして機能する。この反転アンプの利得 G1は、第 1抵抗 R31、第 2抵抗 R32の抵抗値で決定され、 G1 =R32ZR31で与えられる。本実施の形態において、 R31 :R32= 10 : 1程度に設定するものとする。このときの利得 Ginvは、 20dB程度となる。

[0134] また、演算増幅器 3010、第 1抵抗 R31、第 2抵抗 R32は、ループフィルタ 3018力ら出力される位相差電圧 Vpc2に対しては、非反転アンプとして機能する。この非反転アンプの利得 G2は、第 1抵抗 R31、第 2抵抗 R32の抵抗値を用いて、 (1 +R32/ R31)で与えられる。

[0135] 演算増幅器 3010、第 1抵抗 R31、第 2抵抗 R32によって、入力信号 S33とループフィルタ 3018の出力信号である位相差電圧 Vpc2が重畳され、制御電圧 Ventが生成される。 VCO3012は、制御電圧 Ventに応じた周波数で発振することから、周波数変調器 3100は、入力信号 S33に応じて周波数変調された出力信号 S34を生成することができる。

[0136] この態様によれば、演算増幅器 3010の入力インピーダンスが高いため、ループフィルタ 3018のインピーダンスが、入力端子 3102側の回路に及ぼす影響を低減することができる。その結果、入力信号 S33からは、ループフィルタ 3018が見えないため、ループフィルタ 3018により、入力信号 S33の高域が減衰するのを防止し、信号の歪みを抑えることができる。

[0137] また、従来のように抵抗およびキャパシタを用いてカップリングする場合、ループフィルタ 3018から出力される信号力入力信号 S33側にリークする場合があつたが、本実施の形態に係る周波数変調器 3100においては、演算増幅器 3010の入力インピーダンスが高いため、この問題も解消することができる。

[0138] さらに、従来技術において、カップリングキャパシタを用いる場合、このキャパシタが他の回路素子とともにノ、ィパスフィルタを構成するため、その容量値を非常に大きくする必要があり、 IC化できず、外付け部品として設ける必要があった。これに対して、本実施の形態に係る周波数変調器 3100では、カップリングキャパシタを用いなくても、入力信号 S33を PLLの VCO3012の入力に重畳することができるため、外付け部品を減らすことができる。また、カップリングキャパシタを外部に設ける場合、 2つの端子を設ける必要があつたが、これらの端子も削減し、チップ面積を低減することができる。

[0139] 第 1抵抗 R31、第 2抵抗 R32の少なくとも一方を、可変抵抗として構成してもよい。この場合、 VCO3012の特性などに応じて、ループゲインや入力信号の振幅を調節することがでさる。

[0140] 演算増幅器 3010にレールトウレールアンプを用いた場合、 VCO3012の入力信号である制御電圧 Ventの電圧範囲を広く設定することができるため、周波数変調器 31 00から出力される被変調信号の周波数帯を広くとることができる。

[0141] 図 11は、図 10に示す VCO3012を用いた周波数変調器 3100の変調感度特性の一例を示す図である。図 11は、横軸が被変調信号の周波数 (変調周波数)を、縦軸が変調感度を示す。図 11に示す特性および数値は一例であって、実際の特性は周波数変調器 3100の構成などに応じて変わるものである。図 11に示すように、周波数変調器 3100の変調感度は、変調周波数 frfに応じて変化する。

[0142] 図 12は、制御部 3120により設定される可変利得増幅器 3110の利得 gと、変調周波数 frfの関係を示す図である。図 12は、横軸が被変調信号の周波数 frfを、縦軸が可変利得増幅器 3110の利得 gを示す。図 12に示すように、制御部 3120は、周波数変調器 3100の変調感度の周波数依存性を補正するように、可変利得増幅器 3110 の利得を設定する。すなわち、周波数変調器 3100の変調感度が高い周波数においては、可変利得増幅器 3110の利得 gを低下させ、逆に周波数変調器 3100の変調感度が低い周波数においては、可変利得増幅器 3110の利得を増加させる。

[0143] たとえば、あらカゝじめ周波数変調器 3100の変調感度の周波数依存性を測定しておき、測定した依存性にもとづいて、図 12に示す利得と周波数の関係を決定する。制御部 3120は、利得と周波数の関係を示すテーブルを保持するメモリ 3122を含んでもよい。

[0144] このように、可変利得増幅器 3110の利得を、周波数変調器 3100の変調周波数に応じて変化させることによって、周波数によらずに、変調度を一定に保つことができ、幅広、周波数帯域で、良好な変調信号を生成することができる。

[0145] 制御部 3120は、さらに電力増幅器 3204の利得を、変調周波数に応じて変化させる。図 13は、 FM送信機 3200の出力電力と周波数の関係を示す図である。図 13の実線は、電力増幅器 3204の利得を固定した場合の関係を示している。一般に、電力増幅器の利得は、周波数依存性を有しており、また、アンテナの放射特性や、各回路間に設けられるフィルタ（図示せず）によって、出力電力は、周波数依存性を有する。その結果、周波数によっては、十分に高い電力を送信できない場合がある。 F M送信機 3200から送信が許容される電力の上限は、電波法によって規定されているため、電力増幅器 3204の利得を増加することもできな、。

[0146] そこで、本実施の形態に係る FM送信機 3200において、制御部 3120は、電力増幅器 3204から出力される高周波信号の電力が一定となるように、被変調信号の周波数に対応して電力増幅器 3204の利得を設定する。図 13の破線は、電力増幅器 3 204の利得制御を行った場合の出力電力と周波数の関係を示す。あらカゝじめ、 FM 送信機 3200の出力電力と周波数の関係を測定しておき、測定結果にもとづいて電力増幅器 3204の利得と周波数の関係を示すテーブルを設定し、メモリ 3122に保持してちよい。

[0147] 電力増幅器 3204の利得制御を行うことによって、被変調信号の周波数が変わっても、 FM送信機 3200の送信電力を一定に保つことができる。

[0148] 実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

[0149] 第 3の実施の形態では、周波数変調器 3100の前段に、可変利得増幅器 3110を設ける構成としたが、周波数変調器 3100を図 10の構成とした場合、第 1抵抗 R31または第 2抵抗 R32の少なくとも一方を可変抵抗として、周波数変調器 3100と可変利得増幅器 3110を一体に構成してもよい。この場合、回路面積を削減することができる。

[0150] (第 4の実施の形態）図 14は、本発明の第 4の実施の形態に係る電圧生成回路 5100の構成を示す回路図である。電圧生成回路 5100は、電源端子 5102に印加された電源電圧 Vddと、接地端子 GNDに印加された接地電圧 (0V)を分圧し、出力端子 5104から出力する。本実施の形態において、電圧生成回路 5100は、電源電圧の中点電圧 VddZ2を生成するものとする。

[0151] 電圧生成回路 5100は、第 1分圧回路 5010、第 2分圧回路 5020、充電回路 5030 を備える。第 1分圧回路 5010は、電源端子 5102と接地端子 GND間に直列に接続された第 1抵抗 R51、第 2抵抗 R52を含む。本実施の形態において、第 1抵抗 R51、第 2抵抗 R52はペアリングして形成され、その抵抗値は等しく設計される。第 1抵抗 R 51、第 2抵抗 R52の抵抗値は、消費電流を低減するため、大きく設定するのが望ましぐたとえば、数十から 1Μ Ω程度の範囲に設定する。

[0152] 第 1抵抗 R51、第 2抵抗 R52の接続点は、出力端子 5104に接続される。出力端子 5104と接地端子 GND間には、出力キャパシタ C51が設けられる。電圧生成回路 51 00は、出力キャパシタ C51に現れる電圧（以下、基準電圧 Vrefという）を、出力端子 5104から出力する。基準電圧 Vrefの安定ィ匕のためには、出力キャパシタ C51の容量値は大きい方が望ましぐたとえば 0. 01 μ F力ら 1 μ Fの範囲に設定するのが好ましい。

[0153] 第 2分圧回路 5020は、電源端子 5102と接地端子 GND間に直列に接続された第 3抵抗 R53、第 4抵抗 R54を含む。第 3抵抗 R53、第 4抵抗 R54はペアリングして形成され、その抵抗値は等しく設計される。第 3抵抗 R53、第 4抵抗 R54の抵抗値は、消費電流を低減するため、大きく設定するのが望ましぐたとえば、数十から 1M Ω程度の範囲に設定する。なお、第 1抵抗 R51〜第 4抵抗 R54をすベて同じ抵抗値に設定し、すべてをペアリングして構成しても良い。

[0154] 充電回路 5030は、第 3抵抗 R53、第 4抵抗 R54の接続点の電圧（以下、検出電圧 Vdetという）を、出力端子 5104の基準電圧 Vrefと比較し、 Vdet> Vrefのときァクテイブ、 Vdetく Vrefのとき非アクティブとなる。充電回路 5030はアクティブのとき、出力キャパシタ C51に対して充電電流 Iclを供給し、非アクティブのとき電流の供給を停止する。 [0155] 充電回路 5030は、第 5抵抗 R55、第 1スィッチ SW51、第 1コンパレータ 5032を含む。第 5抵抗 R55および第 1スィッチ SW51は、電源端子 5102と出力端子 5104間に直列に接続される。第 1コンパレータ 5032は、検出電圧 Vdetと、出力端子 5104 の基準電圧 Vrefを比較する。第 1スィッチ SW51は、第 1コンパレータ 5032の出力信号に応じてオンオフする。すなわち、第 1スィッチ SW51は、 Vdet>Vrefのときォン、 Vdetく Vrefのときオフする。充電回路 5030は、第 1スィッチ SW51がオンのときアクティブ、第 1スィッチ SW51がオフのとき非アクティブとなる。第 1スィッチ SW51は、 MOSトランジスタある、はバイポーラトランジスタを用いて構成することができる。

[0156] 第 5抵抗 R55の抵抗値は、第 1抵抗 R51〜第 4抵抗 R54の抵抗値の lZlOOO倍から 1/10の範囲に設定するのが望ましい。たとえば、第 1抵抗 R51〜第 4抵抗 R54を 500k Ωとした場合、第 5抵抗 R55は、 lk Ω程度とする。

[0157] 実施の形態において、第 1コンパレータ 5032は、入力オフセット電圧 Vof siを有することが望ましい。入力オフセット電圧 Vof siの値は、数十 mV〜数百 mV程度、より具体的には、 10mVから 300mV程度に設定するのが好ましい。第 1コンパレータ 50 32に入力オフセット電圧 Vofslを設定した場合、第 1スィッチ SW51は、 Vdet>Vre f + Vof siのときオン、 Vdet < Vref + Vof siのときオフとなる。

[0158] 以上のように構成された電圧生成回路 5100によれば、定常状態において、出力端子 5104力ら、 Vref = Vdd X R52/ (R51 +R52) =VddZ2で与えられる基準電圧が生成される。出力端子 5104から出力される基準電圧 Vrefは、ノッファ回路 BUF1 、 BUF2を介して、他の回路ブロックへと供給される。

[0159] 以上のように構成された電圧生成回路 5100の電源電圧変動時の動作について説明する。以下、電源電圧変動の一例として、電源電圧の立ち上がりの場合について説明する。

[0160] はじめに、本発明の効果を、より明確とするために、充電回路 5030を設けない場合の動作について説明する。図 15は、充電回路 5030を設けない場合の電圧生成回路の動作波形図である。図 15および後述の図 16は、説明を簡潔にするため、縦軸および横軸を適宜拡大、縮小して示している。

[0161] 時刻 t0に電源が投入され、電源電圧 Vddが立ち上がり、時刻 tlに所定の電圧 Vdd 1に達する。充電回路 5030を設けない場合、出力キャパシタ C51に対する充電経路は、第 1抵抗 R51のみである。ここで、出力キャパシタ C51と第 1抵抗 R51は時定数回路を形成しており、上述のように、出力キャパシタ C51の容量値は電圧の安定ィ匕のため大きく設定され、さらに第 1抵抗 R51の抵抗値も低消費電力化のために大きく設定される。したがって、出力キャパシタ C51および第 1抵抗 R51の時定数は非常に大きくなるため、基準電圧 Vrefの立ち上がりは、図 15に示すように、電源電圧 Vddに遅れて立ち上がり、時刻 t2に、所定の電圧 VddlZ2に達する。

[0162] つぎに、充電回路 5030を備えた本実施の形態に係る電圧生成回路 5100の動作について説明する。図 16は、充電回路 5030を設けた本実施の形態に係る電圧生成回路 5100の動作波形図である。

[0163] 電源電圧 Vddが上昇すると、電源電圧 Vddを分圧して得られる検出電圧 Vdetが電源電圧 Vddに追従して上昇する。時刻 tOにおいて、 Vdet<Vref+Vofslが成り立つており、充電回路 5030は非アクティブである。このとき、出力キャパシタ C51は第 1 抵抗 R51を介して充電されるため、基準電圧 Vrefは緩やかに上昇し始める。

[0164] 時刻 tlに、 Vdet > Vref +Vof siとなると、第 1スィッチ SW51がオンし、充電回路 5 030がアクティブとなる。充電回路 5030がアクティブとなると、出力キャパシタ C51が第 1スィッチ SW51および第 5抵抗 R55を含む経路によって充電される。上述のように、第 5抵抗 R55の抵抗値は、第 1抵抗 R51の抵抗値に比べて低く設定されるため、時定数が低下し、基準電圧 Vrefは、急速に上昇し始める。

[0165] 時刻 t2に、電源電圧 Vddが、所定値 Vddlに達し、その後、時刻 t3に、基準電圧 V detが、電圧（VddlZ2— Vofsl)に達すると、 Vdetく Vref +Vof siとなり、第 1スィツチ SW51がオフとなる。時刻 t3以降、出力キャパシタ C51は第 1抵抗 R51によって充電され、基準電圧 Vrefは緩やかに上昇し、時刻 t4に、 VddlZ2に達する。

[0166] このように、本実施の形態に係る電圧生成回路 5100によれば、電源電圧 Vddが立ち上がる際に、電源電圧 Vddに追従する検出電圧 Vdetの立ち上がりに対して、出力端子 5104の基準電圧 Vrefの立ち上がりが遅れるため、充電回路 5030がアクティブとなる。第 1スィッチ SW51をオンして、抵抗値の低い第 5抵抗 R55を介して充電することにより、第 1抵抗 R51のみで充電する場合に比べて、短時間で基準電圧 Vrefを上昇させることができる。

[0167] また、充電回路 5030の第 1コンパレータ 5032に入力オフセット電圧 Vofslを設定した場合、電源電圧 Vddや基準電圧 Vrefのわずかな変動によって充電回路 5030 の第 1スィッチ SW51がオンオフが切り換えられるのを防止することができる。特に、電源電圧 Vddのリップルによって、第 1スィッチ SW51がオン、オフを繰り返すのを防止することができ、基準電圧 Vrefをより安定ィ匕することができる。

[0168] さら〖こ、充電回路 5030は、検出電圧 Vdetが、基準電圧 Vrefの差が小さくなつても、 Vdet > Vref (オフセット電圧が設定される場合、 Vdet>Vref +Vofsl)が成り立てば、充電回路 5030はアクティブとなるため、基準電圧 Vrefが、電源電圧 Vddの中点電圧 VddZ2にほぼ等しくなるまで、充電回路 5030によって基準電圧 Vrefを上昇させることがでさる。

[0169] 次に、電圧生成回路の変形例について説明する。図 17は、電圧生成回路 5100の変形例の構成を示す回路図である。図 17において、図 14と同一または同等の構成要素には同一の符号を付し、適宜説明を省略する。以下、相違点を中心に説明する

[0170] 図 17の電圧生成回路 5100bは、図 14の電圧生成回路 5100に、放電回路 5040 を付加したことを特徴とする。放電回路 5040は、第 3抵抗 R53、第 4抵抗 R54の接続点に現れる検出電圧 Vdetが、出力端子 5104に現れる基準電圧 Vrefより低いときァクティブとなり、出力キャパシタ C51から電流を引き抜く。

[0171] 放電回路 5040は、充電回路 5030と同様に構成される。放電回路 5040は、第 6抵抗 R56、第 2スィッチ SW52、第 2コンパレータ 5042を含む。

第 6抵抗 R56および第 2スィッチ SW52は、接地端子 GNDと出力端子 5104間に直列に接続される。第 2コンパレータ 5042は、第 3抵抗 R53、第 4抵抗 R54の接続点に現れる検出電圧 Vdetを、出力端子 5104の基準電圧 Vrefと比較する。第 2スイツチ SW52は、第 2コンパレータ 5042の出力信号に応じてオンオフが制御される。第 2 コンパレータ 5042は、入力オフセット電圧 Vofs2を有して!/ヽても良!ヽ。

[0172] 第 2コンパレータ 5042に入力オフセット電圧 Vofs2を設定した場合、第 2スィッチ S W52は、 Vdetく Vref— Vofsのときオン、 Vdet > Vref— Vofsのときオフとなる。 [0173] 第 6抵抗 R56の抵抗値は、第 1抵抗 R51〜第 4抵抗 R54の抵抗値の lZlOOO倍から 1Z10の範囲に設定するのが好ましい。さらに、第 6抵抗 R56と第 5抵抗 R55の抵抗値を同一に設定し、ペアリングして形成してもよい。

[0174] また、充電回路 5030に加えて、放電回路 5040を設けることにより、電圧生成回路 5100bの停止時において、基準電圧 Vrefを直ちに低下させることができる。

[0175] また、第 1コンパレータ 5032および第 2コンパレータ 5042に入力オフセット電圧を設定することにより、基準電圧 Vrefと検出電圧 Vdetがほぼ等しい電圧範囲において、第 1スィッチ SW51と第 2スィッチ SW52が交互にオンオフするのを防止することができる。

[0176] 図 18は、上述の実施の形態に係る電圧生成回路 5100を利用した信号処理回路の構成例を示すブロック図である。図 18の信号処理回路 5200は、電圧生成回路 51 00から出力される中点電圧 VddZ2を基準電圧として所定の信号処理を行う。所定の信号処理としては、オーディオ信号の増幅や、アクティブフィルタによるフィルタリングなどが例示される。

[0177] 以下、図 18の信号処理回路 5200は、オーディオ信号をステレオコンポジット信号に変換し、周波数変調を行い、増幅してアンテナカゝら送信するステレオ FM送信回路として説明する。このような信号処理回路 (以下 FM送信回路ともいう） 5200は、車載用オーディオにおいて、ケーブルを介さずに信号を送信する際に使用したり、あるいは携帯端末に内蔵され、据え置き型のオーディオ機器に対してオーディオ信号を送信する用途に用いることができる。

[0178] FM送信回路 5200は、電圧生成回路 5100、プリエンファシスフィルタ 5110L、 51 10R、ステレオ変調器 5120、周波数変調器 5130、電力増幅器 5140を備える。この FM送信回路 5200は、各ブロックがひとつの LSIに集積化されてもよいし、別々の IC に分割して構成されてもよい。なお、図 14の FM送信回路 5200は主要なブロックのみを簡略化して示すものであり、その他のフィルタなどの回路ブロックは省略している

[0179] オーディオ信号源 5210は、 CDプレイヤや MDプレイヤ、メモリオーディオ、ハードディスクオーディオなどであって、オーディオ信号 S51を生成し、 FM送信回路 5200 へと出力する。プリエンファシスフィルタ 5110L、 5110Rは、ステレオ信号の Lチャンネルと、 Rチャンネルに対応したオーディオ信号 S51L、 S51Rそれぞれの周波数補正を行い、ステレオ変調器 5120に出力する。ステレオ変調器 5120は、プリェンファシスフィルタ 5110L、 5110Lから出力されるオーディオ信号 SL、 SRをステレオコンポジット信号 Scに変換する。ステレオコンポジット信号 Scは、周波数変調器 5130へと入力される。

[0180] 周波数変調器 5130は、ステレオコンポジット信号 Scを変調信号とし、この変調信号にもとづいて周波数変調された高周波の被変調信号 S53を生成する。周波数変調器 5130は、たとえば、 VCO、分周器、位相比較器、ループフィルタを用いて構成された PLL (Phase Locked Loop)を含み、 VCOの入力信号にオーディオ信号を重畳する直接変調型の周波数変調器である。周波数変調器 5130により生成された被変調信号 S53は、電力増幅器 5140によって増幅され、アンテナ 5220から送信される。

[0181] 電圧生成回路 5100は、電池 5230から出力される電池電圧 Vbatを電源電圧 Vdd とし、この電源電圧 Vddにもとづいて基準電圧 Vrefを生成する。電池電圧 Vddは、電圧生成回路 5100の他、各ブロックへと供給される。電圧生成回路 5100により生成された基準電圧 Vrefは、バッファ BUF1〜BUF3を介して、それぞれプリェンファシスフィルタ 5110、ステレオ変調器 5120、周波数変調器 5130、その他の増幅器など、電源電圧 Vddの中点電圧 VddZ2を必要とする各ブロックへと出力される。すなわち、ステレオ変調器 5120および周波数変調器 5130の少なくとも一方は、電圧生成回路 5100から出力される中点電圧 Vddにもとづき動作するのが望ましい。

[0182] このように構成された図 18の FM送信回路 5200では、実施の形態に係る電圧生成回路 5100によって、電源投入後、短時間で中間電圧 VddZ2を生成することができるため、信号処理を開始するまでの期間を短縮することができる。

[0183] 実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

[0184] 第 4の実施の形態に係る電圧生成回路 5100では、充電回路 5030あるいは放電回路 5040の充電、放電経路上に第 5抵抗 R55あるいは第 6抵抗 R56を設ける構成としたが、これには限定されない。たとえば、充電回路 5030、放電回路 5040に、第 5 抵抗 R55、第 6抵抗 R56を設けない構成としてもよい。

[0185] 図 18の FM送信回路 5200は、電池駆動される場合について説明した力これには限定されず、その他の電源装置カゝら出力される電圧によって駆動されてもよい。また、第 4の実施の形態に係る電圧生成回路 5100の用途は、オーディオ信号処理回路に限定されるものではなぐその他の中点電圧 VddZ2を利用する信号処理回路に広く利用することができる。

[0186] 電圧生成回路 5100は、電源電圧 Vddと接地電位を分圧するものであるが、接地電位は、 0Vには限定されず、負の電源電圧— Vddも包含する。

[0187] 実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。

産業上の利用可能性

[0188] 本発明は、無線送信機に利用することができる。

Claims

請求の範囲

[1] 反転入力端子に第 1抵抗を介して入力信号が入力された演算増幅器と、

前記演算増幅器の出力端子と反転入力端子間の帰還経路に設けられた第 2抵抗と、

前記演算増幅器の出力信号が入力された電圧制御発振器と、

前記電圧制御発振器の出力信号を分周する分周器と、

前記分周器の出力信号を、基準クロック信号と比較し、位相差に応じた電圧を出力する位相比較器と、

前記位相比較器の出力電圧の高周波成分を除去し、前記演算増幅器の非反転入力端子へと出力するフィルタと、

を備えることを特徴とする周波数変調器。

[2] 前記第 1抵抗の抵抗値を前記第 2抵抗の抵抗値より高く設定したことを特徴とする請求項 1に記載の周波数変調器。

[3] 前記第 1、第 2抵抗の少なくとも一方は、可変抵抗であることを特徴とする請求項 1 に記載の周波数変調器。

[4] 前記演算増幅器は、レイルアンプであることを特徴とする請求項 1から 3のいずれかに記載の周波数変調器。

[5] 前記フィルタは、ノッシブフィルタであることを特徴とする請求項 1から 3のいずれかに記載の周波数変調器。

[6] 前記入力信号は、ステレオコンポジット信号であることを特徴とする請求項 1から 3の

V、ずれかに記載の周波数変調器。

[7] 1つの半導体基板上に一体集積化されたことを特徴とする請求項 1から 3のいずれかに記載の周波数変調器。

[8] オーディオ信号をステレオコンポジット信号に変換するステレオ変調部と、

前記ステレオ変調部から出力されるステレオコンポジット信号にもとづいて周波数変調を行い、被変調信号を出力する請求項 1から 3のいずれかに記載の周波数変調器と、

前記周波数変調器から出力される被変調信号を増幅する増幅器と、を備えることを特徴とする FM送信回路。

[9] ステレオ信号と、副搬送波と、パイロット信号とにもとづき、ステレオコンポジット信号を生成するステレオ変調器であって、

入力された信号を、所定のクロック信号を nサイクル (nは自然数)カウントする時間、遅延させる遅延回路を含み、前記副搬送波および前記パイロット信号の!、ずれか一方を当該遅延回路に入力して遅延させるセパレーシヨン調整回路と、

前記セパレーシヨン調整回路から出力される前記副搬送波と、前記ステレオ信号とを合成するマルチプレクサと、

前記セパレーシヨン調整回路から出力される前記パイロット信号と、前記マルチプレクサの出力信号とを合成するパイロット信号合成部と、

を備えることを特徴とするステレオ変調器。

[10] 前記セパレーシヨン調整回路の遅延回路によりカウントされるサイクル数 nは、外部力制御可能であることを特徴とする請求項 9に記載のステレオ変調器。

[11] 前記セパレーシヨン調整回路の遅延回路は、クロック信号に応じて動作する第 1シフトレジスタを含み、当該第 1シフトレジスタによって、 nビットシフトした信号を出力することを特徴とする請求項 9に記載のステレオ変調器。

[12] 前記セパレーシヨン調整回路の遅延回路は、

最大 mビット (mは、 m≥nを満たす整数)シフト可能な第 1シフトレジスタと、前記第 1シフトレジスタから、 nビットシフトされた信号を選択して出力する選択部と、を含むことを特徴とする請求項 9または 10に記載のステレオ変調器。

[13] 前記セパレーシヨン調整回路は、

前記遅延回路に対して、前記副搬送波および前記パイロット信号の!、ずれを入力するかを切り換えるスィッチをさらに含むことを特徴とする請求項 9から 11のいずれかに記載のステレオ変調器。

[14] 前記セパレーシヨン調整回路は、

入力された信号を、前記クロック信号の 1クロックサイクルだけ遅延させる 1ビットの第 2シフトレジスタをさらに含み、

前記副搬送波および前記パイロット信号のうち、他方を、当該第 2シフトレジスタに入力して遅延させることを特徴とする請求項 11に記載のステレオ変調器。

[15] 前記セパレーシヨン調整回路は、

前記第 1シフトレジスタおよび前記第 2シフトレジスタそれぞれに対して、前記副搬送波および前記パイロット信号のいずれを入力するかを切り換えるスィッチをさらに含むことを特徴とする請求項 14に記載のステレオ変調器。

[16] 前記クロック信号は、前記副搬送波および前記パイロット信号を生成するために使用される基準クロック信号と起源を同じくする信号であることを特徴とする請求項 9から 11の、ずれかに記載のステレオ変調器。

[17] 1つの半導体基板上に一体集積化されたことを特徴とする請求項 9から 11のいずれかに記載のステレオ変調器。

[18] オーディオ信号をステレオコンポジット信号に変換する請求項 9から 11のいずれかに記載のステレオ変調器と、

前記ステレオ変調器から出力される前記ステレオコンポジット信号によって周波数変調された被変調信号を生成する周波数変調器と、

前記周波数変調器により生成された被変調信号を増幅する電力増幅器と、を備えることを特徴とする FM送信回路。

[19] 前記ステレオ変調器と、前記周波数変調器と、前記電力増幅器は、ひとつの半導体基板上に一体集積化されたことを特徴とする請求項 18に記載の FM送信回路。

[20] 入力信号を増幅し、その振幅を調節する可変利得増幅器と、

前記可変利得増幅器の出力信号を変調信号とし、この変調信号にもとづいて周波数変調された被変調信号を生成する直接型の周波数変調器と、

前記可変利得増幅器の利得を、前記周波数変調器により生成される被変調信号の周波数に対応して設定する利得制御部と、

を備えることを特徴とする FM送信回路。

[21] 前記利得制御部は、前記周波数変調器の変調感度の周波数依存性を補正するように前記可変利得増幅器の利得を設定することを特徴とする請求項 20に記載の FM 送信回路。

[22] 前記利得制御部は、前記被変調信号の周波数と、前記可変利得増幅器の利得の関係を示すテーブルを保持するメモリを含むことを特徴とする請求項 20または 21に記載の FM送信回路。

[23] 前記周波数変調器は、

電圧制御発振器と、

前記電圧制御発振器の出力信号を分周する分周器と、

前記位相比較器の出力電圧の高周波成分を除去するフィルタと、

前記フィルタの出力信号に、前記可変利得増幅器の出力信号を重畳する合成回路と、

を含むことを特徴とする請求項 20または 21に記載の FM送信回路。

[24] 前記合成回路は、

非反転入力端子に前記フィルタの出力信号が入力された演算増幅器と、一端が前記演算増幅器の反転入力端子に接続され、他端に前記入力信号が入力された第 1抵抗と、

を含むことを特徴とする請求項 23に記載の FM送信回路。

[25] 前記入力信号は、ステレオコンポジット信号であることを特徴とする請求項 20または

21に記載の FM送信回路。

[26] 1つの半導体基板上に一体集積化されたことを特徴とする請求項 20または 21に記載の FM送信回路。

[27] オーディオ信号をステレオコンポジット信号に変換し、前記可変利得増幅器に出力するステレオ変調部と、

前記周波数変調器により生成された被変調信号を増幅する電力増幅器と、をさらに備え、前記半導体基板上に一体集積化されたことを特徴とする請求項 26 に記載の FM送信回路。

[28] 変調信号にもとづ!/、て周波数変調された被変調信号を生成する直接型の周波数変調器と、

前記周波数変調器により生成された被変調信号を増幅する電力増幅器と、前記電力増幅器の利得を、前記周波数変調器により生成される被変調信号の周波数に対応して設定する利得制御部と、

を備えることを特徴とする FM送信回路。

[29] 前記利得制御部は、前記電力増幅器から出力される高周波信号の電力が一定となるように、前記被変調信号の周波数に対応して前記電力増幅器の利得を設定することを特徴とする請求項 28に記載の FM送信回路。

[30] 前記利得制御部は、前記被変調信号の周波数と前記電力増幅器の利得の関係を示すテーブルを保持するメモリを含むことを特徴とする請求項 28または 29に記載の FM送信回路。

[31] 前記周波数変調器は、

電圧制御発振器と、

前記電圧制御発振器の出力信号を分周する分周器と、

前記フィルタの出力信号に、前記変調信号を重畳する合成回路と、

を含むことを特徴とする請求項 28または 29に記載の FM送信回路。

[32] 前記合成回路は、

非反転入力端子に前記フィルタの出力信号が入力された演算増幅器と、一端が前記演算増幅器の反転入力端子に接続され、他端に変調信号が入力された第 1抵抗と、

を含むことを特徴とする請求項 31に記載の FM送信回路。

[33] 前記変調信号は、ステレオコンポジット信号であることを特徴とする請求項 28または 29に記載の FM送信回路。

[34] 1つの半導体基板上に一体集積化されたことを特徴とする請求項 28または 29に記載の FM送信回路。

[35] オーディオ信号をステレオコンポジット信号に変換し、前記周波数変調器に出力するステレオ変調部と、

前記周波数変調器により生成された被変調信号を増幅する電力増幅器と、をさらに備え、前記半導体基板上に一体集積化されたことを特徴とする請求項 34 に記載の FM送信回路。

[36] 電源端子に印加された電源電圧と、接地端子に印加された接地電圧を分圧し、出力端子から出力する電圧生成回路であって、

前記電源端子と前記接地端子間に直列に接続された第 1、第 2抵抗を含み、 2つの抵抗の接続点が、前記出力端子に接続された第 1分圧回路と、

前記出力端子と前記接地端子間に設けられた出力キャパシタと、

前記電源端子と前記接地端子間に直列に接続された第 3、第 4抵抗を含む第 2分圧回路と、

前記第 3、第 4抵抗の接続点の電圧が、前記出力端子の電圧より高いときァクティブとなり、前記出力キャパシタに電流を供給する充電回路と、

を備えることを特徴とする電圧生成回路。

[37] 前記充電回路は、

前記電源端子と前記出力端子間に直列に接続された第 1スィッチと、

前記第 3、第 4抵抗の接続点の電圧を、前記出力端子の電圧と比較する第 1コンパレータと、

を含み、前記第 1スィッチは、前記第 1コンパレータの出力信号に応じてオンオフすることを特徴とする請求項 36に記載の電圧生成回路。

[38] 前記充電回路は、前記第 1スィッチと直列に接続された第 5抵抗をさらに含むことを特徴とする請求項 37に記載の電圧生成回路。

[39] 前記第 5抵抗の抵抗値を、前記第 1、第 2、第 3、第 4抵抗の抵抗値の 1Z1000倍から 1Z10の範囲に設定したことを特徴とする請求項 38に記載の電圧生成回路。

[40] 前記第 1コンパレータは、入力オフセット電圧を有することを特徴とする請求項 37に記載の電圧生成回路。

[41] 前記第 3、第 4抵抗の接続点の電圧が、前記出力端子の電圧より低いときァクティブとなり、前記出力キャパシタカ電流を引き抜く放電回路をさらに備えることを特徴とする請求項 36から 40のいずれかに記載の電圧生成回路。

[42] 前記放電回路は、

前記接地端子と前記出力端子間に直列に接続された第 2スィッチと、

前記第 3、第 4抵抗の接続点の電圧を、前記出力端子の電圧と比較する第 2コンパレータと、

を含み、前記第 2スィッチは、前記第 2コンパレータの出力信号に応じてオンオフすることを特徴とする請求項 41に記載の電圧生成回路。

[43] 前記放電回路は、前記第 2スィッチと直列に接続された第 6抵抗をさらに含むことを特徴とする請求項 42に記載の電圧生成回路。

[44] 前記第 6抵抗の抵抗値を、前記第 1、第 2、第 3、第 4抵抗の抵抗値の 1Z1000倍から 1Z10の範囲に設定したことを特徴とする請求項 43に記載の電圧生成回路。

[45] 前記第 2コンパレータは、入力オフセット電圧を有することを特徴とする請求項 42に記載の電圧生成回路。

[46] 前記第 1分圧回路の前記第 1抵抗および前記第 2抵抗、前記第 2分圧回路の前記第 3抵抗および前記第 4抵抗は、それぞれペアリングして形成されることを特徴とする請求項 36に記載の電圧生成回路。

[47] 請求項 36または 41に記載の電圧生成回路を含み、当該電圧生成回路力も出力される電圧を基準電圧として、所定の信号処理を行うことを特徴とする信号処理回路。

[48] オーディオ信号をステレオコンポジット信号に変換するステレオ変調器と、

前記周波数変調器により生成された被変調信号を増幅する電力増幅器と、を含み、前記ステレオ変調器および前記周波数変調器の少なくとも一方は、前記電圧生成回路から出力される電圧にもとづき動作することを特徴とする請求項 47に記載の信号処理回路。ひとつの半導体基板上に一体集積化したことを特徴とする請求項 47に記載の信号処理回路。