CN116260405B - 一种nfc读写芯片数字功率放大器的实现方法及系统 - Google Patents
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Abstract
本发明公开的一种NFC读写芯片数字功率放大器的实现方法及系统，针对工作在13.56MHz的NFC读写芯片发射端功率放大器，通过一组时钟、一组数字控制方式和一组功率放大晶体管，实现直接发射正弦波形功率。在锁相环中振荡器采用延迟VCO的结构，从中间抽头输出多路时钟的方式、经过数字PA逻辑控制电路实现对数字功率放大器的参数控制、实现发射正弦电压或电流信号的能力，从而大大降低了振荡器的工作频率、简化了设计、降低实现难度及成本可以节省芯片外部天线系统的电磁兼容滤波元件，减小PCB板级模组尺寸。
Description
技术领域
本发明涉及近场通信技术领域，更具体的，涉及一种NFC读写芯片数字功率放大器的实现方法及系统。
背景技术
具备NFC功能的终端设备已经被广泛应用，其中的终端设备中大多数属于手持设备，对于应用于手持设备终端的体积需求越来越小。目前，通常的数字功率放大器PA的实现方式是通过高频时钟，如通过LC（电感电容）结构的振荡器产生64×13.56MHz、或者128×13.56MHz的高频时钟，对PA进行控制，从而实现正弦波的拟合、平滑。由于LC振荡器的频率达到GHz量级，所以对于工艺的L电感模型、器件射频模型、以及寄生参数提取精度都有较高的需求，同时设计难度、复杂度也大大提高，成本也比较高。
因此亟需一种复杂度低的用于NFC读写芯片的数字功率放大器实现方法，通过较为简单的电路架构，降低开发难度、降低对于工艺的依赖程度，实现数字功率放大器PA发射正弦波信号的目标。
发明内容
为了解决上述技术问题，本发明提出了一种NFC读写芯片数字功率放大器的实现方法及系统。
本发明第一方面提供了一种NFC读写芯片数字功率放大器的实现方法，包括：
S01：参考时钟CLK27.12MHz输入锁相环PLL的内部模块鉴频鉴相器PFD；
S02：所述鉴频鉴相PFD输出信号经过电荷泵CP、低通滤波器LP产生压控振荡器VCO的控制信号；
S03：所述压控振荡器VCO产生CK1、CK2、CK3、CK4间隔均匀的4路时钟，CK4经反向后输出给鉴频鉴相器PFD；
S04：数字PA控制逻辑对来自于压控振荡器VCO的4路延迟均匀的时钟CK1、CK2、CK3、CK4进行处理，生成控制功率放大器PA1 的第一控制信号、生成控制功率放大器PA2 的第二控制信号；
S05：功率放大器PA1的第一控制信号包含多路控制信号，对功率放大器PA1的输出功率进行调节，输出功率的变化是周期性的逐渐由小变大、再由大变小；功率放大器PA2的第二控制信号与第一控制信号周期相同、相位相差13.56MHz 的半周期。
本方案中，锁相环模块中压控振荡器VCO通过四级延迟单元、一级反向单元实现，其中每级延迟单元延迟时间均匀，并且输出CK1、CK2、CK3、CK4 共四路时钟信号给数字PA控制逻辑。
本方案中，所述数字PA控制逻辑输出信号为第一控制信号、第二控制信号，分别控制功率放大器PA1、功率放大器PA2。
本方案中，所述数字PA控制逻辑的输入信号为四级延迟均匀的时钟信号，信号频率为27.12MHz。
本方案中，所述数字PA控制逻辑输出的第一控制信号中的相邻控制信号之间的延迟时间与输入信号相邻时钟信号之间的延迟时间相同，所述第一控制信号对功率放大器PA1的输出功率进行调节，实现输出功率的正弦拟合；
所述数字PA控制逻辑输出的第二控制信号内的相邻信号之间的延迟时间与输入信号中相邻时钟信号之间的延迟时间相同，所述第二控制信号对功率放大器PA2的输出功率进行调节，实现输出功率的正弦拟合。
本方案中，所述数字PA控制逻辑输出的第一控制信号、第二控制信号与功率放大器PA1、功率放大器PA2的各子单元一一对应；
所述功率放大器PA1及功率放大器PA2由与各组控制信号中控制信号等同数量的子单元构成。
本方案中，所述压控振荡器VCO输出频率为27.12MHz；
当压控振荡器VCO为偶数级延迟单元、一级反向单元组成时，输出频率通过锁相环PLL的分频比例设置输出参考时钟27.12MHz偶数倍频的多路时钟信号给数字PA控制逻辑。
本发明第二方面提供了一种NFC读写芯片数字功率放大器的实现系统，包括如下模块：锁相环PLL的内部鉴频鉴相器PFD、电荷泵CP、低通滤波器LP、压控振荡器VCO、数字PA控制逻辑、功率放大器PA1、功率放大器PA2，系统存储器中包括一种NFC读写芯片数字功率放大器的实现方法程序，所述一种NFC读写芯片数字功率放大器的实现方法程序被系统处理器执行时实现如下步骤：
参考时钟CLK27.12MHz输入锁相环PLL的内部模块鉴频鉴相器PFD；
所述鉴频鉴相PFD输出信号经过电荷泵CP、低通滤波器LP产生压控振荡器VCO的控制信号；
所述压控振荡器VCO产生CK1、CK2、CK3、CK4间隔均匀的4路时钟，CK4经反向后输出给鉴频鉴相器PFD；
数字PA控制逻辑对来自于压控振荡器VCO的4路延迟均匀的时钟CK1、CK2、CK3、CK4进行处理，生成控制功率放大器PA1 的第一控制信号、生成控制功率放大器PA2 的第二控制信号；
功率放大器PA1的第一控制信号包含多路控制信号，对功率放大器PA1的输出功率进行调节，输出功率的变化是周期性的逐渐由小变大、再由大变小；功率放大器PA2的第二控制信号与第一控制信号周期相同、相位相差13.56MHz 的半周期。
本发明提出了一种NFC读写芯片数字功率放大器实现方法及系统，通过较为简单的电路架构，降低了开发难度、降低了对于工艺的依赖程度，便利的实现了数字功率放大器PA发射正弦波信号的目标，其锁相环中振荡器采用延迟VCO的结构，从中间抽头输出多路时钟的方式、经过数字PA逻辑控制电路实现对数字功率放大器的参数控制、实现发射正弦电压或电流信号的能力，从而大大降低了振荡器的工作频率、简化了设计、降低实现难度及成本。同时，本方法降低了PCB板级设计难度和设计复杂度，降低了外部天线系统的匹配调试复杂度，节省了板级研发时间成本。
附图说明
图1示出了本发明一种NFC读写芯片数字功率放大器实现方法的流程图；
图2示出了本发明一种NFC读写芯片数字功率放大器实现系统的电路框图；
图3示出了本发明一种NFC读写芯片数字功率放大器实现方法的时序示意图；
图4示出了本发明数字功率放大器的归一化的电流时间曲线图。
具体实施方式
为了能够更清楚地理解本发明的上述目的、特征和优点，下面结合附图和具体实施方式对本发明进行进一步的详细描述。需要说明的是，在不冲突的情况下，本申请的实施例及实施例中的特征可以相互组合。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是，本发明还可以采用其他不同于在此描述的其他方式来实施，因此，本发明的保护范围并不受下面公开的具体实施例的限制。
图1示出了本发明一种NFC读写芯片数字功率放大器实现方法的流程图；
如图1所示，本发明第一方面提供了一种NFC读写芯片数字功率放大器实现方法，包括：
S01：参考时钟CLK27.12MHz输入锁相环PLL的内部模块鉴频鉴相器PFD；
S02：所述鉴频鉴相PFD输出信号经过电荷泵CP、低通滤波器LP产生压控振荡器VCO的控制信号；
S03：所述压控振荡器VCO产生CK1、CK2、CK3、CK4间隔均匀的4路时钟，CK4经反向后输出给鉴频鉴相器PFD；
S04：数字PA控制逻辑对来自压控振荡器于VCO的4路延迟均匀的时钟CK1、CK2、CK3、CK4进行处理，生成控制功率放大器PA1 的第一控制信号、生成控制功率放大器PA2 的第二控制信号；
S05：功率放大器PA1的第一控制信号包含多路控制信号，对功率放大器PA1的输出功率进行调节，输出功率的变化是周期性的逐渐由小变大、再由大变小；功率放大器PA2的第二控制信号与第一控制信号周期相同、相位相差13.56MHz 的半周期。
其中，在该步骤S01中，参考时钟可以是13.56MHz，或者13.56MH的倍数频率。压控振荡器VCO输出频率越高，控制功率放大器PA1、PA2 的信号间隔越小，发射信号越接近于理想正弦波。
锁相环PLL模块中压控振荡器VCO通过四级延迟单元、一级反向单元实现，其中每级延迟单元延迟时间均匀，并且输出CK1、CK2、CK3、CK4 共四路时钟信号给数字PA控制逻辑；所述压控振荡器VCO可以由偶数级延迟单元、一级反向单元组成，输出偶数级时钟信号。
所述VCO时钟输出频率可以是27.12MHz频率输出，也可以通过锁相环的分频比例设置而输出参考时钟27.12MHz偶数倍频的多路时钟信号给数字PA控制逻辑。
其中，在该步骤S03中，锁相环的分频比例根据需要可以尽量提高，有利于更好的平滑发射信号、更接近于正弦波。其中，锁相环分频比N，则数字PA控制逻辑生成的第一控制信号数量将是N倍的数字PA控制逻辑输入信号数量；同样的，则数字PA控制逻辑生成的第二控制信号数量将是N倍的数字PA控制逻辑输入信号数量；此时，控制功率放大器PA1 的信号第一控制信号和控制功率放大器PA2 的第二控制信号的相位关系还是相差1/13.56MHz。
其中，在该步骤S04中，所述数字PA控制逻辑输出信号为第一控制信号、第二控制信号，分别控制功率放大器PA1、功率放大器PA2。所述数字PA控制逻辑的输入信号为四级延迟均匀的时钟信号，信号频率为27.12MHz，也可为更多级的偶数级时钟信号、各级偶数级的时钟延迟时间均匀、周期相同。
所述数字PA控制逻辑输出的第一控制信号中的相邻控制信号之间的延迟时间与输入信号相邻时钟信号之间的延迟时间相同，所述第一控制信号对功率放大器PA1的输出功率进行调节，实现输出功率的正弦拟合；所述数字PA控制逻辑输出的第二控制信号内的相邻信号之间的延迟时间与输入信号中相邻时钟信号之间的延迟时间相同，所述第二控制信号对功率放大器PA2的输出功率进行调节，实现输出功率的正弦拟合。第一控制信号与第二控制信号的周期、时序相同，相位相差1/13.56MHz。
其中在该步骤S05中，数字PA控制逻辑输出的第一控制信号，对应于功率放大器PA1也是由相应数量的子单元构成，该组控制信号与功率放大器PA1各子单元一一对应；另外第二控制信号，对应于功率放大器PA2也是由相应数量的子单元构成，该组控制信号与功率放大器PA2各子单元一一对应。
根据本发明实施例，通过电流监测进行故障监测预警，利用大数据手段获取NFC读写芯片中数字功率放大器的常见故障，根据历史电流监测数据获取电流波形特征，将所述电流波形特征与故障信息进行相关性分析，并获取训练数据，通过卷积神经网络构建故障预警模型，利用训练数据进行模型训练，将当前的电流监测信息输入故障预警模型，引入空洞卷积对电流监测序列进行特征提取，并在卷积神经网络中引入残差网络进行多层级连接，构建深度网络并防止卷积和池化过程中的特征丢失，通过多尺度卷积后获取电流特征，根据所述电流特征使用Softmax分类器进行故障分类，通过故障分类结果进行NFC读写芯片中数字功率放大器故障监测预警。
图2示出了本发明一种NFC读写芯片数字功率放大器的实现系统的电路框图。
本发明第二方面提供了一种NFC读写芯片数字功率放大器的实现系统，包括如下模块：锁相环PLL的内部鉴频鉴相器PFD（100）、电荷泵CP（200）、低通滤波器LP（300）、压控振荡器VCO（400）、数字PA控制逻辑（500）、功率放大器PA1（600）、功率放大器PA2（700），系统存储器中包括一种NFC读写芯片数字功率放大器的实现方法程序，所述一种NFC读写芯片数字功率放大器的实现方法程序被系统处理器执行时实现如下步骤：
参考时钟CLK27.12MHz输入PLL（锁相环）的鉴频鉴相器PFD模块（100）；
鉴频鉴相器PFD（100）的输出信号经过电荷泵CP（200）、低通滤波器LP（300器）产生压控振荡器VCO（400）的控制信号；
压控振荡器VCO（400）产生CK1、CK2、CK3、CK4间隔均匀的4路时钟信号，时钟信号频率为27.12MHz，压控振荡器VCO（400）的输出CK4经反向输出一路给VCO环路输入端，另一路输出给PFD（100）的时钟反馈端；
数字PA控制逻辑电路（500），对来自于VCO的4路延迟均匀的时钟信号CK1、CK2、CK3、CK4进行处理，生成控制功率放大器PA1 的一组第一控制信号501 ，该组信号中相邻信号之间的间隔与输入信号CK1、CK2、CK3、CK4相邻信号之间的间隔相同；生成控制功率放大器PA2 的一组第二控制信号502，该组信号中相邻信号之间的间隔与输入信号CK1、CK2、CK3、CK4相邻信号之间的间隔相同；
功率放大器PA1（600）的第一控制信号501包含多路控制信号，对功率放大器PA1（600）的发射功率进行调节，功率的变化是周期性的逐渐由小变大，再由大变小；功率放大器PA2（700）的第二控制信号502 与第一控制信号501数量相同、周期相同、相位相差13.56MHz 的半周期。
需要说明的是，输入参考时钟可以是13.56MHz，或者13.56MH的倍数频率。VCO输出频率越高，控制功率放大器PA1、PA2 的信号间隔越小，发射信号越接近于理想正弦波。
锁相环PLL模块中压控振荡器VCO通过四级延迟单元、一级反向单元实现，其中每级延迟单元延迟时间均匀，并且输出CK1、CK2、CK3、CK4 共四路时钟信号给数字PA控制逻辑；所述压控振荡器VCO还可以由偶数级延迟单元、一级反向单元组成，输出偶数级时钟信号。
锁相环的分频比例根据需要可以尽量提高，有利于更好的平滑发射信号、更接近于正弦波。其中，锁相环路分频比N，则数字PA控制逻辑（500）生成的一组信号501数量将是N倍的数字PA控制逻辑（500）输入信号数量；同样的，则数字PA控制逻辑（500）生成的一组信号502数量将是N倍的数字PA控制逻辑（500）输入信号数量；此时，控制功率放大器PA1 的信号501和控制功率放大器PA2 的信号502 的相位关系还是相差1/13.56MHz 。
需要说明的是，数字PA控制逻辑（500），其输出的第一控制信号501是一组控制信号，该组控制信号内、相邻信号之间的延迟时间与输入信号相邻时钟信号之间的延迟时间相同，该组第一控制信号501对功率放大器PA1（600）的输出功率进行调节，实现输出功率的正弦拟合；同样的，输出的第二控制信号502是一组控制信号，该组控制信号内、相邻信号之间的延迟时间与输入信号相邻时钟信号之间的延迟时间相同，该组控制信号502对功率放大器PA2（700）的输出功率进行调节，实现输出功率的正弦拟合。输出控制信号501、502 的周期、时序相同，相位相差1/13.56MHz 。
数字PA控制逻辑（500），输入时钟信号为四路时钟信号，也可为更多级的偶数级时钟信号、各级偶数级的时钟延迟时间均匀、周期相同。
数字PA控制逻辑输出的第一控制信号501，对应于功率放大器PA1 也是由相应数量的子单元构成，该组控制信号与功率放大器PA1各子单元一一对应；另一组第二控制信号502，对应于功率放大器PA2也是由相应数量的子单元构成，该组控制信号与功率放大器PA2各子单元一一对应。
本发明第三方面还提供一种计算机可读存储介质，所述计算机可读存储介质中包括一种NFC读写芯片数字功率放大器的实现方法程序，所述一种NFC读写芯片数字功率放大器的实现方法程序被处理器执行时，实现如上述任一种NFC读写芯片数字功率放大器的实现方法的步骤。
在本发明所提供的实施例中，应该理解到，所揭露的设备和方法，可以通过其它的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合、或通信连接可以是通过一些接口，设备或单元的间接耦合或通信连接，可以是电性的、机械的或其它形式的。
上述作为分离部件说明的单元可以是、或也可以不是物理上分开的，作为单元显示的部件可以是、或也可以不是物理单元；既可以位于一个地方，也可以分布到多个网络单元上；可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。
另外，在本发明各实施例中的各功能单元可以全部集成在一个处理单元中，也可以是各单元分别单独作为一个单元，也可以两个或两个以上单元集成在一个单元中；上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。
本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：移动存储设备、只读存储器（ROM，Read-Only Memory）、随机存取存储器（RAM，Random Access Memory）、磁碟或者光盘等各种可以存储程序代码的介质。
或者，本发明上述集成的单元如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明实施例的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备（可以是个人计算机、服务器、或者网络设备等）执行本发明各个实施例所述方法的全部或部分。而前述的存储介质包括：移动存储设备、ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (7)
1.一种NFC读写芯片数字功率放大器的实现方法，其特征在于，包含如下步骤：
S01：参考时钟CLK27.12MHz输入锁相环PLL的内部模块鉴频鉴相器PFD；
S02：所述鉴频鉴相PFD输出信号经过电荷泵CP、低通滤波器LP产生压控振荡器VCO的控制信号；
S03：所述压控振荡器VCO产生CK1、CK2、CK3、CK4间隔均匀的4路时钟，CK4经反向后输出给鉴频鉴相器PFD；
S04：数字PA控制逻辑对来自于压控振荡器VCO的4路延迟均匀的时钟CK1、CK2、CK3、CK4进行处理，生成控制功率放大器PA1的第一控制信号、生成控制功率放大器PA2的第二控制信号；
S05：功率放大器PA1的第一控制信号包含多路控制信号，对功率放大器PA1的输出功率进行调节，输出功率的变化是周期性的逐渐由小变大、再由大变小；功率放大器PA2的第二控制信号与第一控制信号周期相同、相位相差13.56MHz的半周期；
所述数字PA控制逻辑输出信号为第一控制信号、第二控制信号，分别控制功率放大器PA1、功率放大器PA2；
所述数字PA控制逻辑输出的第一控制信号中的相邻控制信号之间的延迟时间与输入信号相邻时钟信号之间的延迟时间相同，所述第一控制信号对功率放大器PA1的输出功率进行调节，实现输出功率的正弦拟合；
所述数字PA控制逻辑输出的第二控制信号内的相邻信号之间的延迟时间与输入信号中相邻时钟信号之间的延迟时间相同，所述第二控制信号对功率放大器PA2的输出功率进行调节，实现输出功率的正弦拟合。
2.根据权利要求1所述的一种NFC读写芯片数字功率放大器的实现方法，其特征在于，锁相环模块中压控振荡器VCO通过四级延迟单元、一级反向单元实现，其中每级延迟单元延迟时间均匀，并且输出CK1、CK2、CK3、CK4共四路时钟信号给数字PA控制逻辑。
3.根据权利要求1所述的一种NFC读写芯片数字功率放大器的实现方法，其特征在于，所述数字PA控制逻辑的输入信号为四级延迟均匀的时钟信号，信号频率为27.12MHz。
4.根据权利要求1所述的一种NFC读写芯片数字功率放大器的实现方法，其特征在于，所述数字PA控制逻辑输出的第一控制信号、第二控制信号与功率放大器PA1、功率放大器PA2的各子单元一一对应；
所述功率放大器PA1及功率放大器PA2由与各组控制信号中控制信号等同数量的子单元构成。
5.根据权利要求1所述的一种NFC读写芯片数字功率放大器的实现方法，其特征在于，所述压控振荡器VCO输出频率为27.12MHz；
当压控振荡器VCO为偶数级延迟单元、一级反向单元组成时，输出频率通过锁相环PLL的分频比例设置输出参考时钟27.12MHz偶数倍频的多路时钟信号给数字PA控制逻辑。
6.一种NFC读写芯片数字功率放大器的实现系统，其特征在于，包括如下模块：锁相环PLL的内部鉴频鉴相器PFD、电荷泵CP、低通滤波器LP、压控振荡器VCO、数字PA控制逻辑、功率放大器PA1、功率放大器PA2，系统存储器中包括一种NFC读写芯片数字功率放大器的实现方法程序，所述一种NFC读写芯片数字功率放大器的实现方法程序被系统处理器执行时实现如下步骤：
参考时钟CLK27.12MHz输入锁相环PLL的内部模块鉴频鉴相器PFD；
所述鉴频鉴相PFD输出信号经过电荷泵CP、低通滤波器LP产生压控振荡器VCO的控制信号；
所述压控振荡器VCO产生CK1、CK2、CK3、CK4间隔均匀的4路时钟，CK4经反向后输出给鉴频鉴相器PFD；
数字PA控制逻辑对来自于压控振荡器VCO的4路延迟均匀的时钟CK1、CK2、CK3、CK4进行处理，生成控制功率放大器PA1的第一控制信号、生成控制功率放大器PA2的第二控制信号；
功率放大器PA1的第一控制信号包含多路控制信号，对功率放大器PA1的输出功率进行调节，输出功率的变化是周期性的逐渐由小变大、再由大变小；功率放大器PA2的第二控制信号与第一控制信号周期相同、相位相差13.56MHz的半周期；
所述数字PA控制逻辑输出信号为第一控制信号、第二控制信号，分别控制功率放大器PA1、功率放大器PA2；
所述数字PA控制逻辑输出的第一控制信号中的相邻控制信号之间的延迟时间与输入信号相邻时钟信号之间的延迟时间相同，所述第一控制信号对功率放大器PA1的输出功率进行调节，实现输出功率的正弦拟合；
所述数字PA控制逻辑输出的第二控制信号内的相邻信号之间的延迟时间与输入信号中相邻时钟信号之间的延迟时间相同，所述第二控制信号对功率放大器PA2的输出功率进行调节，实现输出功率的正弦拟合。
7.根据权利要求6所述的一种NFC读写芯片数字功率放大器的实现系统，其特征在于，锁相环模块中压控振荡器VCO通过四级延迟单元、一级反向单元实现，其中每级延迟单元延迟时间均匀，并且输出CK1、CK2、CK3、CK4共四路时钟信号给数字PA控制逻辑。
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