JP2006196973A - 可変分周器 - Google Patents
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Abstract
【課題】
ロードイネーブル信号の特定入力タイミングでのプログラマブルカウンタへの誤データ取り込みに対して、設計自由度が高く、正しいデータに基づく所望の分周出力を早期に出力可能な可変分周器を提供する。
【解決手段】
シリアルデータD1を取り込むシフトレジスタ11と、ロードイネーブル信号LEによりシフトレジスタ11からパラレルデータD2を受け取るレジスタ回路12と、レジスタ回路12の出力データD3をカウントデータとして取り込み、クロック信号CK2に同期してカウントダウン処理を行い、分周信号CK3を出力するプログラマブルカウンタ13と、クロック信号CK2の動作とは無関係にロードイネーブル信号LEの入力履歴を保持し、その非活性化後のクロック信号CK2に同期して、カウントデータの更新と更新されたカウントデータによるカウントダウン処理を起動するロード信号LD2を発生するロード信号発生回路14を備える。
【選択図】 図6
ロードイネーブル信号の特定入力タイミングでのプログラマブルカウンタへの誤データ取り込みに対して、設計自由度が高く、正しいデータに基づく所望の分周出力を早期に出力可能な可変分周器を提供する。
【解決手段】
シリアルデータD1を取り込むシフトレジスタ11と、ロードイネーブル信号LEによりシフトレジスタ11からパラレルデータD2を受け取るレジスタ回路12と、レジスタ回路12の出力データD3をカウントデータとして取り込み、クロック信号CK2に同期してカウントダウン処理を行い、分周信号CK3を出力するプログラマブルカウンタ13と、クロック信号CK2の動作とは無関係にロードイネーブル信号LEの入力履歴を保持し、その非活性化後のクロック信号CK2に同期して、カウントデータの更新と更新されたカウントデータによるカウントダウン処理を起動するロード信号LD2を発生するロード信号発生回路14を備える。
【選択図】 図6
Description
本発明は、携帯電話や無線LANを構築するための装置等の通信機器に使用されるPLL回路を構成する分周器に関し、特に、シフトレジスタ、レジスタ回路、及び、プログラマブルカウンタを備える可変分周器に関する。
本発明の対象とする可変分周器の一般的な回路構成は、図1に示すように、シフトレジスタ11、レジスタ回路12、及び、プログラマブルカウンタ13を備え、クロック信号CK1と、データ信号D1、及び、ロードイネーブル信号LEにより制御されることにより、クロック信号CK2に対する任意の分周信号CK3を出力する。
シフトレジスタ11は、クロック信号CK1に同期して順次シリアルデータ信号D1を取り込み、パラレルデータD2として出力する。レジスタ回路12は、シフトレジスタ11から出力されるパラレルデータD2を、ロードイネーブル信号LEに同期して受け取り、出力信号D3として出力する。但し、ロードイネーブル信号LEは、プログラマブルカウンタ13に入力されるクロック信号CK2に関係なく外部より入力されるものである。
プログラマブルカウンタ13は、ロード信号LD1に応じてレジスタ回路12の出力信号D3を取り込み、クロック信号CK2に応じてカウント処理を行う。このロード信号LD1は、プログラマブルカウンタ13がカウント処理を完了したとき、プログラマブルカウンタ13自身が発生する信号である。これらの処理を繰り返すことにより、レジスタ回路12に設定された分周比に応じてクロック信号CK2の分周信号CK3が出力される。
図2は、図1の回路における各信号のタイミングチャートであり、プログラマブルカウンタ13におけるデータの取り込みの動作の例を示すものである。プログラマブルカウンタ13は、クロック信号CK2に同期してカウントダウン処理を行うことにより、その内部のカウントデータD4が減少していく。時刻t1においてロードイネーブル信号LEがHレベル(高レベル)となり、レジスタ回路12の値が「M」から「N」に書き換えられて更新される。時刻t1においては、レジスタ回路12に書き込まれた値「N」が出力信号D3として出力されるが、プログラマブルカウンタ13には反映されない。次に、プログラマブルカウンタ13は、カウントダウン処理が終了する時刻t2において、ロード信号LD1にHレベルを出力する。次に、クロック信号CK2が立ち上がる時刻t3において、プログラマブルカウンタ13は、レジスタ回路12の出力信号D3の値「N」を取り込み、引き続きカウントダウン処理を行う。
図3は、図1の回路における各信号のタイミングチャートであり、プログラマブルカウンタ13における誤ったデータの取り込み動作の例を示すものである。この図3では、説明のため、プログラマブルカウンタ13とレジスタ回路のビット数を4と仮定し、更に、図2のタイミングチャートより時間軸を拡大している。
先ず、時刻t4において、プログラマブルカウンタ13はカウントダウン処理を終了し、ロード信号LD1をHレベルにして出力する。次に、時刻t5においてロードイネーブル信号LEがHレベルとなり、レジスタ回路12のデータが「15」から「4」へ書き換えられる。ここで、レジスタ回路12とプログラマブルカウンタ13との間の配線に寄生する容量等の影響により、出力信号D3の値が「4」に変化するまでに遅延が生じるが、出力信号D3における各ビットD3(0)〜D3(3)の配線距離が各々異なるために、各ビットの値が変化する時間に差が生じる。そして、最初にD3(1)が変化してから、最後にD3(0)が変化するまでの間の時刻t6に、プログラマブルカウンタ13による取り込みの処理が発生すると、プログラマブルカウンタ13には誤った値(カウントデータ)「13」が取り込まれることになる。プログラマブルカウンタ13が出力信号D3の値「4」を取り込むには、値「13」のカウントダウン終了後となる。この例では、プログラマブルカウンタ13を4ビットと仮定しているが、ビット数が大きい場合は、正しいカウントデータが取り込まれるまでに更に長時間を要する可能性がある。
この問題を解決する従来技術として、下記の特許文献1に示す可変分周器がある。この従来技術における可変分周器は、プログラマブルカウンタ13が発生するロード信号とは別の第2のロード信号を発生するロード信号発生回路を設けて、2つのロード信号により、出力信号D3のビット間の遅延時間差に起因する上記誤動作を解決している。図4は、該従来技術におけるロード信号発生回路の一実施例を示す回路図である。図4に示すように、ロード信号発生回路41はロードイネーブル信号LE、クロック信号CK2、及び、内部リセット信号RST’よりロード信号LD2’を発生する。尚、内部リセット信号RST’は第2のロード信号LD2’と外部リセット信号RSTの論理積(AND)で与えられるため、2つのフリップフロップ回路42,43以外に、AND回路44と外部リセット信号RSTの生成が必要となる。
図1に示す従来の可変分周器では、プログラマブルカウンタによるロード信号の出力に対して、外部より入力されるロードイネーブル信号が特定のタイミングで入力されることにより、プログラマブルカウンタの各ビットにおけるデータの取り込みタイミングの相違により、プログラマブルカウンタに誤ったデータが取り込まれることで、所望の分周信号を得るまでに長時間を要する場合がある。
また、プログラマブルカウンタへ入力されるクロック信号に同期した新規ロード信号を発生することにより上記の課題を解決しようとした場合、プログラマブルカウンタへのクロック信号が停止しているときはロード信号が発生されないため、クロック信号が動作し始めたときに、再度ロードイネーブル信号を入力し、プログラマブルカウンタへのデータ書き込みを行う必要がある。
更に、特許文献1に開示された従来の可変分周器においては、ロード信号発生回路により第2のロード信号を出力するタイミングの調整を行う場合、フリップフロップ回路を追加する等の回路変更が必要となり、プログラマブルカウンタに取り込まれるデータのビット間の時間差を吸収するための設計自由度が低いという問題がある。
本発明は上記問題点に鑑みてなされたものであり、その目的は、ロードイネーブル信号の特定入力タイミングでのプログラマブルカウンタへの誤データ取り込みに対して、設計自由度が高く、正しいデータに基づく所望の分周出力を早期に出力可能な可変分周器を提供することにある。
上記目的を達成するための本発明に係る可変分周器は、シリアルデータを取り込むシフトレジスタと、ロードイネーブル信号により前記シフトレジスタのデータをパラレルデータとして受け取るレジスタ回路と、前記レジスタ回路の出力データをカウントデータとして取り込み、前記カウントデータに基づいてカウント処理を行うことにより分周信号を出力するプログラマブルカウンタと、前記ロードイネーブル信号が前記レジスタ回路に入力した時に、前記プログラマブルカウンタに入力されるクロック信号の動作とは無関係に前記ロードイネーブル信号の入力履歴を保持し、前記ロードイネーブル信号の非活性化後の前記クロック信号に同期して、前記プログラマブルカウンタの前記カウントデータを更新するロード信号を発生するロード信号発生回路と、を備えてなることを特徴とする。
更に、本発明に係る可変分周器は、前記ロード信号発生回路が、前記ロードイネーブル信号に応じてプリセットされる第1フリップフロップ回路と、前記ロードイネーブル信号に応じてクリアされる第2フリップフロップ回路を有し、前記第1フリップフロップ回路が、前記第2フリップフロップ回路の出力するデータ出力信号をクロック信号として入力し、固定されたデータ入力信号を入力された当該クロック信号に同期して出力し、前記第2フリップフロップ回路が、前記第1フリップフロップ回路のデータ出力信号をデータ入力信号として入力し、前記プログラマブルカウンタに入力される前記クロック信号をクロック信号として入力し、入力された前記データ入力信号を当該クロック信号に同期してデータ出力信号として出力することを特徴とする。
更に、本発明に係る可変分周器は、前記ロード信号発生回路が、前記プログラマブルカウンタに入力される前記クロック信号の停止期間中に前記ロードイネーブル信号の前記パルス入力を保持した場合、前記クロック信号が動作を開始したときに、ロード信号を発生することを特徴とする。
上記特徴の本発明の可変分周器によれば、レジスタ回路におけるデータ取り込みを実施するためのロードイネーブル信号とプログラマブルカウンタに入力されるクロック信号から、プログラマブルカウンタにデータを取り込むためのロード信号を発生するため、ロードイネーブル信号が特定のタイミングで入力されることにより、プログラマブルカウンタに誤データが取り込まれた場合、誤データでのカウント処理の終了を待つことなく、正しいデータを取り込み、カウント処理を開始することができる。このため、正しいデータに基づく所望の分周出力を早期に出力することができる。
また、ロード信号発生回路が、ロードイネーブル信号の活性化期間終了後のプログラマブルカウンタに入力されるクロック信号に同期してロード信号を発生するため、ロードイネーブル信号の活性化期間(入力パルス幅)を調整するだけで、プログラマブルカウンタに取り込まれるデータのビット間の遅延時間差の変動に対応できる。
更に、ロード信号発生回路は、図5のタイミングチャートに示すように、プログラマブルカウンタに入力されるクロック信号CK2が停止している期間中の時刻t7にロードイネーブル信号LEのパルスが入力された場合、その入力履歴を保持し、クロック信号CK2が動作し始めた時刻t8にロード信号LD2を発生することにより、再度ロードイネーブル信号LEを入力することなくプログラマブルカウンタに新しいデータを取り込むことができる。
以下、本発明に係る可変分周器の一実施の形態を、図面に基づいて詳細に説明する。尚、図1に示す従来の可変分周器と同じ構成要素、データ、信号等には同じ符号を付して説明する。
図6は、本発明に係る可変分周器の一実施形態におけるブロック構成を示す回路ブロック図である。図6に示すように、本実施形態の可変分周器100は、シフトレジスタ11、レジスタ回路12、プログラマブルカウンタ13、ロード信号発生回路14、及び、OR回路15を備えて構成されている。
シフトレジスタ11は、クロック信号CK1に同期して順次シリアルデータ信号D1を取り込み、複数ビットのパラレルデータD2として出力する。レジスタ回路12は、シフトレジスタ11から出力されるパラレルデータD2を、ロードイネーブル信号LEに同期して受け取り、複数ビットの出力信号D3として出力する。但し、ロードイネーブル信号LEは、プログラマブルカウンタ13に入力されるクロック信号CK2に関係なく外部より入力されるものである。プログラマブルカウンタ13は、OR回路15が出力するロード信号LD0に応じて、レジスタ回路12の出力信号D3をカウントデータとして取り込み、クロック信号CK2に同期して取り込んだカウントデータに基づいてカウント処理を行い、具体的には、カウントデータからのカウントダウン処理を行い、分周信号CK3を出力する。また、プログラマブルカウンタ13は、従来の可変分周器と同様のロード信号LD1をカウント処理であるカウントダウン処理の終了と同時に出力する。OR回路15が出力するロード信号LD0は、このロード信号LD1と後述するロード信号発生回路14の出力するロード信号LD2の論理和信号である。ロード信号発生回路14は、ロードイネーブル信号LEとクロック信号CK2を入力とし、レジスタ回路12のパラレルデータD3をプログラマブルカウンタ13へ取り込むためのロード信号LD2を発生する。これにより、プログラマブルカウンタ13は、2つのロード信号LD1とLD2の何れの発生にも各別に応答して、上記各処理の実行を開始する。
プログラマブルカウンタ13は、カウントダウン処理を終了したとき自ら発生したロード信号LD1を、OR回路15を介してロード信号LD0として読み込むことにより、レジスタ回路12のデータを取り込む。一方、プログラマブルカウンタ13のカウントダウン処理中に、ロードイネーブル信号LEにより新しいパラレルデータD2がレジスタ回路12に取り込まれた場合、ロード信号発生回路14により発生したロード信号LD2がOR回路15を介してロード信号LD0としてプログラマブルカウンタ13に入力されることにより、プログラマブルカウンタ13はレジスタ回路12のパラレルデータD3を取り込む。
図7は、ロード信号発生回路14の一構成例を示す論理回路図である。図7に示すように、ロード信号発生回路14は、ロードイネーブル信号LEによりプリセットされる第1フリップフロップ回路16と、同じくクリアされる第2フリップフロップ回路17とから構成される。第2フリップフロップ回路17には、プログラマブルカウンタ13へ入力されるクロック信号CK2をクロック信号とし、第1フリップフロップ回路16のデータ出力信号FLGがデータ入力信号として入力される。一方、第1フリップフロップ回路16は、第2フリップフロップ回路17のデータ出力信号LD2をクロック信号とし、データ入力信号はLレベル(低レベル)に固定されている。
図8は、図7のロード信号発生回路14の動作を説明するためのタイミングチャートである。先ず、時刻t9においてロードイネーブル信号LEがHレベルとなることにより、第2フリップフロップ回路17はクロック信号CK2とは無関係にクリアされるため、データ出力信号LD2がLレベルに固定される。これと同時に第1フリップフロップ回路16もプリセットされるため、そのデータ出力信号FLGがHレベルに固定される。次に、ロードイネーブル信号LEがLレベルとなり非活性化した後の時刻t10におけるクロック信号CK2の立ち上がりにおいて、第2フリップフロップ回路17はHレベルを、第1フリップフロップ回路16はLレベルを夫々出力する。更に、時刻t11におけるクロック信号CK2の立ち上がりにおいて、第2フリップフロップ回路17はLレベルを出力し、第1フリップフロップ回路16の出力は変化せずにLレベルを保持する。このようにして、ロードイネーブル信号LEが入力された後、クロック信号CK2に同期した1周期分のロード信号LD2を発生する。
図9は、図7に示す回路構成のロード信号発生回路14を使用した場合の可変分周器100の動作を説明するためのタイミングチャートである。
プログラマブルカウンタ13は、固定周期のクロック信号CK2に同期して、カウントダウン処理を行っている。時刻t12において、プログラマブルカウンタ13はカウントダウン処理を終了し、レジスタ回路12からパラレルデータD3を取り込むためにロード信号LD1にHレベルを出力する。次に、時刻t13において、ロードイネーブル信号LEにHレベルが入力されることにより、レジスタ回路12のパラレルデータD3が「15」から「4」に書き換えられる。更に、時刻t14において、プログラマブルカウンタ13はレジスタ回路12のパラレルデータD3のデータを取り込む。ここで、レジスタ回路12のパラレルデータD3における各ビットの値は、前述の配線距離の相違等により、新しい値に変化したものとそうでないものが混在しているため、プログラマブルカウンタ13には「4」ではなく「13」が誤って書き込まれる。
次に、時刻t15においてロードイネーブル信号LEがLレベルとなった後、クロック信号CK2が立ち上がる時刻t16において、ロード信号発生回路14によりロード信号LD2にHレベルが出力される。このロード信号LD2がOR回路15を介してプログラマブルカウンタ13に入力されるため、次にクロック信号CK2が立ち上がる時刻t17において、プログラマブルカウンタ13は再度、レジスタ回路12のパラレルデータD3のデータを取り込む。このときレジスタ回路12のパラレルデータD3は「4」に正しく書き換わっているため、プログラマブルカウンタ13は正しいカウントデータ「4」よりカウントダウン処理を行う。
ここで、例えばレジスタ回路12のパラレルデータD3の遅延が大きいために、プログラマブルカウンタ13における取り込みの時刻t17までに、パラレルデータD3の値が確定しない場合は、ロードイネーブル信号LEがLレベルとなり非活性化する時刻t15を、クロック信号CK2の周期の単位で遅らせることにより、つまり、ロードイネーブル信号LEの入力パルス幅を長くすることで、取り込みの時刻t17も同様に遅れるため、パラレルデータD3の遅延の拡大に対応した調整が可能となる。
このように、ロードイネーブル信号LEとプログラマブルカウンタ13により出力されるロード信号LD1が、図9に示すようなタイミングで変化することにより、プログラマブルカウンタ13に誤ったカウントデータが書き込まれた場合、ロード信号発生回路14より出力されるロード信号LD2により、正しいカウントデータがプログラマブルカウンタ13に書き込まれるため、誤ったカウントデータによるカウントダウン処理の終了を待つことなく、正しいカウントデータでのカウントダウン処理を開始することができる。
図10は、本発明に係る可変分周器の第2の実施形態を説明するためのブロック図である。本実施形態では、第1の実施形態において示した可変分周器100を一般的なPLL回路内に配置した場合について説明する。
図10において、VCO101は電圧制御発振器であり、入力電圧に応じて発振周波数が変化する回路である。パワーコントローラ102はVCO101にパワーダウン信号PDを送信することにより、VCO101の発振を停止させることができる。VCO101の停止は、可変分周器100が装着される通信機器において、送受信が行われない期間における消費電力の削減等を目的に行われる。可変分周器100は、図6に示したものと同一の構成で、VCO101より出力されるクロック信号CK2に同期してカウントダウン動作を行い、分周信号CK3を出力する。
図11は、図10に示す回路の動作を示すタイミングチャートである。尚、可変分周器100の内部の構成要素、データ、信号等については、図6及び図7で用いた符号を用いて説明する。
先ず、初期状態においてパワーダウン信号PDが有効(Hレベル)で、VCO101の発振が停止しているため、可変分周器100内のプログラマブルカウンタ13へ入力されるクロック信号CK2は停止状態である。この状態の時刻t18において、ロードイネーブル信号LEにHレベルが入力されることにより、レジスタ回路12に新しいデータ「N」が書き込まれる。このとき可変分周器100内のロード信号発生回路14においては、クロック信号CK2が入力されないためロード信号LD2は出力されない。しかし、ロードイネーブル信号LEにHレベルが入力されることにより、ロード信号発生回路14内の第1フリップフロップ回路16がプリセットされ、この状態が第1フリップフロップ回路16のデータ出力信号FLGにおいてHレベルとして保持される。ロードイネーブル信号LEが立ち下がった後の時刻t19において、パワーダウン信号PDがLレベルとなることにより、VCO101よりクロック信号CK2が可変分周器100内のロード信号発生回路14へ入力される。このとき、ロード信号発生回路14の第1フリップフロップ回路16のデータ出力信号FLGはHレベルを保持しているため、クロック信号CK2が最初に立ち上がる時刻t20において、ロード信号LD2がHレベルとなり、レジスタ回路12のデータ「N」がプログラマブルカウンタ13へ書き込まれる。
このように本発明に係る可変分周器を用いることにより、クロック信号の停止時にロードイネーブル信号が有効になった場合も、次のクロック信号の開始時に再度データのロード処理を行うことなく、新しいデータによるカウントダウン処理を開始することができる。
以上で詳細に説明した本発明に係る可変分周器によれば、ロードイネーブル信号が特定のタイミングで入力されることにより、プログラマブルカウンタに誤ったカウントデータが取り込まれた場合において、ロード信号発生回路より出力されるロード信号により、正しいカウントデータがプログラマブルカウンタに取り込まれるため、即座に所望の分周結果を得ることができる。また、本発明に係る可変分周器を構成するロード信号発生回路は、従来技術に比べ、プログラマブルカウンタに取り込まれるパラレルデータの遅延時間のバラツキに対する調整が容易であり、より小規模な回路により実現することが可能である。
更に、プログラマブルカウンタへのクロック信号の停止状態において、ロードイネーブル信号が有効となった場合においても、次のクロック信号の開始においてプログラマブルカウンタへデータが書き込まれるため、再度ロードイネーブル信号を入力することなく、カウント処理を開始することができる。
11: シフトレジスタ
12: レジスタ回路
13: プログラマブルカウンタ
14: ロード信号発生回路
15: OR回路
16: 第1フリップフロップ回路
17: 第2フリップフロップ回路
41: 従来のロード信号発生回路
42,43: フリップフロップ回路
44: AND回路
100: 本発明に係る可変分周器
101: VCO(電圧制御発振器)
102: パワーコントローラ
CK1: クロック信号(シフトレジスタのクロック入力)
CK2: クロック信号(プログラマブルカウンタのクロック入力)
CK3: 分周信号(プログラマブルカウンタの出力信号)
D1: シリアルデータ信号(シフトレジスタの入力信号)
D2: パラレルデータ(シフトレジスタの出力信号)
D3: パラレルデータ(レジスタ回路の出力信号)
D4: カウントデータ(プログラマブルカウンタの内部データ)
LE: ロードイネーブル信号
LD0: ロード信号(OR回路の出力信号)
LD1: ロード信号(プログラマブルカウンタの出力信号)
LD2: ロード信号(ロード信号発生回路の出力信号)
LD2’: ロード信号
RST: 外部リセット信号
RST’: 内部リセット信号
12: レジスタ回路
13: プログラマブルカウンタ
14: ロード信号発生回路
15: OR回路
16: 第1フリップフロップ回路
17: 第2フリップフロップ回路
41: 従来のロード信号発生回路
42,43: フリップフロップ回路
44: AND回路
100: 本発明に係る可変分周器
101: VCO(電圧制御発振器)
102: パワーコントローラ
CK1: クロック信号(シフトレジスタのクロック入力)
CK2: クロック信号(プログラマブルカウンタのクロック入力)
CK3: 分周信号(プログラマブルカウンタの出力信号)
D1: シリアルデータ信号(シフトレジスタの入力信号)
D2: パラレルデータ(シフトレジスタの出力信号)
D3: パラレルデータ(レジスタ回路の出力信号)
D4: カウントデータ(プログラマブルカウンタの内部データ)
LE: ロードイネーブル信号
LD0: ロード信号(OR回路の出力信号)
LD1: ロード信号(プログラマブルカウンタの出力信号)
LD2: ロード信号(ロード信号発生回路の出力信号)
LD2’: ロード信号
RST: 外部リセット信号
RST’: 内部リセット信号
Claims (3)
- シリアルデータを取り込むシフトレジスタと、
ロードイネーブル信号により前記シフトレジスタのデータをパラレルデータとして受け取るレジスタ回路と、
前記レジスタ回路の出力データをカウントデータとして取り込み、前記カウントデータに基づいてカウント処理を行うことにより分周信号を出力するプログラマブルカウンタと、
前記ロードイネーブル信号が前記レジスタ回路に入力した時に、前記プログラマブルカウンタに入力されるクロック信号の動作とは無関係に前記ロードイネーブル信号の入力履歴を保持し、前記ロードイネーブル信号の非活性化後の前記クロック信号に同期して、前記プログラマブルカウンタの前記カウントデータを更新するロード信号を発生するロード信号発生回路と、
を備えてなることを特徴とする可変分周器。 - 前記ロード信号発生回路は、前記ロードイネーブル信号に応じてプリセットされる第1フリップフロップ回路と、前記ロードイネーブル信号に応じてクリアされる第2フリップフロップ回路を有し、
前記第1フリップフロップ回路は、前記第2フリップフロップ回路の出力するデータ出力信号をクロック信号として入力し、固定されたデータ入力信号を入力された当該クロック信号に同期して出力し、
前記第2フリップフロップ回路は、前記第1フリップフロップ回路のデータ出力信号をデータ入力信号として入力し、前記プログラマブルカウンタに入力される前記クロック信号をクロック信号として入力し、入力された前記データ入力信号を当該クロック信号に同期してデータ出力信号として出力することを特徴とする請求項1記載の可変分周器。 - 前記ロード信号発生回路は、前記プログラマブルカウンタに入力される前記クロック信号の停止期間中に前記ロードイネーブル信号の前記パルス入力を保持した場合、前記クロック信号が動作を開始したときに、ロード信号を発生することを特徴とする請求項1または2に記載の可変分周器。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2009302692A (ja) * | 2008-06-11 | 2009-12-24 | Fujitsu Ltd | クロック及びデータ復元回路 |
RU2762529C1 (ru) * | 2021-05-13 | 2021-12-21 | федеральное государственное автономное образовательное учреждение высшего образования «Санкт-Петербургский государственный электротехнический университет «ЛЭТИ» им. В.И. Ульянова (Ленина)» (СПбГЭТУ «ЛЭТИ») | Делитель частоты с переменным коэффициентом деления |
-
2005
- 2005-01-11 JP JP2005003800A patent/JP2006196973A/ja not_active Withdrawn
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JP2009302692A (ja) * | 2008-06-11 | 2009-12-24 | Fujitsu Ltd | クロック及びデータ復元回路 |
RU2762529C1 (ru) * | 2021-05-13 | 2021-12-21 | федеральное государственное автономное образовательное учреждение высшего образования «Санкт-Петербургский государственный электротехнический университет «ЛЭТИ» им. В.И. Ульянова (Ленина)» (СПбГЭТУ «ЛЭТИ») | Делитель частоты с переменным коэффициентом деления |
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Date | Code | Title | Description |
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A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080401 |