JP2002204448A - ドット・デ・インタリーブ回路 - Google Patents

Abstract

(57)【要約】 【課題】 ＲＡＭを必要とせず回路規模を小さくしてコ
ストダウンを図る。 【解決手段】 入力したＩＮＡ、ＩＮＢ（ＤＭＵＸデ−
タの一例）をドット・デ・インタリーブ方式で並直変換
する回路において、ＩＮＡ、ＩＮＢを外部クロック信号
ＡＤＣＫ（周期１／２Ｔ）で第１ラッチ回路２２に取り
込み、クロック選択回路２８で選択された信号（Ｑ、Ｑ
Ｘの一方）で第２ラッチ回路３０に取り込み、並列直列
変換回路３６で直列デ−タに変換する。分周クロック生
成回路２４が内部クロック信号ＳＣＬＫ（周期１／Ｔ）
を１／２に分周して位相が反転関係となる信号Ｑ、ＱＸ
を生成し、クロック選択回路２８が位相差検出回路２６
の検出信号で信号Ｑ、ＱＸの一方を選択し、この選択信
号でＩＮＡ、ＩＮＢを第２ラッチ回路３０に取り込むの
で、選択信号（例：Ｑ）と信号ＡＤＣＫを常に逆相又は
逆相に近い関係に保持し、第２ラッチ回路３０でラッチ
ミスが生じない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力したＤＭＵＸ
（デ・マルチプレクサ）デ−タをドット・デ・インタリ
ーブ方式で並列直列変換するドット・デ・インタリーブ
回路に関するものである。

【０００２】

【従来の技術】従来のドット・デ・インタリーブ回路１
０を含む映像信号処理回路は、図１４に示すように構成
されていた。図１４において、６はＡ／Ｄ（アナログ／
ディジタル）変換器、８は入力処理回路である。Ａ／Ｄ
変換器６は、入力したアナログの映像信号を、ＣＬＫ端
子に入力した図１５（ａ）に示すシステムクロック信号
ＳＣＬＫ（以下単に信号ＳＣＬＫという。）でサンプリ
ングして同図（ｂ）に示すようなディジタルの映像信号
Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、…に変換し、つ
いでドット・インタリーブ方式で同図（ｃ）（ｄ）に示
すような２チャンネルのデ−タＤＡＴＡＡ、ＤＡＴＡＢ
に分割し、ＤＭＵＸ（デ・マルチプレクサ）デ−タとし
て入力処理回路８内のドット・デ・インタリーブ回路１
０に出力する。Ａ／Ｄ変換器６は、信号ＳＣＬＫを１／
２分周して生成した分周クロック信号１／２ＣＬＫ（以
下単に信号１／２ＣＬＫという。）を、外部クロック信
号として入力処理回路８内のドット・デ・インタリーブ
回路１０に出力する。信号１／２ＣＬＫのクロック周期
は信号ＳＣＬＫのクロック周期Ｔの２倍である。

【０００３】入力処理回路８内には、ドット・デ・イン
タリーブ回路１０の他に、図１５（ａ）に示すような信
号ＳＣＬＫ（クロック周期Ｔ）を生成するシステムクロ
ック生成回路１２と、信号ＳＣＬＫを計数するカウンタ
１４と、入力した信号１／２ＣＬＫを計数するカウンタ
１６とが設けられている。ドット・デ・インタリーブ回
路１０はＲＡＭ（ランダムアクセスメモリ）で構成さ
れ、図１４に示すように、ＷＤＡ、ＷＤＢ端子（書込み
デ−タ端子）にデ−タＤＡＴＡＡ、ＤＡＴＡＢを入力
し、ＷＣＬＫ端子（書込みクロック端子）に信号１／２
ＣＬＫを入力し、ＷＡＤＲ端子（書込みアドレス端子）
にカウンタ１６の出力信号を入力し、ＲＣＬＫ端子（読
出しクロック端子）に信号ＳＣＬＫを入力し、ＲＡＤＲ
端子（読出しアドレス端子）にカウンタ１４の出力信号
を入力することによって、ＲＤ端子（読出しデ−タ端
子）からドット・デ・インタリーブ方式で並列直列変換
された直列デ−タ（いわゆるストレートデ−タ）を得、
この直列デ−タを後段の拡大縮小回路、マトリックス回
路、走査変換回路等へ出力していた。

【０００４】図１４の回路では、入力処理回路８内のシ
ステムクロック生成回路１２で生成した信号ＳＣＬＫ
を、配線１８を用いてＡ／Ｄ変換器６に導いてサンプリ
ング信号とするとともに、この信号ＳＣＬＫを１／２分
周して生成した信号１／２ＣＬＫを外部クロック信号と
して入力処理回路８に導いているが、Ａ／Ｄ変換器６の
内部遅延、入力処理回路８の内部遅延、配線１８による
遅延等により、システムクロック生成回路１２で生成す
る信号ＳＣＬＫとＡ／Ｄ変換器６からドット・デ・イン
タリーブ回路１０に入力する信号１／２ＣＬＫとの間に
クロック周期Ｔ以上の位相差が生じるという問題があ
る。また、Ａ／Ｄ変換器６内で信号１／２ＣＬＫを生成
する過程でＰＬＬ（位相同期ループ）回路を使用してい
る場合には、Ａ／Ｄ変換器６と入力処理回路８のクロッ
ク位相がとれなくなるという問題がある。例えば、信号
ＳＣＬＫと信号ＷＣＬＫとの間に、図１６（ａ）（ｂ）
に示すようなクロック位相差Ｔｄが生じるという問題が
ある。信号ＷＣＬＫはドット・デ・インタリーブ回路１
０のＷＣＬＫ端子への書込みクロック信号を表す。この
ため、従来はドット・デ・インタリーブ回路１０をＲＡ
Ｍで構成し、このＲＡＭへの書込みタイミングと読出し
タイミングを制御することによって、上述のような問題
を解決していた。

【０００５】

【発明が解決しようとする課題】しかしながら、図１４
に示した従来例では、信号ＳＣＬＫと信号１／２ＣＬＫ
の間にクロック周期Ｔ以上の位相差が生じるという問題
や、Ａ／Ｄ変換器６と入力処理回路８のクロック位相が
とれなくなるという問題を解決するために、ドット・デ
・インタリーブ回路１０をＲＡＭで構成しなければなら
ないので、回路規模が大きくなりコストアップになると
いう問題があった。

【０００６】本発明は上述の問題に鑑みてなされたもの
で、ＲＡＭを必要とせず、回路規模を小さくしてコスト
ダウンを図ることのできるドット・デ・インタリーブ回
路を提供することを目的とするものである。

【０００７】

【課題を解決するための手段】請求項１の発明は、入力
したＤＭＵＸ（デ・マルチプレクサ）デ−タをドット・
デ・インタリーブ方式で並列直列変換するドット・デ・
インタリーブ回路において、入力ＤＭＵＸデ−タを外部
クロック信号（クロック周期が内部クロック信号のクロ
ック周期Ｔの２倍）で取り込む第１ラッチ回路と、内部
クロック信号を１／２に分周し、位相が互いに反転関係
となる第１、第２分周クロック信号を生成する分周クロ
ック生成回路と、外部クロック信号と第１分周クロック
信号を比較して位相差を検出する位相差検出回路と、こ
の位相差検出回路の位相差検出信号で第１、第２分周ク
ロック信号の一方を選択するクロック選択回路と、第１
ラッチ回路に取り込まれたＤＭＵＸデ−タをクロック選
択回路で選択された分周クロック信号で取り込む第２ラ
ッチ回路と、第２ラッチ回路に取り込まれたＤＭＵＸデ
−タを内部クロック信号で取り込む第３ラッチ回路と、
第３ラッチ回路に取り込まれたＤＭＵＸデ−タを外部ク
ロック信号で直列デ−タに変換する並列直列変換回路
と、並列直列変換回路で変換された直列デ−タを内部ク
ロック信号で同期化して出力する同期化回路とを具備し
てなることを特徴とする。

【０００８】このような構成において、入力したＤＭＵ
Ｘデ−タは外部クロック信号で第１ラッチ回路に取り込
まれ、ついで選択された分周クロック信号で第２ラッチ
回路に取り込まれ、ついで内部クロック信号で第３ラッ
チ回路に取り込まれ、ついで並列直列変換回路において
外部クロック信号で直列デ−タに変換され、ついで同期
化回路において内部クロック信号に同期化されて出力と
なる。位相差検出回路が外部クロック信号と第１分周ク
ロック信号を比較して位相差を検出し、その位相差検出
信号に基づいてクロック選択回路が第１、第２分周クロ
ック信号の一方を選択し、この選択された分周クロック
信号で第１ラッチ回路に取り込まれたＤＭＵＸデ−タを
第２ラッチ回路に取り込んでいるので、外部クロック信
号と内部クロック信号の位相関係が不安定で位相差が生
じても、選択された分周クロック信号と外部クロック信
号を常に逆相又は逆相に近い関係に保持することがで
き、第２ラッチ回路に取り込まれたＤＭＵＸデ−タにラ
ッチミスが生じない。このため、ラッチミスを生じるこ
となく第２ラッチ回路に取り込まれたＤＭＵＸデ−タ
を、第３ラッチ回路、並列直列変換回路及び同期化回路
によってドット・デ・インタリーブすることができる。

【０００９】請求項２の発明は、請求項１の発明におい
て、クロック選択回路で選択される分周クロック信号の
変動を抑制するとともに、外部クロック信号と第１分周
クロック信号の位相差が安定しているときに分周クロッ
ク信号を第１、第２分周クロック信号の一方に固定する
ために、位相差検出回路がヒステリシス位相検出回路、
安定時位相制御回路及び保持・更新回路を具備し、ヒス
テリシス位相検出回路によって、第１分周クロック信号
と第１分周クロック信号をＴ／２遅延させた信号のそれ
ぞれを外部クロック信号で取り込んで第１、第２位相差
検出信号とし、この第１、第２位相差検出信号の一方を
位相差検出信号として出力するとともに第１、第２位相
差検出信号に基づいて更新タイミング信号を出力し、安
定時位相制御回路によってヒステリシス位相検出回路か
ら出力する更新タイミング信号が設定時間の間安定して
いるか否かに基づいて更新タイミング信号を出力し、保
持・更新回路によってヒステリシス位相検出回路から出
力する位相差検出信号を外部クロック信号で取り込んで
保持するとともに、ヒステリシス位相検出回路と安定時
位相制御回路から出力する更新タイミング信号で更新す
る構成とする。

【００１０】請求項３の発明は、入力したＤＭＵＸデ−
タをドット・デ・インタリーブ方式で並列直列変換する
ドット・デ・インタリーブ回路において、入力ＤＭＵＸ
デ−タを外部クロック信号（クロック周期が内部クロッ
ク信号のクロック周期Ｔの２倍）で取り込む第１ラッチ
回路と、内部クロック信号を１／２に分周して分周クロ
ック信号を生成する分周クロック生成回路と、内部クロ
ック信号に同期した同期信号で分周クロック生成回路を
リセットするリセット回路と、第１ラッチ回路に取り込
まれたＤＭＵＸデ−タを分周クロック信号で取り込む第
２ラッチ回路と、第２ラッチ回路に取り込まれたＤＭＵ
Ｘデ−タを内部クロック信号で取り込む第３ラッチ回路
と、第３ラッチ回路に取り込まれたＤＭＵＸデ−タを外
部クロック信号で直列デ−タに変換する並列直列変換回
路と、並列直列変換回路で変換された直列デ−タを内部
クロック信号で同期化して出力する同期化回路とを具備
してなることを特徴とする。

【００１１】このような構成において、入力したＤＭＵ
Ｘデ−タは外部クロック信号で第１ラッチ回路に取り込
まれ、ついで分周クロック信号で第２ラッチ回路に取り
込まれ、ついで内部クロック信号で第３ラッチ回路に取
り込まれ、ついで並列直列変換回路において外部クロッ
ク信号で直列デ−タに変換され、ついで同期化回路にお
いて内部クロック信号に同期化されて出力となる。リセ
ット回路が内部クロック信号に同期した同期信号（例え
ば水平同期信号）で分周クロック生成回路をリセット
し、この分周クロック生成回路で生成した分周クロック
信号で第１ラッチ回路に取り込まれたＤＭＵＸデ−タを
第２ラッチ回路に取り込んでいるので、分周クロック信
号と外部クロック信号の間に位相差があっても位相関係
が安定しているときには、分周クロック信号と外部クロ
ック信号を常に逆相又は逆相に近い関係に保持すること
ができ、第２ラッチ回路に取り込まれたＤＭＵＸデ−タ
にラッチミスが生じない。このため、ラッチミスを生じ
ることなく第２ラッチ回路に取り込まれたＤＭＵＸデ−
タを、第３ラッチ回路、並列直列変換回路及び同期化回
路によってドット・デ・インタリーブすることができ
る。

【００１２】請求項４の発明は、入力したＤＭＵＸデ−
タをドット・デ・インタリーブ方式で並列直列変換する
ドット・デ・インタリーブ回路において、入力ＤＭＵＸ
デ−タを外部クロック信号（クロック周期が内部クロッ
ク信号のクロック周期Ｔの２倍）で取り込む第１ラッチ
回路と、内部クロック信号を１／２に分周して分周クロ
ック信号を生成する分周クロック生成回路と、内部クロ
ック信号を計数する計数器と、この計数器の計数値が設
定値に達したときにリセット信号を出力するデコーダ
と、第１ラッチ回路に取り込まれたＤＭＵＸデ−タを分
周クロック信号で取り込む第２ラッチ回路と、第２ラッ
チ回路に取り込まれたＤＭＵＸデ−タを内部クロック信
号で取り込む第３ラッチ回路と、第３ラッチ回路に取り
込まれたＤＭＵＸデ−タを外部クロック信号で直列デ−
タに変換する並列直列変換回路と、並列直列変換回路で
変換された直列デ−タを内部クロック信号で同期化して
出力する同期化回路とを具備してなることを特徴とす
る。

【００１３】このような構成において、入力したＤＭＵ
Ｘデ−タは外部クロック信号で第１ラッチ回路に取り込
まれ、ついで分周クロック信号で第２ラッチ回路に取り
込まれ、ついで内部クロック信号で第３ラッチ回路に取
り込まれ、ついで並列直列変換回路において外部クロッ
ク信号で直列デ−タに変換され、ついで同期化回路にお
いて内部クロック信号に同期化されて出力となる。内部
クロック信号を計数する計数器の計数値が設定値に達し
たときにデコーダからリセット信号が出力しているの
で、このリセット信号を外部クロック信号の生成回路
（例えばＡ／Ｄ変換器）へ出力して外部クロック信号の
位相を制御する構成とした場合には、分周クロック信号
と外部クロック信号の間に位相差があっても位相関係が
安定しているときに、分周クロック信号と外部クロック
信号を常に逆相又は逆相に近い関係に保持することがで
き、第２ラッチ回路に取り込まれたＤＭＵＸデ−タにラ
ッチミスが生じない。このため、ラッチミスを生じるこ
となく第２ラッチ回路に取り込まれたＤＭＵＸデ−タ
を、第３ラッチ回路、並列直列変換回路及び同期化回路
によってドット・デ・インタリーブすることができる。

【００１４】請求項５の発明は、請求項１、２、３又は
４の発明において、回路動作の安定化を図るために、第
２ラッチ回路と第３ラッチ回路の間に、第２ラッチ回路
に取り込まれたＤＭＵＸデ−タを内部クロック信号で取
り込み、第３ラッチ回路への取込デ−タとする第４ラッ
チ回路を設ける構成とする。

【００１５】

【発明の実施の形態】以下、本発明の実施形態例を図面
により説明する。図１は本発明によるドット・デ・イン
タリーブ回路２０を含む回路の第１実施形態例を示すも
のである。図１において、図１４、図１５と同一部分は
同一符号とし説明を簡略化する。図１において、６はＡ
／Ｄ変換器、９は入力処理回路である。前記Ａ／Ｄ変換
器６は、図１４と同様に、入力したアナログの映像信号
を図１５（ａ）に示す信号ＳＣＬＫでサンプリングして
同図（ｂ）に示すようなディジタルの映像信号Ｄ０、Ｄ
１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、…に変換し、ついでドッ
ト・インタリーブ方式で同図（ｃ）（ｄ）に示すような
２チャンネルのデ−タＤＡＴＡＡ、ＤＡＴＡＢに分割
し、ＤＭＵＸデ−タとして入力処理回路９内のドット・
デ・インタリーブ回路２０に出力する。前記Ａ／Ｄ変換
器６は、さらに、信号ＳＣＬＫを１／２分周して生成し
た分周クロック信号１／２ＣＬＫを、外部クロック信号
として入力処理回路９内のドット・デ・インタリーブ回
路２０に出力する。

【００１６】前記入力処理回路９内には、ドット・デ・
インタリーブ回路２０の他に、信号ＳＣＬＫ（周波数が
Ｆ（＝１／Ｔ）のシステムクロック信号）を生成するシ
ステムクロック生成回路１２が設けられている。前記ド
ット・デ・インタリーブ回路２０では、前記Ａ／Ｄ変換
器６から出力したデ−タＤＡＴＡＡ、ＤＡＴＡＢがＩＮ
Ａ、ＩＮＢ端子（デ−タ入力端子）に入力し、前記Ａ／
Ｄ変換器６から出力した信号１／２ＣＬＫが外部クロッ
ク信号としてＡＤＣＫ端子（ドットクロック端子）に入
力し、前記システムクロック生成回路１２で生成した信
号ＳＣＬＫがＳＣＬＫ端子に入力し、ＯＵＴ端子からド
ット・デ・インタリーブ方式で並列直列変換された直列
デ−タ（ストレートデ−タ）が出力する。前記システム
クロック生成回路１２で生成した信号ＳＣＬＫは、図１
４と同様に、配線１８を用いて前記Ａ／Ｄ変換器６に導
かれＣＬＫ端子に入力している。

【００１７】前記ドット・デ・インタリーブ回路２０
は、具体的には図２に示すように構成されている。図２
において、２２は第１ラッチ回路、２４は分周クロック
生成回路、２６は位相差検出回路、２８はクロック選択
回路、３０は第２ラッチ回路、３２は第３ラッチ回路、
３４は第４ラッチ回路、３６は並列直列変換回路、３８
は同期化回路、４０、４２はインバータである。

【００１８】前記第１ラッチ回路２２は、Ｄ型のフリッ
プフロップ回路（以下、単にＤ−ＦＦという。）２２
ａ、２２ｂからなり、ＩＮＡ、ＩＮＢ端子に入力したデ
−タＤＡＴＡＡ、ＤＡＴＡＢ（以下、単にデ−タＩＮ
Ａ、ＩＮＢと記述する。）を、ＡＤＣＫ端子に入力した
信号１／２ＣＬＫ（以下、信号ＡＤＣＫと記述する。）
の立上り（立下がりでもよいが、以下、説明の便宜上、
立上りで説明する。）で取り込む（ラッチする）。

【００１９】前記分周クロック生成回路２４は１／２分
周回路で構成され、ＳＣＬＫ端子に入力した周波数Ｆ
（＝１／Ｔ）の信号ＳＣＬＫを１／２分周してＱ端子か
ら周波数Ｆ／２（＝１／２Ｔ）の信号Ｑ（第１分周クロ
ック信号の一例）を出力するとともに、ＱＸ端子から信
号ＱＸ（第２分周クロック信号の一例）を出力する。信
号Ｑと信号ＱＸは位相が互いに反転関係となっている。
前記ＱＸ端子から出力した信号ＱＸはＤ端子（デ−タ端
子）に入力している。説明の便宜上、信号Ｑを第１分周
クロック信号の一例、信号ＱＸを第２分周クロック信号
の一例としたが、逆の場合であってもよい。

【００２０】前記位相差検出回路２６は、信号ＡＤＣＫ
及び信号Ｑと、信号ＳＣＬＫをインバータ４０で反転し
た信号とに基づいて、信号ＡＤＣＫと信号Ｑを比較し、
位相差検出信号を出力する。

【００２１】前記クロック選択回路２８は、前記位相差
検出回路２６の位相差検出信号をクロック選択信号とし
て、前記分周クロック生成回路２４で生成した位相が反
転関係にある信号Ｑ、ＱＸの一方を選択して出力する。

【００２２】前記第２ラッチ回路３０は、Ｄ−ＦＦ３０
ａ、３０ｂからなり、前記第１ラッチ回路２２に取り込
まれたデ−タＩＮＡ、ＩＮＢを、前記クロック選択回路
２８で選択された分周クロック信号（例えば信号Ｑ）の
立上りで取り込む。

【００２３】前記第４ラッチ回路３４はＤ−ＦＦ３４
ａ、３４ｂ、３４ｃからなり、前記Ｄ−ＦＦ３４ａ、３
４ｂは前記Ｄ−ＦＦ３０ａ、３０ｂに取り込まれたデ−
タＩＮＡ、ＩＮＢを、信号ＳＣＬＫをインバータ４２で
反転した信号の立上りで取り込み、前記Ｄ−ＦＦ３４ｃ
は信号ＡＤＣＫを、信号ＳＣＬＫをインバータ４２で反
転した信号の立上りで取り込む。

【００２４】前記第３ラッチ回路３２はＤ−ＦＦ３２
ａ、３２ｂ、３２ｃからなり、前記Ｄ−ＦＦ３２ａ、３
２ｂは前記Ｄ−ＦＦ３４ａ、３４ｂに取り込まれたデ−
タＩＮＡ、ＩＮＢを信号ＳＣＬＫの立上りで取り込み、
前記Ｄ−ＦＦ３２ｃは前記Ｄ−ＦＦ３４ｃに取り込まれ
た信号ＡＤＣＫを信号ＳＣＬＫの立上りで取り込む。

【００２５】前記並列直列変換回路３６は、前記Ｄ−Ｆ
Ｆ３２ａ、３２ｂに取り込まれたデ−タＩＮＡ、ＩＮＢ
を、前記Ｄ−ＦＦ３２ｃに取り込まれた信号ＡＤＣＫで
直列デ−タに変換する。前記同期化回路３８は、前記並
列直列変換回路３６で変換された直列デ−タを信号ＳＣ
ＬＫで同期化してＯＵＴ端子から出力する。

【００２６】前記位相差検出回路２６は、具体的には図
３に示すように構成されている。図３において、４４は
ヒステリシス位相検出回路、４６は安定時位相検出回
路、４８は保持・更新回路、５０、５２は信号ＡＤＣＫ
の立上りで入力信号を取り込むラッチ回路としてのＤ−
ＦＦ、５３はオアゲートである。

【００２７】前記ヒステリシス位相検出回路４４はＤ−
ＦＦ５４、５６、５８及びＸＮＯＲ（エクスクルーシブ
・ノアゲート）６０で構成されている。前記Ｄ−ＦＦ５
４は信号ＳＣＬＫＸの立上りで信号Ｑを取り込み、前記
Ｄ−ＦＦ５６は信号ＡＤＣＫの立上りで信号Ｑを取り込
んで第１位相差検出信号Ｐ（以下単に信号Ｐという。）
とし、前記Ｄ−ＦＦ５８は前記Ｄ−ＦＦ５４に取り込ま
れた信号を信号ＡＤＣＫの立上りで取り込んで第２位相
差検出信号Ｐａ（以下単に信号Ｐａという。）とし、前
記ＸＮＯＲ６０は信号Ｐと信号Ｐａの排他的論理和信号
の反転信号を出力する。前記信号ＳＣＬＫＸは、入力端
子ＣＬＫに入力した信号ＳＣＬＫをインバータ４０で反
転した信号を表している。

【００２８】前記安定時位相検出回路４６はエッジ検出
回路６２、カウンタ６４及びインバータ６６で構成され
ている。前記エッジ検出回路６２は、前記ＸＮＯＲ６０
の出力信号のエッジ（変化点）を検出する。前記カウン
タ６４は、前記エッジ検出回路６２のエッジ検出信号の
有無（Ｈ、Ｌレベル）に拘らず信号ＡＤＣＫを計数（カ
ウントアップ）するとともに、エッジ検出信号有（Ｈレ
ベル）のときには固定値「０」をローディングせず、エ
ッジ検出信号無（Ｌレベル）のときには固定値「０」を
ローディングし、ＣＯ（桁上げ）端子から出力するＣＯ
出力を更新タイミング信号として出力する。前記インバ
ータ６６は、前記カウンタ６４のＣＯ（桁上げ）端子か
ら出力するＣＯ出力を反転してＥＮ（イネーブル）端子
に入力する。

【００２９】前記Ｄ−ＦＦ５０は、前記ＸＮＯＲ６０の
出力信号を信号ＡＤＣＫの立上りで取り込み更新タイミ
ング信号とする。前記Ｄ−ＦＦ５２は、前記ヒステリシ
ス位相検出回路４４のＤ−ＦＦ５８から出力する信号Ｐ
ａを信号ＡＤＣＫの立上りで取り込む。前記オアゲート
５３は、前記Ｄ−ＦＦ５０に取り込まれた更新タイミン
グ信号と前記カウンタ６４のＣＯ端子から出力する更新
タイミング信号の論理和信号を更新タイミング信号とし
て出力する。

【００３０】前記保持・更新回路４８は出力更新回路６
８及び保持部としてのＤ−ＦＦ７０で構成されている。
前記出力更新回路６８は、前記オアゲート５３から更新
タイミング信号が出力しているときには、切替部を更新
側（Ｄ−ＦＦ５２の出力側）に切り替え、Ｄ−ＦＦ５２
に取り込まれた信号ＰａをＤ−ＦＦ７０側へ出力してＤ
−ＦＦ７０が保持する信号Ｐａを更新し、前記オアゲー
ト５３から更新タイミング信号が出力していないときに
は、切替部を保持側に切り替えてＤ−ＦＦ７０が現在保
持する信号Ｐａを保持し更新しない。

【００３１】つぎに図１乃至図３の作用を図４乃至図７
を用いて説明する。 （１）図１において、Ａ／Ｄ変換器６は、従来例と同様
に、入力したアナログの映像信号を信号ＳＣＬＫでサン
プリングして図１５（ｂ）に示すようなディジタルの映
像信号Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、…に変換
し、ついでドット・インタリーブ方式で同図（ｃ）
（ｄ）に示すような２チャンネルのデ−タＤＡＴＡＡ、
ＤＡＴＡＢに分割し、ＤＭＵＸデ−タとして入力処理回
路９内のドット・デ・インタリーブ回路２０のＩＮＡ、
ＩＮＢ端子に出力する。Ａ／Ｄ変換器６は、さらに、信
号ＣＬＫを１／２分周して生成した信号１／２ＣＬＫ
を、外部クロック信号として入力処理回路９内のドット
・デ・インタリーブ回２０のＡＤＣＫ端子に出力する。
また、入力処理回路９内のシステムクロック生成回路１
２は、図４（ａ）（図１５（ａ）と同一）に示すような
信号ＳＣＬＫを生成し、ドット・デ・インタリーブ回２
０のＳＣＬＫ端子に出力する。

【００３２】（２）図２のドット・デ・インタリーブ回
路２０内の分周クロック生成回路２４では、ＳＣＬＫ端
子に入力した周波数Ｆ（＝１／Ｔ）の信号ＳＣＬＫを、
１／２分周してＱ端子から周波数Ｆ／２（＝１／２Ｔ）
の信号Ｑを出力するとともに、ＱＸ端子から信号ＱＸを
出力する。この信号ＱＸはＤ端子に入力している。この
とき、信号ＳＣＬＫが図４のＡ、Ｂの（ａ）に示すよう
な信号であるとすると、信号Ｑ、ＱＸは同図のＡ、Ｂの
（ｂ）、（ｃ）に示すような信号となり、信号ＳＣＬＫ
をインバータ４０で反転した信号ＳＣＬＫＸは同図の
Ａ、Ｂの（ｅ）に示すような信号となる。

【００３３】（３）図２のドット・デ・インタリーブ回
路２０内の位相差検出回路２６では、ＡＤＣＫ端子に入
力した信号１／２ＣＬＫ（以下単に信号ＡＤＣＫと記述
する。）と、信号Ｑと、信号ＳＣＬＫＸとに基づいて、
信号ＡＤＣＫと信号Ｑを比較して位相差を検出し、位相
差検出信号を出力する。

【００３４】つぎに、説明の便宜上、Ａ：信号Ｑと信号
ＡＤＣＫの位相差がＴの場合、Ｂ：信号Ｑと信号ＡＤＣ
Ｋの位相差が０の場合、Ｃ：その他の場合に分けて説明
する。

【００３５】Ａ：信号Ｑと信号ＡＤＣＫの位相差がＴの
場合 （１）信号Ｑと信号ＡＤＣＫの位相差がＴの場合には、
信号ＡＤＣＫは図４のＡ（ｄ）に示すような信号とな
る。

【００３６】（２）図３の位相差検出回路２６内のヒス
テリシス位相検出回路４４では次ぎのように作用する。
Ｄ−ＦＦ５４は、信号ＳＣＬＫＸの立上りで信号Ｑを取
り込み、図４のＡ（ｆ）に示すような信号（信号ＱをＴ
／２遅延させた信号）を出力する。Ｄ−ＦＦ５６は、信
号ＡＤＣＫの立上りで信号Ｑを取り込んで信号Ｐを出力
する。位相差がＴなので信号Ｐは不定（以下Ｘレベルと
記述する。）となる。Ｄ−ＦＦ５８は、Ｄ−ＦＦ５４に
取り込まれた信号を信号ＡＤＣＫの立上りで取り込んで
信号Ｐａを出力する。位相差がＴなので信号ＰａはＨレ
ベルとなる。ＸＮＯＲ６０は、信号Ｐと信号Ｐａの排他
的論理和信号の反転信号を出力する。この出力信号は、
信号ＰがＸレベル、信号ＰａがＨレベルなので、Ｘレベ
ルとなる。

【００３７】（３）図３の安定時位相検出回路４６では
次ぎのように作用する。エッジ検出回路６２は、ＸＮＯ
Ｒ６０の出力信号のエッジを検出する。このエッジ検出
信号は、ＸＮＯＲ６０の出力信号がＸレベルなので、Ｘ
レベルとなる。カウンタ６４は、エッジ検出回路６２の
エッジ検出信号の有無に拘らず信号ＡＤＣＫを計数し、
エッジ検出信号がＬレベルのときに固定値「０」をロー
ディングする。このため、エッジ検出回路６２のエッジ
検出信号がＸレベルのときは、カウンタ６４の計数値が
所定値に達しないうちに固定値「０」をローディングし
て計数値が「０」となり、ＣＯ出力はＬレベルを維持す
る。

【００３８】（４）Ｄ−ＦＦ５０は、ＸＮＯＲ６０の出
力信号を信号ＡＤＣＫの立上りで取り込んで更新タイミ
ング信号とするが、この更新タイミング信号はエッジ検
出信号がＸレベルなので、Ｘレベルとなる。Ｄ−ＦＦ５
２は、信号Ｐａを信号ＡＤＣＫの立上りで取り込み、位
相差検出信号として出力する。この出力信号は、信号Ｐ
ａがＨレベルなので、Ｈレベルとなる。オアゲート５３
は、Ｄ−ＦＦ５０に取り込まれた更新タイミング信号と
カウンタ６４のＣＯ端子から出力する更新タイミング信
号の論理和信号を更新タイミング信号として出力する。
この出力はＸレベルとなる。

【００３９】（５）図３の保持・更新回路４８では次ぎ
のように作用する。出力更新回路６８は、オアゲート５
３から出力する更新タイミング信号がＸレベルなので、
切替部を更新側（Ｄ−ＦＦ５２の出力側）と非更新側に
不定期に切り替え、Ｄ−ＦＦ５２に取り込まれたＨレベ
ルの信号ＰａをＤ−ＦＦ７０側へ出力してＤ−ＦＦ７０
が保持する信号Ｐａを不定期に更新する。このため、出
力更新回路６８はＤ−ＦＦ５２から出力する信号Ｐａを
Ｄ−ＦＦ７０に保持したり更新したりするが、Ｄ−ＦＦ
５２から出力する信号ＰａがＨレベルなので、出力更新
回路６８の出力側から図４のＡ（ｇ）に示すようなＨレ
ベルの位相差検出信号が出力する。すなわち、図２の位
相差検出回路２６から出力する位相差検出信号はＨレベ
ルとなる。

【００４０】（６）図２において位相差検出回路２６か
ら出力する位相差検出信号がＨレベルとなると、クロッ
ク選択回路２８が信号Ｑと信号ＱＸのうちの信号Ｑを選
択し、この信号Ｑを図４のＡ（ｈ）に示すような選択分
周クロック信号として第２ラッチ回路３０へ出力する。

【００４１】（７）図２においてクロック選択回路２８
から第２ラッチ回路３０へ出力する選択分周クロック信
号が信号Ｑのときには、第１、第２、第４、第３ラッチ
回路２２、３０、３４、３２、並列直列変換回路３６及
び同期化回路３８は、次ぎの（７−１）〜（７−５）に
示すように作用する。説明の便宜上、図２の入力端子Ｃ
ＬＫに入力した信号ＳＣＬＫが図５（ａ）に示すような
信号であり、ＡＤＣＫ端子に入力した信号ＡＤＣＫが同
図（ｂ）に示すような信号であるとする。

【００４２】（７−１）第１ラッチ回路２２のＤ−ＦＦ
２２ａ、２２ｂは、ＩＮＡ、ＩＮＢ端子に入力した図５
（ｃ）、（ｄ）に示すようなデ−タＩＮＡ、ＩＮＢを、
信号ＡＤＣＫの立上りで取り込み、同図（ｅ）、（ｆ）
に示すようなデ−タＩＮＡ１、ＩＮＢ２をラッチする。

【００４３】（７−２）第２ラッチ回路３０のＤ−ＦＦ
３０ａ、３０ｂは、第１ラッチ回路２２のＤ−ＦＦ２２
ａ、２２ｂにラッチされたデ−タＩＮＡ１、ＩＮＢ１
を、クロック選択回路２８から出力する図５（ｇ）に示
すような信号Ｑの立上りで取り込み、同図（ｈ）、
（ｉ）に示すようなデ−タＩＮＡ２、ＩＮＢ２をラッチ
する。このとき、選択分周クロック信号としての信号Ｑ
と信号ＡＤＣＫを常に逆相の関係に保持しているので、
第２ラッチ回路３０のＤ−ＦＦ３０ａ、３０ｂに取り込
まれたデ−タＩＮＡ２、ＩＮＢ２にラッチミスが生じな
い。

【００４４】（７−３）第４ラッチ回路３４のＤ−ＦＦ
３４ａ、３４ｂは、第２ラッチ回路３０のＤ−ＦＦ３０
ａ、３０ｂにラッチされたデ−タＩＮＡ２、ＩＮＢ２を
信号ＳＣＬＫの反転信号の立上りで取り込み、図５
（ｊ）、（ｋ）に示すようなデ−タＩＮＡ３、ＩＮＢ３
をラッチする。第４ラッチ回路３４のＤ−ＦＦ３４ｃ
は、ＡＤＣＫ端子に入力した信号ＡＤＣＫを信号ＳＣＬ
Ｋの反転信号の立上りで取り込む。

【００４５】（７−４）第３ラッチ回路３２のＤ−ＦＦ
３２ａ、３２ｂは、第４ラッチ回路３４のＤ−ＦＦ３４
ａ、３４ｂにラッチされたデ−タＩＮＡ３、ＩＮＢ３を
信号ＳＣＬＫの立上りで取り込み、図５（ｌ）、（ｍ）
に示すようなデ−タＩＮＡ４、ＩＮＢ４をラッチする。
第３ラッチ回路３２のＤ−ＦＦ３２ｃは、ＡＤＣＫ端子
に入力した信号ＡＤＣＫを信号ＳＣＬＫの立上りで取り
込む。

【００４６】（７−５）並列直列変換回路３６は、第３
ラッチ回路３２のＤ−ＦＦ３２ａ、３２ｂにラッチされ
たデ−タＩＮＡ４、ＩＮＢ４を、Ｄ−ＦＦ３２ｃにラッ
チされた信号ＡＤＣＫの立上りで直列デ−タに変換し、
図５（ｎ）に示すような直列デ−タを出力する。同期化
回路３８は、並列直列変換回路３６で変換された直列デ
−タを信号ＳＣＬＫで同期化して図５（ｏ）に示すよう
な出力デ−タとし、ＯＵＴ端子から出力する。

【００４７】Ｂ：信号Ｑと信号ＡＤＣＫの位相差が０の
場合 （１）信号Ｑと信号ＡＤＣＫの位相差が０の場合には、
信号ＡＤＣＫは図４のＢ（ｄ）に示すような信号とな
る。

【００４８】（２）図３の位相差検出回路２６内のヒス
テリシス位相検出回路４４では、前記Ａ（２）と同様に
して、Ｄ−ＦＦ５４が図４のＢ（ｆ）に示すような信号
（信号ＱをＴ／２遅延させた信号）を出力し、Ｄ−ＦＦ
５６が信号Ｐを出力する。位相差が０なので信号ＰはＸ
レベルとなる。また、Ｄ−ＦＦ５８は、Ｄ−ＦＦ５４に
取り込まれた信号を信号ＡＤＣＫの立上りで取り込んで
信号Ｐａを出力するが、位相差が０なので信号ＰａはＬ
レベルとなる。ＸＮＯＲ６０は、信号Ｐと信号Ｐａの排
他的論理和信号の反転信号を出力するが、この出力信号
は、信号ＰがＸレベル、信号ＰａがＬレベルなのでＸレ
ベルとなる。

【００４９】（３）図３の安定時位相検出回路４６で
は、前記Ａ（３）と同様に、エッジ検出回路６２のエッ
ジ検出信号はＸレベルとなる。また、カウンタ６４の計
数値も、前記Ａ（３）と同様に、所定値まで至らずＣＯ
出力はＬレベルを維持する。

【００５０】（４）Ｄ−ＦＦ５０は、エッジ検出回路６
２のエッジ検出信号を信号ＡＤＣＫの立上りで取り込ん
で更新タイミング信号とするが、この更新タイミング信
号はエッジ検出信号がＸレベルなのでＸレベルとなる。
Ｄ−ＦＦ５２は、Ｌレベルの信号Ｐａを信号ＡＤＣＫの
立上りで取り込み、位相差検出信号として出力するの
で、この出力信号はＬレベルとなる。オアゲート５３
は、Ｄ−ＦＦ５０に取り込まれたＸレベルの更新タイミ
ング信号とカウンタ６４のＣＯ端子から出力するＬレベ
ルの更新タイミング信号の論理和信号を更新タイミング
信号として出力するので、この出力はＸレベルとなる。

【００５１】（５）図３の保持・更新回路４８では、前
記Ａ（５）と同様に、出力更新回路６８が切替部を更新
側（Ｄ−ＦＦ５２の出力側）と非更新側に不定期に切り
替え、Ｄ−ＦＦ５２に取り込まれたＬレベルの信号Ｐａ
をＤ−ＦＦ７０側へ出力してＤ−ＦＦ７０が保持する信
号Ｐａを不定期に更新する。このため、出力更新回路６
８はＤ−ＦＦ５２から出力する信号ＰａをＤ−ＦＦ７０
に保持したり更新したりするが、Ｄ−ＦＦ５２から出力
する信号ＰａがＬレベルなので、出力更新回路６８の出
力側から図４のＢ（ｇ）に示すようなＬレベルの位相差
検出信号が出力する。すなわち、図２の位相差検出回路
２６から出力する位相差検出信号はＬレベルとなる。

【００５２】（６）図２において位相差検出回路２６か
ら出力する位相差検出信号がＬレベルとなると、クロッ
ク選択回路２８は信号Ｑと信号ＱＸのうちの信号ＱＸを
選択し、この信号ＱＸを図４のＢ（ｈ）に示すような選
択分周クロック信号として第２ラッチ回路３０へ出力す
る。

【００５３】（７）図２においてクロック選択回路２８
から第２ラッチ回路３０へ出力する選択分周クロック信
号が信号ＱＸのときには、第１、第２、第４、第３ラッ
チ回路２２、３０、３４、３２、並列直列変換回路３６
及び同期化回路３８は、次ぎの（７−１）に示す点を除
いて前記Ａの（７−１）〜（７−５）と同様に作用し、
ＯＵＴ端子から図５（ｏ）に示すような直列デ−タを出
力する。

【００５４】（７−１）第２ラッチ回路３０へ出力する
選択分周クロック信号は、前記（７）に記載のように信
号ＱＸであり、この信号ＱＸは信号Ｑを反転した信号に
相当するので、信号Ｑと信号ＡＤＣＫの位相差が０の場
合には、選択分周クロック信号ＱＸと信号ＡＤＣＫを常
に逆相の関係に保持し、第２ラッチ回路３０のＤ−ＦＦ
３０ａ、３０ｂに取り込まれたデ−タＩＮＡ２、ＩＮＢ
２にラッチミスが生じない。

【００５５】Ｃ：その他の場合 信号Ｑと信号ＡＤＣＫの位相差がＴ、０以外の場合につ
いて、図６及び図７を併用して説明する。図６（ａ）、
（ｂ）、（ｃ）は図２中の信号ＳＣＬＫ、Ｑ、ＱＸを示
し、図６（ｄ）は図３中のＤ−ＦＦ５４から出力する信
号、すなわち信号ＱをＴ／２遅延させた信号を示す。ま
た、図６（ｅ）及び図７において、パターン
は、信号Ｑと信号ＡＤＣＫの位相差が０、Ｔ／
４、Ｔ／２、３Ｔ／４、Ｔ、５Ｔ／４、３Ｔ／２、７Ｔ
／４の場合を示し、パターンは前記Ｂの場合に相当
し、パターンは前記Ａの場合に相当する。また、図６
（ｅ）において、パターン〜のそれぞれにおける取
込デ−タは、図２の第１ラッチ回路２２のＤ−ＦＦ２２
ａ、２２ｂが入力したデ−タＩＮＡ、ＩＮＢを信号ＡＤ
ＣＫの立上りで取り込んだデ−タを示す。

【００５６】（１）信号Ｑと信号ＡＤＣＫの位相差が０
の場合には、図６のパターンに示すように、信号ＱＸ
と信号ＡＤＣＫが逆相関係となるので、図２の第２ラッ
チ回路３０におけるデ−タ取り込み用のクロック信号と
して信号ＱＸが最適となる。信号Ｑは、その立上りが取
込デ−タの変化点に当たるので不適となる。このパター
ンでは、前記Ｂで説明したように図３のＤ−ＦＦ５
６、５８から出力する信号Ｐ、Ｐａは、図７に示すよう
にＸ、Ｌレベルとなり、ＸＮＯＲ６０の出力、エッジ検
出回路６２の出力、カウンタ６４のＣＯ出力は、図７に
示すようにＸ、Ｘ、Ｌレベルとなる。このため、ヒステ
リシス位相検出回路４４によるヒステリシス位相選択で
選択される分周クロック信号は信号ＱＸとなる。すなわ
ち、オアゲート５３を介したＤ−ＦＦ５０からの更新タ
イミング信号がＸレベルなので、出力更新回路６８では
Ｄ−ＦＦ５２からの信号Ｐａの更新と保持が行われる
が、このＤ−ＦＦ５２からの信号ＰａがＬレベルなの
で、クロック選択回路２８で選択される分周クロック信
号は信号ＱＸとなる。また、安定時位相制御回路４６に
よる安定時強制位相選択で選択される分周クロック信号
は直前に選択された信号の保持（現状保持）となる。す
なわち、オアゲート５３を介したカウンタ６４からの更
新タイミング信号（ＣＯ出力）がＬレベルなので、出力
更新回路６８ではＤ−ＦＦ５２からの信号Ｐａの更新が
行われず、直前に選択された信号の保持が行われる。し
たがって、結果としてクロック選択回路２８で選択され
る分周クロック信号は信号ＱＸとなる。

【００５７】（２）信号Ｑと信号ＡＤＣＫの位相差がＴ
／４の場合には、図６のパターンに示すように、信号
Ｑ、ＱＸと信号ＡＤＣＫが逆相の関係とならないので最
適とはいえないが、信号Ｑ、ＱＸは、その立上りが取込
デ−タの変化点に当たらないので不適でなく適である。
このパターンでは、図３のＤ−ＦＦ５６において信号
ＡＤＣＫの立上りで取り込まれる信号Ｑは、図６の
（ｂ）に示した信号と同図の（ｅ）に示したパターン
の信号ＡＤＣＫの位相関係から明らかなようにＨレベル
となる。また、図３のＤ−ＦＦ５８において信号ＡＤＣ
Ｋの立上りで取り込まれる信号は、図６の（ｄ）に示し
た信号と同図の（ｅ）に示したパターンの信号ＡＤＣ
Ｋの位相関係から明らかなようにＬレベルとなる。すな
わち、信号Ｐ、Ｐａは、図７に示すようにＨ、Ｌレベル
となる。信号Ｐ、ＰａがＨ、Ｌレベルとなると、ＸＮＯ
Ｒ６０の出力、エッジ検出回路６２の出力、カウンタ６
４の出力は、図７に示すようにＬ、Ｈ、Ｈレベルとな
る。すなわち、信号Ｐ、ＰａがＨ、ＬレベルになるとＸ
ＮＯＲ６０の出力がＬレベルとなり、エッジ検出回路６
２の出力がＬレベルとなり、カウンタ６４は固定値
「０」をローディングしない。このため、カウンタ６４
の計数値が所定値に達してＣＯ出力がＨレベルとなり、
このＨレベルのＣＯ出力がインバータ６６で反転してＥ
Ｎ端子に入力し、カウンタ６４のＣＯ出力はＨレベルの
状態で停止する。このため、ヒステリシス位相検出回路
４４によるヒステリシス位相選択で選択される分周クロ
ック信号は現状保持となる。すなわち、オアゲート５３
を介したＤ−ＦＦ５０からの更新タイミング信号がＬレ
ベルなので、出力更新回路６８ではＤ−ＦＦ５２からの
信号Ｐａの更新が行われず、直前に選択された信号の保
持が行われる。また、安定時位相制御回路４６による安
定時強制位相選択で選択される分周クロック信号は信号
ＱＸとなる。すなわち、オアゲート５３を介したカウン
タ６４からの更新タイミング信号がＨレベルなので、出
力更新回路６８ではＤ−ＦＦ５２からのＬレベルの信号
Ｐａで更新が行われ、クロック選択回路２８で選択され
る分周クロック信号は信号ＱＸとなる。したがって、結
果としてクロック選択回路２８で選択される分周クロッ
ク信号は信号ＱＸとなる。

【００５８】（３）信号Ｑと信号ＡＤＣＫの位相差がＴ
／２のパターンの場合には、前記（２）と同様に、信
号Ｑ、ＱＸは最適ではないが、その立上りが取込デ−タ
の変化点に当たらないので不適でなく適である。このパ
ターンでは、図３のＤ−ＦＦ５６において信号ＡＤＣ
Ｋの立上りで取り込まれる信号Ｑは、図６の（ｂ）に示
した信号と同図の（ｅ）に示したパターンの信号ＡＤ
ＣＫの位相関係から明らかなようにＨレベルとなる。ま
た、図３のＤ−ＦＦ５８において信号ＡＤＣＫの立上り
で取り込まれる信号は、図６の（ｄ）に示した信号と同
図の（ｅ）に示したパターンの信号ＡＤＣＫの位相関
係から明らかなようにＸレベルとなる。すなわち、信号
Ｐ、Ｐａは、図７に示すようにＨ、Ｘレベルとなる。信
号Ｐ、ＰａがＨ、Ｘレベルとなると、ＸＮＯＲ６０の出
力、エッジ検出回路６２の出力、カウンタ６４の出力
は、前記（２）と同様にして、図７に示すようにＸ、
Ｘ、Ｌレベルとなる。このため、ヒステリシス位相検出
回路４４によるヒステリシス位相選択で選択される分周
クロック信号は不定となる。すなわち、オアゲート５３
を介したＤ−ＦＦ５０からの更新タイミング信号がＸレ
ベルなので、出力更新回路６８ではＤ−ＦＦ５２からの
信号Ｐａの更新と保持が行われるが、このＤ−ＦＦ５２
からの信号ＰａがＸレベルなので、クロック選択回路２
８で選択される分周クロック信号は不定となる。また、
安定時位相制御回路４６による安定時強制位相選択で選
択される分周クロック信号は現状保持となる。すなわ
ち、オアゲート５３を介したカウンタ６４からの更新タ
イミング信号がＬレベルなので、出力更新回路６８では
Ｄ−ＦＦ５２からの信号Ｐａで更新が行われず、直前に
選択された信号の保持が行われる。したがって、結果と
してクロック選択回路２８で選択される分周クロック信
号は直前に選択された分周クロック信号となる。

【００５９】（４）信号Ｑと信号ＡＤＣＫの位相差が３
Ｔ／４のパターンの場合には、前記（２）と同様に、
信号Ｑ、ＱＸは最適ではないが、その立上りが取込デ−
タの変化点に当たらないので不適でなく適である。この
パターンでは、図３のＤ−ＦＦ５６において信号ＡＤ
ＣＫの立上りで取り込まれる信号Ｑは、前記（３）と同
様にＨレベルとなる。また、図３のＤ−ＦＦ５８におい
て信号ＡＤＣＫの立上りで取り込まれる信号は、図６か
ら明らかなようにＨレベルとなる。すなわち、信号Ｐ、
Ｐａは、図７に示すようにＨ、Ｈレベルとなる。信号
Ｐ、ＰａがＨ、Ｈレベルとなると、ＸＮＯＲ６０の出
力、エッジ検出回路６２の出力、カウンタ６４の出力
は、前記（２）と同様にして、図７に示すようにＨ、
Ｈ、Ｈレベルとなる。このため、ヒステリシス位相検出
回路４４によるヒステリシス位相選択で選択される分周
クロック信号は信号Ｑとなる。すなわち、オアゲート５
３を介したＤ−ＦＦ５０からの更新タイミング信号がＨ
レベルなので、出力更新回路６８ではＤ−ＦＦ５２から
の信号Ｐａの更新が行われ、この信号ＰａがＨレベルな
ので、クロック選択回路２８で選択される分周クロック
信号は信号Ｑとなる。また、安定時位相制御回路４６に
よる安定時強制位相選択で選択される分周クロック信号
は信号Ｑとなる。すなわち、オアゲート５３を介したカ
ウンタ６４からの更新タイミング信号がＨレベルなの
で、出力更新回路６８ではＤ−ＦＦ５２からの信号Ｐａ
の更新が行われ、この信号ＰａがＨレベルなので、クロ
ック選択回路２８で選択される分周クロック信号は信号
Ｑとなる。したがって、結果としてクロック選択回路２
８で選択される分周クロック信号は信号Ｑとなる。

【００６０】（５）信号Ｑと信号ＡＤＣＫの位相差がＴ
の場合には、図６のパターンに示すように、信号Ｑと
信号ＡＤＣＫが逆相の関係となるので、図２の第２ラッ
チ回路３０におけるデ−タ取り込み用のクロック信号と
して信号Ｑが最適となる。信号ＱＸは、その立上りが取
込デ−タの変化点に当たるので不適となる。このパター
ンでは、前記Ａで説明したように図３のＤ−ＦＦ５
６、５８から出力する信号Ｐ、Ｐａは、図７に示すよう
にＸ、Ｈレベルとなり、ＸＮＯＲ６０の出力、エッジ検
出回路６２の出力、カウンタ６４のＣＯ出力は、図７に
示すようにＸ、Ｘ、Ｌレベルとなる。このため、前記
（１）と同様にして、ヒステリシス位相検出回路４４に
よるヒステリシス位相選択で選択される分周クロック信
号は信号Ｑとなり、安定時位相制御回路４６による安定
時強制位相選択で選択される分周クロック信号は直前に
選択された信号の保持（現状保持）となる。したがっ
て、結果としてクロック選択回路２８で選択される分周
クロック信号は信号Ｑとなる。

【００６１】（６）信号Ｑと信号ＡＤＣＫの位相差が５
Ｔ／４のパターンの場合には、前記（２）と同様に、
信号Ｑ、ＱＸは最適とはいえないが、その立上りが取込
デ−タの変化点に当たらないので不適でなく適である。
このパターンでは、前記（２）と同様にして、信号
Ｐ、Ｐａは、図７に示すようにＬ、Ｈレベルとなり、Ｘ
ＮＯＲ６０の出力、エッジ検出回路６２の出力、カウン
タ６４の出力はＬ、Ｈ、Ｈレベルとなる。このため、前
記（２）と同様にして、ヒステリシス位相検出回路４４
によるヒステリシス位相選択で選択される分周クロック
信号が現状保持となり、安定時位相制御回路４６による
安定時強制位相選択で選択される分周クロック信号は信
号Ｑとなる。したがって、結果としてクロック選択回路
２８で選択される分周クロック信号は信号Ｑとなる。

【００６２】（７）信号Ｑと信号ＡＤＣＫの位相差が３
Ｔ／２のパターンの場合には、前記（２）と同様に、
信号Ｑ、ＱＸは最適とはいえないが、その立上りが取込
デ−タの変化点に当たらないので不適でなく適である。
このパターンでは、前記（３）と同様にして、信号
Ｐ、Ｐａは、図７に示すようにＬ、Ｘレベルとなり、Ｘ
ＮＯＲ６０の出力、エッジ検出回路６２の出力、カウン
タ６４の出力はＸ、Ｘ、Ｌレベルとなる。このため、前
記（３）と同様にして、ヒステリシス位相検出回路４４
によるヒステリシス位相選択で選択される分周クロック
信号は不定となり、安定時位相制御回路４６による安定
時強制位相選択で選択される分周クロック信号は現状保
持となる。したがって、結果としてクロック選択回路２
８で選択される分周クロック信号は直前に選択された分
周クロック信号となる。

【００６３】（８）信号Ｑと信号ＡＤＣＫの位相差が７
Ｔ／４のパターンの場合には、前記（２）と同様に、
信号Ｑ、ＱＸは最適とはいえないが、その立上りが取込
デ−タの変化点に当たらないので不適でなく適である。
このパターンでは、前記（４）と同様にして、信号
Ｐ、Ｐａは、図７に示すようにＬ、Ｌレベルとなり、Ｘ
ＮＯＲ６０の出力、エッジ検出回路６２の出力、カウン
タ６４の出力はＨ、Ｈ、Ｈレベルとなる。このため、前
記（４）と同様にして、ヒステリシス位相検出回路４４
によるヒステリシス位相選択で選択される分周クロック
信号は信号ＱＸとなり、安定時位相制御回路４６による
安定時強制位相選択で選択される分周クロック信号は信
号ＱＸとなる。したがって、結果としてクロック選択回
路２８で選択される分周クロック信号は信号ＱＸとな
る。

【００６４】（９）信号Ｑと信号ＡＤＣＫの位相差が０
を超えＴ／２未満の場合、すなわち位相差がパターン
からパターンまでの間の場合には、図６に示した信号
の位相関係から明らかなように、図３の信号Ｐ、Ｐａは
Ｈレベル、Ｌレベルとなる。このため、ＸＮＯＲ６０の
出力、エッジ検出回路６２の出力、カウンタ６４の出力
がＬレベル、Ｈレベル、Ｈレベルとなり、パターンと
同様となる。すなわち、ヒステリシス位相検出回路４４
によるヒステリシス位相選択で選択される分周クロック
信号が現状保持となり、安定時位相制御回路４６による
安定時強制位相選択で選択される分周クロック信号が信
号ＱＸとなり、結果としてクロック選択回路２８で選択
される分周クロック信号は信号ＱＸとなる。また、信号
Ｑと信号ＡＤＣＫの位相差が３Ｔ／２を超え２Ｔ（位相
差０に相当）未満の場合、すなわち位相差がパターン
からパターンまでの間の場合には、図６に示した信号
の位相関係から明らかなように、図３の信号Ｐ、Ｐａは
Ｌ、Ｌレベルとなり、ＸＮＯＲ６０の出力、エッジ検出
回路６２の出力、カウンタ６４の出力がＨ、Ｈ、Ｈレベ
ルとなり、パターンと同様となる。このため、ヒステ
リシス位相検出回路４４によるヒステリシス位相選択で
選択される分周クロック信号が信号ＱＸとなり、安定時
位相制御回路４６による安定時強制位相選択で選択され
る分周クロック信号が信号ＱＸとなり、結果としてクロ
ック選択回路２８で選択される分周クロック信号は信号
ＱＸとなる。したがって、信号Ｑと信号ＡＤＣＫの位相
差が０を超えＴ／２未満の場合と、３Ｔ／２を超え２Ｔ
未満の場合には、クロック選択回路２８で選択される分
周クロック信号は信号ＱＸとなる。

【００６５】（１０）信号Ｑと信号ＡＤＣＫの位相差が
Ｔ／２を超えＴ未満の場合、すなわち位相差がパターン
からパターンまでの間の場合には、図６に示した信
号の位相関係から明らかなように、図３の信号Ｐ、Ｐａ
はＨ、Ｈレベルとなり、ＸＮＯＲ６０の出力、エッジ検
出回路６２の出力、カウンタ６４の出力がＨ、Ｈ、Ｈレ
ベルとなり、パターンと同様となる。このため、ヒス
テリシス位相検出回路４４によるヒステリシス位相選択
で選択される分周クロック信号が信号Ｑとなり、安定時
位相制御回路４６による安定時強制位相選択で選択され
る分周クロック信号が信号Ｑとなり、結果としてクロッ
ク選択回路２８で選択される分周クロック信号は信号Ｑ
となる。また、信号Ｑと信号ＡＤＣＫの位相差がＴを超
え３Ｔ／２未満の場合、すなわち位相差がパターンか
らパターンまでの間の場合には、図６に示した信号の
位相関係から明らかなように、図３の信号Ｐ、Ｐａは
Ｌ、Ｈレベルとなり、ＸＮＯＲ６０の出力、エッジ検出
回路６２の出力、カウンタ６４の出力がＬ、Ｈ、Ｈレベ
ルとなり、パターンと同様となる。このため、ヒステ
リシス位相検出回路４４によるヒステリシス位相選択で
選択される分周クロック信号が現状保持となり、安定時
位相制御回路４６による安定時強制位相選択で選択され
る分周クロック信号が信号Ｑとなり、結果としてクロッ
ク選択回路２８で選択される分周クロック信号は信号Ｑ
となる。したがって、信号Ｑと信号ＡＤＣＫの位相差が
Ｔ／２を超えＴ未満の場合と、Ｔを超え３Ｔ／２未満の
場合には、クロック選択回路２８で選択される分周クロ
ック信号は信号Ｑとなる。

【００６６】図２及び図３に示した実施形態例では、ク
ロック選択回路で選択される分周クロック信号の変動を
抑制するとともに、外部クロック信号と第１分周クロッ
ク信号の位相差が安定しているときに選択される分周ク
ロック信号を第１、第２分周クロック信号の一方に固定
するために、位相差検出回路がヒステリシス位相検出回
路、安定時位相制御回路及び保持・更新回路を具備する
場合について説明したが、本発明はこれに限るものでな
く、位相差検出回路が外部クロック信号と第１分周クロ
ック信号を比較して位相差を検出し、この位相差検出信
号をクロック選択回路へ出力して第１、第２分周クロッ
ク信号の一方を選択させるようにした場合についても利
用することができる。

【００６７】前記実施形態例では、ドット・デ・インタ
リーブ回路内に位相差検出回路及びクロック選択回路を
設けた場合について説明したが、本発明はこれに限るも
のでなく、ドット・デ・インタリーブ回路内に位相差検
出回路及びクロック選択回路を設けない場合についても
利用することができる。例えば、図８及び図９に示すよ
うに構成した場合や、図１０及び図１１に示すように構
成した場合についても利用することができる。

【００６８】まず、図８及び図９に示す実施形態例につ
いて説明する。図８及び図９において図１及び図２と同
一部分は同一符号として説明を簡略化する。図８におい
て、６ａはＡ／Ｄ変換器、９ａは入力処理回路である。
前記Ａ／Ｄ変換器６ａは、アナログ映像信号の水平同期
信号や垂直同期信号等の同期信号とＣＬＫ端子に入力し
た信号ＳＣＬＫに基づいて、同期信号を信号ＳＣＬＫに
同期させたりセット信号ＲＳＴ（以下、単に信号ＲＳＴ
という。）を出力する点を除いて図１のＡ／Ｄ変換器６
と同様に構成されている。前記入力処理回路９ａ内のド
ット・デ・インタリーブ回路２０ａは、図９に示すよう
に、図２の分周クロック生成回路２４、位相差検出回路
２６、クロック選択回路２８及びインバータ４０の代わ
りに、切替回路７２、分周クロック生成回路７４及びイ
ンバータ７６を設けた点を除いて、図２のドット・デ・
インタリーブ回路２０と同様に構成されている。

【００６９】図９において、ＣＬＫ端子に入力する信号
ＳＣＬＫとＲＳＴ端子に入力する信号ＲＳＴが図１２の
（ａ）と（ｂ）に示すような信号であるとすると、信号
ＲＳＴによって切替回路７２の切替部が位相デ−タ側に
切り替えられる。設定された位相デ−タがＨレベルのと
きは、分周クロック生成回路７４から出力する信号Ｑは
図１２（ｃ）のようになり、設定された位相デ−タがＨ
レベルのときは、分周クロック生成回路７４から出力す
る信号Ｑは図１２（ｄ）のようになる。このため、設定
された位相デ−タがＨレベルかＬレベルかに応じて分周
クロック生成回路７４から第２ラッチ回路３０へ出力す
る信号Ｑが互いに反転した関係の信号となり、図２のク
ロック選択回路２８で選択される信号Ｑと信号ＱＸに相
当する。

【００７０】したがって、図９において、第１ラッチ回
路２２にデ−タ取り込みのために供給される信号ＡＤＣ
Ｋ（外部クロック信号）と、第１ラッチ回路２２に取り
込まれたデ−タを第２ラッチ回路３０に取り込むための
信号Ｑ（内部クロック信号）との間に位相差が生じて
も、この位相差が変動せずに位相関係が安定していると
きには、位相デ−タをＨ、Ｌレベルのうちの適切な一方
に選択することによって、第１ラッチ回路２２に取り込
まれたデ−タＩＮＡ１、ＩＮＢ１をラッチミスを生じる
ことなく第２ラッチ回路３０にラッチすることができ、
この第２ラッチ回路３０に取り込まれたデ−タＩＮＡ
２、ＩＮＢ２を第４ラッチ回路３４、第３ラッチ回路３
２、並直変換回路３６及び同期化回路３８によってドッ
ト・デ・インタリーブすることができる。

【００７１】ついで、図１０及び図１１に示す実施形態
例について説明する。図１０及び図１１において図１及
び図２と同一部分は同一符号として説明を簡略化する。
図１０において、６ｂはＡ／Ｄ変換器、９ｂは入力処理
回路である。前記Ａ／Ｄ変換器６ｂはリセット信号ＲＳ
Ｔを入力するためのリセット端子ＲＳＴを具備し、この
リセット信号ＲＳＴによって、ＣＬＫ端子に入力した信
号ＳＣＬＫを１／２分周して生成した信号１／２ＣＬＫ
の位相を初期状態に制御する構成とした点を除いて図１
のＡ／Ｄ変換器６と同様に構成されている。前記入力処
理回路９ｂ内のドット・デ・インタリーブ回路２０ｂ
は、図１１に示すように、図２の分周クロック生成回路
２４、位相差検出回路２６、クロック選択回路２８及び
インバータ４０の代わりに、分周クロック生成回路７
８、インバータ８０、カウンタ８２及びデコーダ８４を
設けた点を除いて、図２のドット・デ・インタリーブ回
路２０と同様に構成されている。

【００７２】分周クロック生成回路７８はＳＣＬＫ端子
に入力する信号ＳＣＬＫを１／２分周して分周クロック
信号Ｑを生成し、この信号Ｑを第２ラッチ回路３０に出
力する。カウンタ８２はＳＣＬＫ端子に入力する信号Ｓ
ＣＬＫを計数し、この計数値が設定値に達したらデコー
ダ８４から信号ＲＳＴを出力し、この信号ＲＳＴは配線
８６を介してＡ／Ｄ変換器６ｂのリセット端子ＲＳＴに
入力する。Ａ／Ｄ変換器６ｂのＣＬＫ端子とＲＳＴ端子
に入力する信号ＳＣＬＫと信号ＲＳＴが図１３の（ａ）
と（ｂ）に示すような信号であるとすると、１／２ＣＬ
Ｋ端子から出力する信号１／２ＣＬＫ（すなわち信号Ａ
ＤＣＫ）は同図（ｃ）に示すような信号となる。この信
号１／２ＣＬＫは、図１３に示すように、ＲＳＴのＬレ
ベル時における信号ＳＣＬＫの立上り時から設定時間Ｔ
ｓ経過したタイミングで立ち上がる信号となる。

【００７３】したがって、図１１において、第１ラッチ
回路２２にデ−タ取り込みのために供給される信号ＡＤ
ＣＫ（外部クロック信号）と、第１ラッチ回路２２に取
り込まれたデ−タを第２ラッチ回路３０に取り込むため
の信号Ｑ（内部クロック信号）との間に位相差が生じて
も、この位相差が変動せずに位相関係が安定していると
きには、設定時間Ｔｓを適宜に設定することによって、
信号ＡＤＣＫの位相を適宜に制御することができる。こ
のため、第１ラッチ回路２２に取り込まれたデ−タＩＮ
Ａ１、ＩＮＢ１をラッチミスを生じることな第２ラッチ
回路３０に取り込むことができ、この第２ラッチ回路３
０に取り込まれたデ−タＩＮＡ２、ＩＮＢ２を第４ラッ
チ回路３４、第３ラッチ回路３２、並列直列回路３６及
び同期化回路３８によってドット・デ・インタリーブす
ることができる。

【００７４】前記図２、図９及び図１１に示した実施形
態例では、第２ラッチ回路３０と第３ラッチ回路３２の
間に第４ラッチ回路３４を設けて回路動作の安定化を図
るようにした場合について説明したが、本発明はこれに
限るものでなく、第４ラッチ回路３４を省略し、第２ラ
ッチ回路３０に取り込まれたＤＭＵＸデ−タを第３ラッ
チ回路３２に取り込むように構成した場合についても利
用することができる。

【００７５】

【発明の効果】請求項１の発明は、第１、第２、第３ラ
ッチ回路、分周クロック生成回路、位相差検出回路、ク
ロック選択回路、並列直列変換回路及び同期化回路を具
備し、入力したＤＭＵＸデ−タを外部クロック信号で第
１ラッチ回路に取り込み、ついで分周クロック信号で第
２ラッチ回路に取り込み、ついで内部クロック信号で第
３ラッチ回路に取り込み、ついで並列直列変換回路にお
いて外部クロック信号で直列デ−タに変換し、ついで同
期化回路で内部クロック信号に同期化して出力し、位相
差検出回路の位相差検出信号に基づいてクロック選択回
路で第１、第２分周クロック信号の一方を選択し、この
選択分周クロック信号で第１ラッチ回路に取り込まれた
ＤＭＵＸデ−タを第２ラッチ回路に取り込む構成とした
ので、内部クロック信号と外部クロック信号の位相関係
が不安定で位相差が生じても、選択分周クロック信号と
外部クロック信号を常に逆相又は逆相に近い関係に保持
することができ、第２ラッチ回路に取り込まれたＤＭＵ
Ｘデ−タにラッチミスが生じない。このため、ラッチミ
スを生じることなく第２ラッチ回路に取り込まれたＤＭ
ＵＸデ−タを、第３ラッチ回路、並列直列変換回路及び
同期化回路によってドット・デ・インタリーブすること
ができる。従って、ＲＡＭを必要とせず、回路規模を小
さくしてコストダウンを図ることのできるドット・デ・
インタリーブ回路を提供することができる。

【００７６】請求項２の発明は、請求項１の発明におい
て、位相差検出回路がヒステリシス位相検出回路、安定
時位相制御回路及び保持・更新回路を具備し、ヒステリ
シス位相検出回路によって、第１分周クロック信号と第
１分周クロック信号をＴ／２遅延させた信号のそれぞれ
を外部クロック信号で取り込んで第１、第２位相差検出
信号とし、この第１、第２位相差検出信号の一方を位相
差検出信号として出力するとともに第１、第２位相差検
出信号に基づいて更新タイミング信号を出力し、安定時
位相制御回路によってヒステリシス位相検出回路から出
力する更新タイミング信号が設定時間の間安定している
か否かに基づいて更新タイミング信号を出力し、保持・
更新回路によってヒステリシス位相検出回路から出力す
る位相差検出信号を外部クロック信号で取り込んで保持
するとともに、ヒステリシス位相検出回路と安定時位相
制御回路から出力する更新タイミング信号で更新する構
成としたので、クロック選択回路で選択される分周クロ
ック信号の変動を抑制するとともに、外部クロック信号
と第１分周クロック信号の位相差が安定しているときに
分周クロック信号を第１、第２分周クロック信号の一方
に固定することができる。

【００７７】請求項３の発明は、第１、第２、第３ラッ
チ回路、分周クロック生成回路、リセット回路、並列直
列変換回路及び同期化回路を具備し、入力したＤＭＵＸ
デ−タを外部クロック信号で第１ラッチ回路に取り込
み、ついで分周クロック信号で第２ラッチ回路に取り込
み、ついで内部クロック信号で第３ラッチ回路に取り込
み、ついで並列直列変換回路において外部クロック信号
で直列デ−タに変換し、ついで同期化回路で内部クロッ
ク信号に同期化して出力とし、リセット回路が内部クロ
ック信号に同期した同期信号で分周クロック生成回路を
リセットし、この分周クロック生成回路で生成した分周
クロック信号で第１ラッチ回路に取り込んだＤＭＵＸデ
−タを第２ラッチ回路に取り込む構成としたので、分周
クロック信号と外部クロック信号の位相関係が安定して
いるときには、分周クロック信号と外部クロック信号を
常に逆相又は逆相に近い関係に保持することができ、第
２ラッチ回路に取り込まれたＤＭＵＸデ−タにラッチミ
スが生じない。このため、ラッチミスを生じることなく
第２ラッチ回路に取り込まれたＤＭＵＸデ−タを、第３
ラッチ回路、並列直列変換回路及び同期化回路によって
ドット・デ・インタリーブすることができる。従って、
ＲＡＭを必要とせず、位相差検出回路やクロック選択回
路を設ける必要もなく、回路規模を小さくしてコストダ
ウンを図ることのできるドット・デ・インタリーブ回路
を提供することができる。

【００７８】請求項４の発明は、第１、第２、第３ラッ
チ回路、分周クロック生成回路、計数器、デコーダ、並
列直列変換回路及び同期化回路を具備し、入力したＤＭ
ＵＸデ−タを外部クロック信号で第１ラッチ回路に取り
込み、ついで分周クロック信号で第２ラッチ回路に取り
込み、ついで内部クロック信号で第３ラッチ回路に取り
込み、ついで並列直列変換回路において外部クロック信
号で直列デ−タに変換し、ついで同期化回路で内部クロ
ック信号に同期化して出力し、内部クロック信号を計数
する計数器の計数値が設定値に達したときにデコーダか
らリセット信号を出力する構成としているので、このリ
セット信号を外部クロック信号の生成回路（例えばＡ／
Ｄ変換器）へ出力して外部クロック信号の位相を制御す
る構成とした場合には、分周クロック信号と外部クロッ
ク信号の位相関係が安定していれば分周クロック信号と
外部クロック信号を常に逆相又は逆相に近い関係に保持
することができ、第２ラッチ回路に取り込まれたＤＭＵ
Ｘデ−タにラッチミスが生じない。このため、ラッチミ
スを生じることなく第２ラッチ回路に取り込まれたＤＭ
ＵＸデ−タを、第３ラッチ回路、並列直列変換回路及び
同期化回路によってドット・デ・インタリーブすること
ができる。従って、ＲＡＭを必要とせず、位相差検出回
路やクロック選択回路を設ける必要もなく、回路規模を
小さくしてコストダウンを図ることのできるドット・デ
・インタリーブ回路を提供することができる。

【００７９】請求項５の発明は、請求項１、２、３又は
４の発明において、第２ラッチ回路と第３ラッチ回路の
間に第４ラッチ回路を設け、この第４ラッチ回路で第２
ラッチ回路に取り込まれたＤＭＵＸデ−タを内部クロッ
ク信号で取り込み、第３ラッチ回路への取込デ−タとす
る構成としたので、回路動作の安定化を図ることができ
る。

【図面の簡単な説明】

【図１】本発明によるドット・デ・インタリーブ回路を
含む回路の第１実施形態例を示すブロック図である。

【図２】図１中のドット・デ・インタリーブ回路の具体
例を示すブロック図である。

【図３】図２中の位相差検出回路の具体例を示すブロッ
ク図である。

【図４】図３の位相差検出回路の処理タイミングを示す
タイミングチャートである。

【図５】図２のドット・デ・インタリーブ回路の処理タ
イミングを示すタイミングチャートである。

【図６】図２のドット・デ・インタリーブ回路における
位相検出パターンの組み合わせ例を示す波形図である。

【図７】図２のドット・デ・インタリーブ回路におけ
る、位相検出パターンの組み合わせ例と制御結果の関係
を示す図である。

【図８】本発明によるドット・デ・インタリーブ回路を
含む回路の第２実施形態例を示すブロック図である。

【図９】図８中のドット・デ・インタリーブ回路の具体
例を示すブロック図である。

【図１０】本発明によるドット・デ・インタリーブ回路
を含む回路の第３実施形態例を示すブロック図である。

【図１１】図１０中のドット・デ・インタリーブ回路の
具体例を示すブロック図である。

【図１２】図９のドット・デ・インタリーブ回路の処理
タイミングを示すタイミングチャートである。

【図１３】図１０及び図１１の回路の処理タイミングを
示すタイミングチャートである。

【図１４】従来のドット・デ・インタリーブ回路を含む
回路を示すブロック図である。

【図１５】図１４中のＡ／Ｄ変換器６の処理タイミング
を示すタイミングチャートである。

【図１６】図１４中のドット・デ・インタリーブ回路１
０で位相ずれが生じた具体例を示すタイミングチャート
である。

【符号の説明】

６、６ａ、６ｂ…Ａ／Ｄ変換器、 ８、９、９ａ、９ｂ
…入力処理回路、 １０、２０、２０ａ、２０ｂ…ドッ
ト・デ・インタリーブ回路、 １２…システムクロック
生成回路、 １８、８６…配線、 ２２…第１ラッチ回
路、 ２２ａ、２２ｂ、３０ａ、３０ｂ、３２ａ、３２
ｂ、３２ｃ、３４ａ、３４ｂ、３４ｃ、３８、５０、５
２、５４、５６、５８、７０…Ｄ−ＦＦ、 ２４、７
４、７８…分周クロック生成回路、 ２６…位相差検出
回路、 ２８…クロック選択回路、３０…第２ラッチ回
路、 ３２…第３ラッチ回路、 ３４…第４ラッチ回
路、３６…並列直列変換変換回路、 ３８…同期化回
路、 ４０、４２、６６、７６、８０…インバータ、
４４…ヒステリシス位相検出回路、 ４６…安定時位相
制御回路、 ４８…保持・更新回路、 ５３…オアゲー
ト、 ６０…ＸＮＯＲ、 ６２…エッジ検出回路、 ６
４、８２…カウンタ、 ６８…出力更新回路、７２…切
替回路、 ８４…デコーダ、 ＡＤＣＫ…ドットクロッ
ク信号（外部クロック信号の一例）、 ＤＭＵＸデ−タ
…デ・マルチプレクサ・デ−タ、 Ｑ…第１分周クロッ
ク信号の一例、 ＱＸ…第２分周クロック信号の一例、
ＳＣＬＫ…システムクロック信号（内部クロック信号
の一例）。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小野寺 純一 神奈川県川崎市高津区末長1116番地 株式 会社富士通ゼネラル内 (72)発明者 小林 正幸 神奈川県川崎市高津区末長1116番地 株式 会社富士通ゼネラル内 Ｆターム(参考） 5C059 RE04 RF21 SS06 UA04 UA10

Claims (5)

【特許請求の範囲】
1. 【請求項１】入力したＤＭＵＸ（デ・マルチプレクサ）
   デ−タをドット・デ・インタリーブ方式で並列直列変換
   するドット・デ・インタリーブ回路において、前記入力
   ＤＭＵＸデ−タを外部クロック信号（クロック周期が内
   部クロック信号のクロック周期Ｔの２倍）で取り込む第
   １ラッチ回路と、前記内部クロック信号を１／２に分周
   し、位相が互いに反転関係となる第１、第２分周クロッ
   ク信号を生成する分周クロック生成回路と、前記外部ク
   ロック信号と前記第１分周クロック信号を比較して位相
   差を検出する位相差検出回路と、この位相差検出回路の
   位相差検出信号で前記第１、第２分周クロック信号の一
   方を選択するクロック選択回路と、前記第１ラッチ回路
   に取り込まれたＤＭＵＸデ−タを前記クロック選択回路
   で選択された分周クロック信号で取り込む第２ラッチ回
   路と、前記第２ラッチ回路に取り込まれたＤＭＵＸデ−
   タを前記内部クロック信号で取り込む第３ラッチ回路
   と、前記第３ラッチ回路に取り込まれたＤＭＵＸデ−タ
   を前記外部クロック信号で直列デ−タに変換する並列直
   列変換回路と、この並列直列変換回路で変換された直列
   デ−タを前記内部クロック信号で同期化して出力する同
   期化回路とを具備してなることを特徴とするドット・デ
   ・インタリーブ回路。
2. 【請求項２】位相差検出回路は、第１分周クロック信号
   と前記第１分周クロック信号をＴ／２遅延させた信号の
   それぞれを外部クロック信号で取り込んで第１、第２位
   相差検出信号とし、この第１、第２位相差検出信号の一
   方を位相差検出信号として出力するとともに前記第１、
   第２位相差検出信号に基づいて更新タイミング信号を出
   力するヒステリシス位相検出回路と、前記ヒステリシス
   位相検出回路から出力する更新タイミング信号が設定時
   間の間安定しているか否かに基づいて更新タイミング信
   号を出力する安定時位相制御回路と、前記ヒステリシス
   位相検出回路から出力する位相差検出信号を、外部クロ
   ック信号で取り込んで保持するとともに前記ヒステリシ
   ス位相検出回路と前記安定時位相制御回路から出力する
   更新タイミング信号で更新する保持・更新回路とを具備
   してなる請求項１記載のドット・デ・インタリーブ回
   路。
3. 【請求項３】入力したＤＭＵＸ（デ・マルチプレクサ）
   デ−タをドット・デ・インタリーブ方式で並列直列変換
   するドット・デ・インタリーブ回路において、前記入力
   ＤＭＵＸデ−タを外部クロック信号（クロック周期が内
   部クロック信号のクロック周期Ｔの２倍）で取り込む第
   １ラッチ回路と、前記内部クロック信号を１／２に分周
   して分周クロック信号を生成する分周クロック生成回路
   と、前記内部クロック信号に同期した同期信号で前記分
   周クロック生成回路をリセットするリセット回路と、前
   記第１ラッチ回路に取り込まれたＤＭＵＸデ−タを前記
   分周クロック信号で取り込む第２ラッチ回路と、前記第
   ２ラッチ回路に取り込まれたＤＭＵＸデ−タを前記内部
   クロック信号で取り込む第３ラッチ回路と、前記第３ラ
   ッチ回路に取り込まれたＤＭＵＸデ−タを前記外部クロ
   ック信号で直列デ−タに変換する並列直列変換回路と、
   この並列直列変換回路で変換された直列デ−タを前記内
   部クロック信号で同期化して出力する同期化回路とを具
   備してなることを特徴とするドット・デ・インタリーブ
   回路。
4. 【請求項４】入力したＤＭＵＸ（デ・マルチプレクサ）
   デ−タをドット・デ・インタリーブ方式で並列直列変換
   するドット・デ・インタリーブ回路において、前記入力
   ＤＭＵＸデ−タを外部クロック信号（クロック周期が内
   部クロック信号のクロック周期の２倍）で取り込む第１
   ラッチ回路と、前記内部クロック信号を１／２に分周し
   て分周クロック信号を生成する分周クロック生成回路
   と、前記内部クロック信号を計数する計数器と、この計
   数器の計数値が設定値に達したときにリセット信号を出
   力するデコーダと、前記第１ラッチ回路に取り込まれた
   ＤＭＵＸデ−タを前記分周クロック信号で取り込む第２
   ラッチ回路と、前記第２ラッチ回路に取り込まれたＤＭ
   ＵＸデ−タを前記内部クロック信号で取り込む第３ラッ
   チ回路と、前記第３ラッチ回路に取り込まれたＤＭＵＸ
   デ−タを前記外部クロック信号で直列デ−タに変換する
   並列直列変換回路と、この並列直列変換回路で変換され
   た直列デ−タを前記内部クロック信号で同期化して出力
   する同期化回路とを具備してなることを特徴とするドッ
   ト・デ・インタリーブ回路。
5. 【請求項５】第２ラッチ回路と第３ラッチ回路の間に、
   前記第２ラッチ回路に取り込まれたＤＭＵＸデ−タを内
   部クロック信号で取り込み、前記第３ラッチ回路への取
   込デ−タとする第４ラッチ回路を設けてなる請求項１、
   ２、３又は４記載のドット・デ・インタリーブ回路。