JP2002198797A - 同期型出力回路 - Google Patents
同期型出力回路Info
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- JP2002198797A JP2002198797A JP2000393103A JP2000393103A JP2002198797A JP 2002198797 A JP2002198797 A JP 2002198797A JP 2000393103 A JP2000393103 A JP 2000393103A JP 2000393103 A JP2000393103 A JP 2000393103A JP 2002198797 A JP2002198797 A JP 2002198797A
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Abstract
(57)【要約】
【課題】 入力信号の状態遷移から所定の時間後に論理
回路部の出力をイネーブルとすることによりアクセスの
増大を防止した同期型出力回路を提供する。 【解決手段】 時刻t１に、信号aが“H”レベルに遷移
すると、時刻t２に入力信号遷移検出回路１の出力が
“H”レベルとなり、入力イネーブル信号発生回路５の
出力ENA１が“H”レベルになる。ENA１が“H”レベルに
なると、２ビットカウンタはリセットされ、出力“０
０”となる。次に、時刻t３にて信号bが“H”レベルへ
遷移すると、この状態でENA１は“H”レベルであるか
ら、信号aとbは時刻t４に論理回路部６へ伝播し、クロ
ックCLKの次の立ち上がり、すなわち時刻t５にて入力イ
ネーブル信号ENA１は“L”レベルとなる。時刻t６にて
２ビットカウンタは動作を停止し、出力イネーブル信号
ENA２が“L”レベルとなるから、クロックCLKの立ち上
がりに同期して出力ドライバ部８より“H”レベルが出
力される。
回路部の出力をイネーブルとすることによりアクセスの
増大を防止した同期型出力回路を提供する。 【解決手段】 時刻t１に、信号aが“H”レベルに遷移
すると、時刻t２に入力信号遷移検出回路１の出力が
“H”レベルとなり、入力イネーブル信号発生回路５の
出力ENA１が“H”レベルになる。ENA１が“H”レベルに
なると、２ビットカウンタはリセットされ、出力“０
０”となる。次に、時刻t３にて信号bが“H”レベルへ
遷移すると、この状態でENA１は“H”レベルであるか
ら、信号aとbは時刻t４に論理回路部６へ伝播し、クロ
ックCLKの次の立ち上がり、すなわち時刻t５にて入力イ
ネーブル信号ENA１は“L”レベルとなる。時刻t６にて
２ビットカウンタは動作を停止し、出力イネーブル信号
ENA２が“L”レベルとなるから、クロックCLKの立ち上
がりに同期して出力ドライバ部８より“H”レベルが出
力される。
Description
【０００１】
【発明の属する技術分野】本発明は、所定の期間内に所
定の論理演算を行い、結果を出力する同期型出力回路に
関する。
定の論理演算を行い、結果を出力する同期型出力回路に
関する。
【０００２】
【従来の技術】図３は同期型出力回路の従来例の回路
図、図４はそのタイミングチャートである。
図、図４はそのタイミングチャートである。
【０００３】論理回路部６は信号aとbの論理積を取り、
信号cを出力する。同期化回路部７は、クロックCLKを入
力クロックとするD型フリップフロップで構成され、論
理回路部６の出力cをクロックCLKの立ち上がりに同期し
て出力する。出力ドライバ部８は同期化部７の出力をバ
ッファリングして出力する。
信号cを出力する。同期化回路部７は、クロックCLKを入
力クロックとするD型フリップフロップで構成され、論
理回路部６の出力cをクロックCLKの立ち上がりに同期し
て出力する。出力ドライバ部８は同期化部７の出力をバ
ッファリングして出力する。
【０００４】今、信号aが時刻t1に“L”レベルより
“H”レベルへ遷移し、信号bが時間t２に“L”レベルよ
り“H”レベルへ遷移すると、時刻t２で信号cが“L”レ
ベルより“H”レベルへ遷移し、時刻t３のクロックCLK
の立ち上がりに同期して出力信号“H”レベルを得るこ
とができる。
“H”レベルへ遷移し、信号bが時間t２に“L”レベルよ
り“H”レベルへ遷移すると、時刻t２で信号cが“L”レ
ベルより“H”レベルへ遷移し、時刻t３のクロックCLK
の立ち上がりに同期して出力信号“H”レベルを得るこ
とができる。
【０００５】
【発明が解決しようとする課題】上述した従来同期型出
力回路では、図４に示されるように論理回路部６のAND
ゲートのゲート遅延に起因して、信号cの出力が遅れ、
該遅延がクロックCLKの立ち上がり時刻t２以降に達すれ
ば、時刻t３から時刻ｔ４の間に“L”レベルを出力しア
クセスの増大を招き、所定の結果が得られない。これは
論理回路部６の規模が大きくなれば、これに応じて増加
するため、満足のいく品質を得ることができなかった。
力回路では、図４に示されるように論理回路部６のAND
ゲートのゲート遅延に起因して、信号cの出力が遅れ、
該遅延がクロックCLKの立ち上がり時刻t２以降に達すれ
ば、時刻t３から時刻ｔ４の間に“L”レベルを出力しア
クセスの増大を招き、所定の結果が得られない。これは
論理回路部６の規模が大きくなれば、これに応じて増加
するため、満足のいく品質を得ることができなかった。
【０００６】本発明の目的は、入力信号の状態遷移か
ら、所定の時間後に論理回路部の出力をイネーブルとす
ることによりアクセスの増大を防止した同期型出力回路
を提供することにある。
ら、所定の時間後に論理回路部の出力をイネーブルとす
ることによりアクセスの増大を防止した同期型出力回路
を提供することにある。
【０００７】
【課題を解決するための手段】この目的を達成するため
に、本発明の同期型出力回路は、各入力信号に対応した
入力信号遷移検出部と、入力イネーブル信号発生部と、
入力イネーブル回路部と、論理回路部と、出力イネーブ
ル信号発生部と、同期化部と、出力ドライバ部を有す
る。
に、本発明の同期型出力回路は、各入力信号に対応した
入力信号遷移検出部と、入力イネーブル信号発生部と、
入力イネーブル回路部と、論理回路部と、出力イネーブ
ル信号発生部と、同期化部と、出力ドライバ部を有す
る。
【０００８】入力信号遷移検出部は当該入力信号の状態
遷移（立ち上がり、立ち下がり）を検出し、クロックの
１周期の間状態遷移後の論理レベルの信号を出力する。
入力イネーブル信号発生部は論理和回路からなり、入力
信号遷移検出部の状態遷移後の論理レベルの信号を入力
イネーブル信号として出力する。入力イネーブル回路部
は、論理回路部の前段に設けられ、前記入力イネーブル
信号が出力されると、各入力信号を出力する。論理回路
部は入力イネーブル回路部から出力された入力信号に対
して所定の論理演算（論理積等）を行う。出力イネーブ
ル信号発生部は入力イネーブル信号が出力されると、論
理回路部から論理演算された信号が出力された後、予め
設定されたクロック数後に出力イネーブル信号を出力す
る。同期化部は論理回路部の出力を入力し、出力イネー
ブル信号が出力されると、これを出力ドライバ部に出力
する。
遷移（立ち上がり、立ち下がり）を検出し、クロックの
１周期の間状態遷移後の論理レベルの信号を出力する。
入力イネーブル信号発生部は論理和回路からなり、入力
信号遷移検出部の状態遷移後の論理レベルの信号を入力
イネーブル信号として出力する。入力イネーブル回路部
は、論理回路部の前段に設けられ、前記入力イネーブル
信号が出力されると、各入力信号を出力する。論理回路
部は入力イネーブル回路部から出力された入力信号に対
して所定の論理演算（論理積等）を行う。出力イネーブ
ル信号発生部は入力イネーブル信号が出力されると、論
理回路部から論理演算された信号が出力された後、予め
設定されたクロック数後に出力イネーブル信号を出力す
る。同期化部は論理回路部の出力を入力し、出力イネー
ブル信号が出力されると、これを出力ドライバ部に出力
する。
【０００９】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。
図面を参照して説明する。
【００１０】図１を参照すると、本発明の一実施形態の
同期型出力回路は入力信号遷移検出部１、２と入力イネ
ーブル信号発生部３と出力イネーブル信号発生部４と入
力イネーブル回路部５と論理回路部６と同期化部７と出
力ドライバ部８で構成されている。
同期型出力回路は入力信号遷移検出部１、２と入力イネ
ーブル信号発生部３と出力イネーブル信号発生部４と入
力イネーブル回路部５と論理回路部６と同期化部７と出
力ドライバ部８で構成されている。
【００１１】入力信号遷移検出部１は、クロックCLKを
入力クロック、信号aを入力信号とする直列接続の２段
のD型フリップフロップ（DFF）１１、１２と、DFF１１
の出力とDFF１２の出力を入力とする排他的論理和回路
１３で構成され、信号aの遷移を検出して、クロックCLK
の１周期の間“H”レベルを出力する。入力信号遷移検
出部２も入力信号遷移検出部１と同様にDFF２１、２２
と排他的論理和回路２３で構成され、信号bを入力す
る。入力イネーブル信号発生部３は入力信号遷移検出部
１と２の出力を入力とし、“Ｈ”レベルの入力イネーブ
ル信号ＥＮＡ１を出力するOR回路で構成されている。出
力イネーブル信号発生部４は、クロックCLKをカウント
クロックとする２ビットのカウンタで構成され、入力イ
ネーブル信号発生部３から出力された入力イネーブル信
号ENA１をリセット入力（すなわち、EA１が“H”レベル
で、カウンタの出力は全て“L”レベルとなる）とし、
またカウンタ出力B１（最上位ビット）の反転をカウン
ト動作のイネーブル信号（すなわちB１が“L” レベル
ならばアップカウント動作、B０（最下位ビット）が
“H”レベルならば動作停止）とし、“１”の出力B０を
出力イネーブル信号ENA２として出力する。入力イネー
ブル回路部５は、クロックCLKを入力クロック、信号aを
入力信号とする、イネーブル付きのDFF５１と、クロッ
クCLKを入力クロック、信号bを入力とする、イネーブル
付きのDFF５２で構成されている。DFF５１はイネーブル
端子ENAに“H”レベルのイネーブル信号ENA１が入力さ
れると、信号aをクロックCLKの立ち上がりに同期して保
持し、“L”レベルのイネーブル信号ENA１が入力される
と、前回の値を保持する。論理回路部６はDFF５１と５
２の出力を入力とする論理積回路で構成される。同期化
部７はクロックCLKを入力クロックとし、論理回路部６
の出力cを入力信号とする、イネーブル付きのDフリップ
フロップで構成されている。すなわち、イネーブル端子
ENAに“H”レベルのイネーブル信号ENA２が入力される
と、信号cをクロックCLKの立ち上がりに同期して出力
し、“L”レベルのイネーブル信号ENA２が入力される
と、前回の値を保持する。出力ドライバ部８はバッファ
８１と８２で構成され、同期化部９の出力をバッファリ
ングして出力する。
入力クロック、信号aを入力信号とする直列接続の２段
のD型フリップフロップ（DFF）１１、１２と、DFF１１
の出力とDFF１２の出力を入力とする排他的論理和回路
１３で構成され、信号aの遷移を検出して、クロックCLK
の１周期の間“H”レベルを出力する。入力信号遷移検
出部２も入力信号遷移検出部１と同様にDFF２１、２２
と排他的論理和回路２３で構成され、信号bを入力す
る。入力イネーブル信号発生部３は入力信号遷移検出部
１と２の出力を入力とし、“Ｈ”レベルの入力イネーブ
ル信号ＥＮＡ１を出力するOR回路で構成されている。出
力イネーブル信号発生部４は、クロックCLKをカウント
クロックとする２ビットのカウンタで構成され、入力イ
ネーブル信号発生部３から出力された入力イネーブル信
号ENA１をリセット入力（すなわち、EA１が“H”レベル
で、カウンタの出力は全て“L”レベルとなる）とし、
またカウンタ出力B１（最上位ビット）の反転をカウン
ト動作のイネーブル信号（すなわちB１が“L” レベル
ならばアップカウント動作、B０（最下位ビット）が
“H”レベルならば動作停止）とし、“１”の出力B０を
出力イネーブル信号ENA２として出力する。入力イネー
ブル回路部５は、クロックCLKを入力クロック、信号aを
入力信号とする、イネーブル付きのDFF５１と、クロッ
クCLKを入力クロック、信号bを入力とする、イネーブル
付きのDFF５２で構成されている。DFF５１はイネーブル
端子ENAに“H”レベルのイネーブル信号ENA１が入力さ
れると、信号aをクロックCLKの立ち上がりに同期して保
持し、“L”レベルのイネーブル信号ENA１が入力される
と、前回の値を保持する。論理回路部６はDFF５１と５
２の出力を入力とする論理積回路で構成される。同期化
部７はクロックCLKを入力クロックとし、論理回路部６
の出力cを入力信号とする、イネーブル付きのDフリップ
フロップで構成されている。すなわち、イネーブル端子
ENAに“H”レベルのイネーブル信号ENA２が入力される
と、信号cをクロックCLKの立ち上がりに同期して出力
し、“L”レベルのイネーブル信号ENA２が入力される
と、前回の値を保持する。出力ドライバ部８はバッファ
８１と８２で構成され、同期化部９の出力をバッファリ
ングして出力する。
【００１２】次に、本実施形態の動作を図２のタイミン
グチャートにより説明する。
グチャートにより説明する。
【００１３】まず、時刻t１に、信号aが“H”レベルに
遷移すると、時刻t２に入力信号遷移検出部１の出力が
“H”レベルとなり、入力イネーブル信号発生部３の出
力である入力イネーブル信号ENA１が“H”レベルにな
る。ENA１が“H”レベルになると、２ビットカウンタは
リセットされ、出力は“００”となる。次に、時刻t３
に信号bが“H”レベルへ遷移すると、この状態で入力イ
ネーブル信号ENA１は“H”レベルであるから、信号aとb
は時刻t４に入力イネーブル回路部５から論理回路部６
へ出力され、クロックCLKの次の立ち上がり、すなわち
時刻t５にて入力イネーブル信号ENA１は“L”レベルと
なる。時刻t６にて２ビットカウンタは動作を停止し、
出力イネーブル信号ENA２が“Ｌ”レベルとなるから、
クロックCLKの立ち上がりに同期して出力ドライバ部８
より“H”レベルが出力される。
遷移すると、時刻t２に入力信号遷移検出部１の出力が
“H”レベルとなり、入力イネーブル信号発生部３の出
力である入力イネーブル信号ENA１が“H”レベルにな
る。ENA１が“H”レベルになると、２ビットカウンタは
リセットされ、出力は“００”となる。次に、時刻t３
に信号bが“H”レベルへ遷移すると、この状態で入力イ
ネーブル信号ENA１は“H”レベルであるから、信号aとb
は時刻t４に入力イネーブル回路部５から論理回路部６
へ出力され、クロックCLKの次の立ち上がり、すなわち
時刻t５にて入力イネーブル信号ENA１は“L”レベルと
なる。時刻t６にて２ビットカウンタは動作を停止し、
出力イネーブル信号ENA２が“Ｌ”レベルとなるから、
クロックCLKの立ち上がりに同期して出力ドライバ部８
より“H”レベルが出力される。
【００１４】なお、図２中の区間Tはプログラム可能で
ある。すなわち、図１中の出力イネーブル信号発生部４
の２ビットのカウンタを所定ビット数のカウンタに変更
し、所定のビットをカウンタのイネーブル信号にまた、
所定のビットを同期化部７のイネーブル信号に設定すれ
ばよい。また、入力信号の数は３つ以上でもよい。論理
回路部６の論理演算は論理積に限らない。
ある。すなわち、図１中の出力イネーブル信号発生部４
の２ビットのカウンタを所定ビット数のカウンタに変更
し、所定のビットをカウンタのイネーブル信号にまた、
所定のビットを同期化部７のイネーブル信号に設定すれ
ばよい。また、入力信号の数は３つ以上でもよい。論理
回路部６の論理演算は論理積に限らない。
【００１５】
【発明の効果】以上説明したように、本発明によれば、
常に最後の入力の変化より所定のクロック後に出力が現
れ、安定した出力タイミング、すなわち安定したアクセ
スを得ることができる。また、論理回路部のゲート遅延
は区間T（図２）内であればよく、十分な論理ゲート遅
延時間を予め設定でき、安定したアクセス時間を保障す
ることができる。
常に最後の入力の変化より所定のクロック後に出力が現
れ、安定した出力タイミング、すなわち安定したアクセ
スを得ることができる。また、論理回路部のゲート遅延
は区間T（図２）内であればよく、十分な論理ゲート遅
延時間を予め設定でき、安定したアクセス時間を保障す
ることができる。
【図１】本発明の一実施形態の同期型出力回路の回路図
である。
である。
【図２】図１の同期型出力回路の動作を示すタイミング
チャートである。
チャートである。
【図３】同期型出力回路の従来例の回路図である。
【図４】図３の同期型出力回路の動作を示すタイミング
チャートである。
チャートである。
１、２ 入力信号遷移検出部 ３ 入力イネーブル信号発生部 ４ 出力イネーブル信号発生部 ５ 入力イネーブル回路部 ６ 論理回路部 ７ 同期化部 ８ 出力ドライバ部 １１、１２、２１、２２、５１、５２ D型フリップ
フロップ １３、２３ 排他的オア回路 ８１、８２ バッファ
フロップ １３、２３ 排他的オア回路 ８１、８２ バッファ
Claims (5)
- 【請求項１】 複数の入力信号のそれぞれの状態遷移を
検出し、クロックの１周期の間状態遷移後の論理レベル
の信号を出力する複数の入力信号遷移検出部と、 前記複数の入力信号遷移検出部の状態遷移後の論理レベ
ルの信号を入力イネーブル信号として出力する、論理和
回路からなる入力イネーブル信号発生部と、 前記複数の信号を入力し、前記入力イネーブル信号が出
力されると前記クロックに同期して出力する入力イネー
ブル回路部と、 前記入力イネーブル回路部の出力信号の所定の論理演算
を行う論理回路部と、 前記入力イネーブル信号に基づき、前記論理回路部から
出力信号が出力された後、予め設定されたクロック数後
に出力イネーブル信号を出力する出力イネーブル信号発
生部と、 前記出力イネーブル信号が出力されると、前記論理回路
部の出力を前記クロックに同期して出力する同期化部
と、 前記同期化部の出力をバッファリングする出力ドライバ
部を有する同期型出力回路。 - 【請求項２】 前記入力信号遷移検出部は、前記クロッ
クを入力クロックとし、前記各入力信号を入力信号とす
る直列接続されたD型フリップフロップと、各D型フリッ
プフロップの出力を入力とする排他的論理和回路を含
む、請求項１記載の回路。 - 【請求項３】 前記入力イネーブル回路部は、前記クロ
ックを入力クロックとし、各入力信号を入力信号とし、
前記入力イネーブル信号発生部から入力イネーブル信号
が出力されると、当該入力信号を前記クロックに同期し
て出力する複数のイネーブル付D型フリップフロップを
含む、請求項１または２記載の回路。 - 【請求項４】 前記出力イネーブル信号発生部は、前記
クロックをカウントクロックとし、前記入力イネーブル
信号がアクティブになるとリセットされ、最上位ビット
が０ならばアップカウント動作し、最下位ビットが
“１”ならば動作を停止、“１”の最下位ビットを前記
出力イネーブル信号として出力するnビット（nは２以上
の整数）のカウンタで構成される、請求項１から３のい
ずれか１項記載の回路。 - 【請求項５】 前記同期化部は、前記クロックを入力ク
ロックとし、前記出力イネーブル信号がアクティブのと
き前記クロックに同期して前記論理回路部の出力を出力
するイネーブル付D型フリップフロップである、請求項
１から４のいずれか１項記載の回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000393103A JP2002198797A (ja) | 2000-12-25 | 2000-12-25 | 同期型出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000393103A JP2002198797A (ja) | 2000-12-25 | 2000-12-25 | 同期型出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002198797A true JP2002198797A (ja) | 2002-07-12 |
Family
ID=18858977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000393103A Pending JP2002198797A (ja) | 2000-12-25 | 2000-12-25 | 同期型出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002198797A (ja) |
-
2000
- 2000-12-25 JP JP2000393103A patent/JP2002198797A/ja active Pending
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