JP2591210B2 - 信号検出回路 - Google Patents
信号検出回路Info
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- JP2591210B2 JP2591210B2 JP1306290A JP1306290A JP2591210B2 JP 2591210 B2 JP2591210 B2 JP 2591210B2 JP 1306290 A JP1306290 A JP 1306290A JP 1306290 A JP1306290 A JP 1306290A JP 2591210 B2 JP2591210 B2 JP 2591210B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は信号検出回路に関し、特にデータ列の１周期
Ｎフレーム（通常Ｎ＝32程度）中のデータがすべて“1"
で検出、“0"が２個以上で解除の動作を行う信号検出回
路に関する。
Ｎフレーム（通常Ｎ＝32程度）中のデータがすべて“1"
で検出、“0"が２個以上で解除の動作を行う信号検出回
路に関する。
〔従来の技術〕 従来、この種の信号検出回路は、第３図の回路構成図
に示すように、検出回路11A〜1nAが各入力データ１〜ｎ
に対応して設けられ、前述のようにＮフレームの入力デ
ータがすべて“1"で後述する検出回路の終段のRS型フリ
ップフロップをセットし、“0"が２回以上でリセットし
て検出信号１〜ｎをそれぞれ出力する、次に各検出回路
11A〜1nAは、否定回路９、Ｎフレームクロックの立ち上
り検出回路６により計数動作を開始し、Ｎフレームクロ
ークの１周期中にある“0"のビット数を計数するカウン
タ７、デコーダ８、デコーダ８の“0"のビット数および
２以上のビット数を一時保持するラッチ回路3,4、“0"
ビットの数が０の場合にはセットし、２以上の場合には
リセットするRS型フリップフロップ10から構成されてい
る。なお、外部か入力データのデータクロックおよび１
周期Ｎフレームのフレームクロックが共通に供給されて
いる。
に示すように、検出回路11A〜1nAが各入力データ１〜ｎ
に対応して設けられ、前述のようにＮフレームの入力デ
ータがすべて“1"で後述する検出回路の終段のRS型フリ
ップフロップをセットし、“0"が２回以上でリセットし
て検出信号１〜ｎをそれぞれ出力する、次に各検出回路
11A〜1nAは、否定回路９、Ｎフレームクロックの立ち上
り検出回路６により計数動作を開始し、Ｎフレームクロ
ークの１周期中にある“0"のビット数を計数するカウン
タ７、デコーダ８、デコーダ８の“0"のビット数および
２以上のビット数を一時保持するラッチ回路3,4、“0"
ビットの数が０の場合にはセットし、２以上の場合には
リセットするRS型フリップフロップ10から構成されてい
る。なお、外部か入力データのデータクロックおよび１
周期Ｎフレームのフレームクロックが共通に供給されて
いる。
上述した従来の検出回路は、１検出回路ごとにカウン
タ、デコーダ、ラッチ回路のＤ型双安定回路、Ｒ−Ｓ型
双安定回路を持つ必要があるので、回路構成素子数が大
きくなるという欠点がある。
タ、デコーダ、ラッチ回路のＤ型双安定回路、Ｒ−Ｓ型
双安定回路を持つ必要があるので、回路構成素子数が大
きくなるという欠点がある。
入力データとデータクロックとを入力し前記入力デー
タが“ロー”レベルの場合のみデータクロックを出力す
るオア回路と、前記オア回路の出力信号を否定回路を介
してＣ入力に供給しＤ入力を“ロー”レベルに保持した
第１のＤ型フリップフロップと、この第１のＤ型フリッ
プフロップの端子Ｑの出力信号の“ロー”レベルをＤ入
力に供給し前記否定回路の出力信号をＣ入力に供給する
第２のＤ型フリップフロップと、前記第１のＤ型フリッ
プフロップ端子Ｑの出力信号“ロー”レベルをＪ入力に
も供給し前記第２のＤ型フリップフロップ端子の否定
出力信号の“ハイ”レベルを端子Ｋ入力に供給しフレー
ムクロック信号を端子Ｃ入力に供給し端子Ｑから検出信
号の“ロー”レベルを出力するJK型フリップフロップと
を有する検出回路である。
タが“ロー”レベルの場合のみデータクロックを出力す
るオア回路と、前記オア回路の出力信号を否定回路を介
してＣ入力に供給しＤ入力を“ロー”レベルに保持した
第１のＤ型フリップフロップと、この第１のＤ型フリッ
プフロップの端子Ｑの出力信号の“ロー”レベルをＤ入
力に供給し前記否定回路の出力信号をＣ入力に供給する
第２のＤ型フリップフロップと、前記第１のＤ型フリッ
プフロップ端子Ｑの出力信号“ロー”レベルをＪ入力に
も供給し前記第２のＤ型フリップフロップ端子の否定
出力信号の“ハイ”レベルを端子Ｋ入力に供給しフレー
ムクロック信号を端子Ｃ入力に供給し端子Ｑから検出信
号の“ロー”レベルを出力するJK型フリップフロップと
を有する検出回路である。
次に本発明について、図面を参照して説明する。
第１図および第２図は本発明の一実施例の回路構成図
およびタイムチャートである。破線内が本発明の検出回
路で、図のように複数の入力データ１〜ｎに対応する検
出回路11〜1nの各回路はすべて検出回路11と同一であ
る。図の回路において、OR1は入力データが“0"の場合
だけ、データクロックをラッチ回路3,4に供給する。ラ
ッチ回路3,4は、OR1の信号の反転をクロック入力とした
シフトレジスターで、ラッチ回路３のＤ入力は“ローレ
ベル”に接続する。また、Ｎフレームクロックの立ち上
がるタイミングで毎回プリセットされる。Ｎフレームク
ロックの１周期中の入力データが全部“ハイレベル”の
時ラッチ回路3,4にはデータクロックが供給されず、プ
リセットされた時の値をそのまま保持している。したが
って、JKフリップフロップ５のＪ入力は“ハイレベ
ル”、Ｋ入力は“ローレベル”となっており、Ｎフレー
ムクロックの立ち上がりで、検出回路出力は“ハイレベ
ル”となる。次に、第２図のタイムチャートに示すよう
に、Ｎフレームクロック１周期中に入力データが２ビッ
ト以上“ローレベル”（図の０）の時に、図のようにOR
1よりデータクロックが２パルス以上出力され、ラッチ
回路３のＤ入力に接続された“ローレベル”がラッチ回
路４まで伝達されるために、JKフリップフロップ５のＪ
入力は“ローレベル”、Ｋ入力は“ハイレベル”とな
り、Ｎフレームクロックの立ち上がりで検出回路出力は
“ローレベル”（図のＡ部）となる。最後に、Ｎフレー
ムクロック１周期中に入力データが１ビットだけ“ロー
レベル”の時、OR1よりデータクロックがパルス出力さ
れ、ラッチ回路３のＤ入力に接続された“ローレベル”
がラッチ回路３にだけ取り込まれるため、JKフリップフ
ロップ５のＪ入力は“ローレベル”となりＮフレームク
ロックが立ち上がっても前値すなわち“ハイレベル”を
保持し、検出回路出力が変化しない。
およびタイムチャートである。破線内が本発明の検出回
路で、図のように複数の入力データ１〜ｎに対応する検
出回路11〜1nの各回路はすべて検出回路11と同一であ
る。図の回路において、OR1は入力データが“0"の場合
だけ、データクロックをラッチ回路3,4に供給する。ラ
ッチ回路3,4は、OR1の信号の反転をクロック入力とした
シフトレジスターで、ラッチ回路３のＤ入力は“ローレ
ベル”に接続する。また、Ｎフレームクロックの立ち上
がるタイミングで毎回プリセットされる。Ｎフレームク
ロックの１周期中の入力データが全部“ハイレベル”の
時ラッチ回路3,4にはデータクロックが供給されず、プ
リセットされた時の値をそのまま保持している。したが
って、JKフリップフロップ５のＪ入力は“ハイレベ
ル”、Ｋ入力は“ローレベル”となっており、Ｎフレー
ムクロックの立ち上がりで、検出回路出力は“ハイレベ
ル”となる。次に、第２図のタイムチャートに示すよう
に、Ｎフレームクロック１周期中に入力データが２ビッ
ト以上“ローレベル”（図の０）の時に、図のようにOR
1よりデータクロックが２パルス以上出力され、ラッチ
回路３のＤ入力に接続された“ローレベル”がラッチ回
路４まで伝達されるために、JKフリップフロップ５のＪ
入力は“ローレベル”、Ｋ入力は“ハイレベル”とな
り、Ｎフレームクロックの立ち上がりで検出回路出力は
“ローレベル”（図のＡ部）となる。最後に、Ｎフレー
ムクロック１周期中に入力データが１ビットだけ“ロー
レベル”の時、OR1よりデータクロックがパルス出力さ
れ、ラッチ回路３のＤ入力に接続された“ローレベル”
がラッチ回路３にだけ取り込まれるため、JKフリップフ
ロップ５のＪ入力は“ローレベル”となりＮフレームク
ロックが立ち上がっても前値すなわち“ハイレベル”を
保持し、検出回路出力が変化しない。
以上説明したように本発明は、各検出回路の構成を従
来例のカウンタ、デコーダの代りにオア回路とインバー
タで構成しているので、簡単な回路構成で従来例と同様
の動作を実現できる効果がある。
来例のカウンタ、デコーダの代りにオア回路とインバー
タで構成しているので、簡単な回路構成で従来例と同様
の動作を実現できる効果がある。
第１図は本発明の一実施例の回路構成図、第２図は本実
施例を説明するタイムチャート、第３図は従来の信号検
出回路の回路構成図である。 OR1……オア回路、INV1,9……否定回路、3,4……ラッチ
回路、５……JKフリップフロップ、11〜1n……検出回
路、６……立ち上り検出回路、７……カウンタ、８……
デコーダ、10……フリップフロップ、11〜1n,11A〜1nA
……検出回路。
施例を説明するタイムチャート、第３図は従来の信号検
出回路の回路構成図である。 OR1……オア回路、INV1,9……否定回路、3,4……ラッチ
回路、５……JKフリップフロップ、11〜1n……検出回
路、６……立ち上り検出回路、７……カウンタ、８……
デコーダ、10……フリップフロップ、11〜1n,11A〜1nA
……検出回路。
Claims (2)
- 【請求項１】入力データとデータクロックとを入力し前
記入力データが“ロー”レベルの場合のみデータクロッ
クを出力するオア回路と、前記オア回路の出力信号を否
定回路を介してＣ入力に供給しＤ入力を“ロー”レベル
に保持した第１のＤ型フリップフロップと、この第１の
Ｄ型フリップフロップの端子Ｑの出力信号の“ロー”レ
ベルをＤ入力に供給し前記否定回路の出力信号をＣ入力
に供給する第２のＤ型フリップフロップと、前記第１の
Ｄ型フリップフロップ端子Ｑの出力信号“ロー”レベル
をＪ入力にも供給し前記第２のＤ型フリップフロップ端
子の否定出力信号の“ハイ”レベルを端子Ｋ入力に供
給しフレームクロック信号を端子Ｃ入力に供給し端子Ｑ
から検出信号の“ロー”レベルを出力するJK型フリップ
フロップとを有する検出回路であることを特徴とする信
号検出回路。 - 【請求項２】前記信号検出回路がｎ（ｎは２以上の整
数）個の入力データにそれぞれ対応して設けられ、外部
から入力されるフレームクロック信号を入力して立ち上
がり信号を検出する立ち上がり検出回路の出力信号によ
り前記ｎ個の信号検出回路の前記第１および第２のＤ型
フリップフロップをプリセットし動作させることを特徴
とする請求項１記載の信号検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1306290A JP2591210B2 (ja) | 1990-01-22 | 1990-01-22 | 信号検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1306290A JP2591210B2 (ja) | 1990-01-22 | 1990-01-22 | 信号検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03216013A JPH03216013A (ja) | 1991-09-24 |
| JP2591210B2 true JP2591210B2 (ja) | 1997-03-19 |
Family
ID=11822652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1306290A Expired - Fee Related JP2591210B2 (ja) | 1990-01-22 | 1990-01-22 | 信号検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2591210B2 (ja) |
-
1990
- 1990-01-22 JP JP1306290A patent/JP2591210B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03216013A (ja) | 1991-09-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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