JPH06188872A

JPH06188872A - 同期保護回路

Info

Publication number: JPH06188872A
Application number: JP24A
Authority: JP
Inventors: Nobukazu Koizumi; 伸和小泉; Shigeo Oikawa; 重男及川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-12-19
Filing date: 1990-12-19
Publication date: 1994-07-08

Abstract

(57)【要約】本発明はデータ伝送装置において用いられる同期保護回
路に関し、特に多段数の同期検出，保護・ＤＮＲ（ＤＡ
ＴＡＮＯＴＲＥＡＤＹ）検出及び保護等に用いられ
る同期保護回路に関し、回路規模を小さくすることを目
的とする。【構成】その一方の入力に入力信号を、他方の入力に
第１の制御信号を受けて、制御信号により入力信号の反
転操作を行うデータ反転回路と、その一方の入力に該デ
ータ反転回路の出力を、他方の入力に第２の制御信号を
受ける論理積回路と、該論理積回路の出力をそのロード
入力に、クロックをクロック入力に受けてカウントを行
うカウンタ回路と、該カウンタ回路の出力を受けて、カ
ウント値が予め定められた値になったことを検出し、そ
の反転出力から前記第２の制御信号を与える検出回路
と、該検出回路の出力を受けて、入力信号がアクティブ
になった時にその出力を反転すると共に、その出力から
前記第１の制御信号を与えるレジスタ回路とで構成され
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ伝送装置において
用いられる同期保護回路に関し、特に多段数の同期検
出，保護・ＤＮＲ（ＤＡＴＡＮＯＴＲＥＡＤＹ）検
出及び保護等に用いられる同期保護回路に関する。

【０００２】

【従来の技術】図４は従来回路の構成例を示す図であ
る。この同期保護回路は、入力信号がクロックの一定数
だけ“１”レベルを保持したら“１”を、入力信号がク
ロックの一定数だけ“０”レベルを保持したら“０”
を、入力信号がクロックの一定数の間に変化したら、前
の状態を保持するようになっているものである。

【０００３】図４に示す回路は、１５段同期保護回路の
一例を示している。図において、１はクロックをカウン
トする１６進カウンタである。そのプリセット入力Ａ０
〜Ａ３は０に設定されている。クリア入力ＸＣＬＲ（Ｘ
はローアクティブであることを示す。以下同じ）にはパ
ワーオンリセット信号が入力されている。ロード入力Ｘ
Ｌには入力信号が入っている。

【０００４】２も１と同じ１６進カウンタである。その
プリセット入力Ａ０〜Ａ３は０に設定されている。クリ
ア入力ＸＣＬＲにはパワーオンリセット信号が入力され
ている。ロード入力ＸＬには入力信号がインバータ５で
反転された信号が入っている。３はＪ入力にカウンタ１
のキャリーアウト（ＣＯ）信号を、Ｋ入力にカウンタ２
のキャリーアウト信号を受けるＪＫフリップフロップで
ある。該ＪＫフリップフロップ３のクロック入力ＣＫに
はクロックが、クリア入力ＸＣＬＲにはパワーオンリセ
ット信号が入っている。そして、該ＪＫフリップフロッ
プ３のＱ出力が回路の出力となっている。

【０００５】カウンタ１のキャリーアウト出力は、イン
バータ４により反転された後、イネーブル入力ＸＥＮに
入っている。カウンタ２についても同様で、そのキャリ
ーアウト出力は、インバータ６により反転された後、イ
ネーブル入力ＸＥＮに入っている。このように構成され
た回路の動作を説明すれば、以下のとおりである。

【０００６】先ず、電源を投入すると、パワーオンリセ
ット信号が発生し、カウンタ１，２及びＪＫフリップフ
ロップ３をリセットする。この結果、カウンタ１，２の
出力は“０”、ＪＫフリップフロップ３のＱ出力も
“０”となる。パワーオンリセットが解除されると、回
路は同期検出を開始する。

【０００７】入力信号が“１”の場合、カウンタ１のＸ
Ｌ端子には“１”が入力され、カウンタ２のＸＬ端子に
はインバータ５により反転された“０”が入力される。
また、カウンタ１のＣＯ端子は“０”であるので、その
ＸＥＮ端子にはインバータ４により反転された“１”が
入る。この結果、カウンタ１はクロックの立ち上がりで
クロックのカウントを開始する。

【０００８】一方、カウンタ２のＣＯ端子も“０”で、
インバータ６により反転された“１”がＸＥＮ端子に入
る。この結果、カウンタ２はプリセット入力“０”をロ
ードする。

【０００９】入力信号が“１”を続ける限り、カウンタ
１はクロックのカウントを続ける。そして、クロックが
１５回立ち上がった後で、ＣＯ端子にキャリーアウトを
示す“１”が出力される。ＣＯ端子が“１”になると、
インバータ４の出力は“０”になり、この“０”がＸＥ
Ｎ端子に入る。“０”がＸＥＮ端子に入力されている限
り、カウントを停止する。この結果、ＣＯ端子には
“１”が出力され続ける。一方、ＪＫフリップフロップ
３のＪ端子に“１”が入るので、１６回目のクロックの
立ち上がりでＱ端子からは“１”が出力される。

【００１０】次に、入力信号が“０”になると、カウン
タ１のＸＬ端子に“０”が入り、カウンタ２のＸＬ端子
にはインバータ５で反転した“１”が入る。カウンタ２
のＸＥＮ端子は“１”のままであるので、カウンタ２は
クロックの立ち上がりでカウントを開始する。一方、カ
ウンタ１の方は初期設定（プリセット）入力“０”をロ
ードする。従って、カウンタ１はその出力が“０”に初
期化されたことになる。入力信号が“０”を続ける限
り、カウンタ２はクロックのカウントを続ける。そし
て、クロックが１５回立ち上がった後で、ＣＯ端子にキ
ャリーアウトを示す“１”が出力される。ＣＯ端子が
“１”になると、インバータ６の出力は“０”になり、
この“０”がＸＥＮ端子に入る。“０”がＸＥＮ端子に
入力されている限り、カウントを停止する。この結果、
ＣＯ端子には“１”が出力され続ける。一方、ＪＫフリ
ップフロップ３のＫ端子に“１”が入るので、１６回目
のクロックの立ち上がりでＱ端子からは“０”が出力さ
れる。

【００１１】入力信号に“１”又は“０”がクロックの
１５回連続して入力されない場合には、カウンタ１又は
２はインクリメントの途中で“０”がロードされてしま
う。この結果、それぞれのカウンタのＣＯ端子から
“１”が出力されない。このため、ＪＫフリップフロッ
プ３は直前の状態を保持し続ける。

【００１２】

【発明が解決しようとする課題】前述したように、従来
回路は同期保護動作のために必要な符号“０”と“１”
の連続回数検出用にそれぞれ別のカウンタ１，２を設け
ている。このため、保護段数が多くなってくると、回路
規模の増大を招くという問題があった。

【００１３】本発明はこのような課題に鑑みてなされた
ものであって、回路規模を小さくすることができる同期
保護回路を提供することを目的としている。

【００１４】

【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。図において、１１はその一方の入力に入
力信号を、他方の入力に第１の制御信号を受けて、制御
信号により入力信号の反転操作を行うデータ反転回路、
１２はその一方の入力に該データ反転回路１１の出力
を、他方の入力に第２の制御信号を受ける論理積回路、
１３は該論理積回路１２の出力をそのロード入力に、ク
ロックをクロック入力に受けてカウントを行うカウンタ
回路、１４は該カウンタ回路１３の出力を受けて、カウ
ント値が予め定められた値になったことを検出し、その
反転出力から前記第２の制御信号を与える検出回路、１
５は該検出回路１４の出力を受けて、入力信号がアクテ
ィブになった時にその出力を反転すると共に、その出力
から前記第１の制御信号を与えるレジスタ回路である。

【００１５】

【作用】先ず、パワーオンリセット信号により回路の初
期化が行われる。レジスタ回路１５のＱ出力は“０”
で、データ反転回路１１に入る。データ反転回路１１の
制御信号が“０”の場合には、Ａ入力端子に入る入力信
号は反転されずにそのまま論理積回路１２に入る。

【００１６】入力信号が“１”の場合には、その信号は
そのままカウンタ回路１３のＸＬ端子に入る。この結
果、カウンタ回路１３はクロックのカウントを開始す
る。カウント出力はＱ_０〜Ｑ_Ｎ−１端子から出力され、
検出回路１４に入る。検出回路１４は、カウンタ回路１
３の出力が予め定められた値に達したかどうかを判定
し、達していなければ“０”を出力する。

【００１７】この検出回路１４の出力はレジスタ回路１
５に入る。検出回路１４の出力が“０”の間は、レジス
タ１５は直前のＱ出力“０”を維持し続ける。従って、
データ反転回路１１の状態は前と同じである。

【００１８】ここで、連続して入力信号が“１”のまま
であれば、カウンタ回路１３はクロックのカウントを続
行する。そして、カウンタ回路１３の出力が予め定めら
れた値に達すると、検出回路１４は“１”を出力する。
この結果、レジスタ回路１５はクロックの立ち上がりで
直前のＱ出力が反転され、“１”になる。

【００１９】この“１”がデータ反転回路１１に入る
と、データ反転回路１１は入力信号を反転して出力す
る。また、論理積回路１２には検出回路１４からの反転
出力“０”が入力されるので、カウンタ回路のＸＬ端子
には“０”が入力され、初期値０がカウンタ回路１３に
ロードされる。この後、入力信号“１”が連続して入力
され続けてもカウンタ回路１３は“０”をロードし続
け、レジスタ回路１５のＱ出力は“１”を維持し続け
る。

【００２０】ここで、入力信号が“０”になると、デー
タ反転回路１１は“１”を出力する。この結果、カウン
タ回路１３はクロックのカウントを開始する。そして、
カウンタ回路１３の出力Ｑ_０〜Ｑ_Ｎ−１が予め定められ
た値に達すると、検出回路１４は“１”を出力する。こ
の結果、レジスタ回路１５は直前のＱ出力の値“１”を
反転し、そのＱ出力は“０”になる。

【００２１】この“０”がデータ反転回路１１に入るの
で、今度は入力信号は反転されずに出力される。また、
論理積回路１２には検出回路１４の反転出力“０”が入
っているので、その出力は“０”となる。従って、カウ
ンタ回路１３はクロックの立ち上がりで初期値“０”を
ロードする。以後、クロックの立ち上がりで“０”をロ
ードし続ける。このため、検出回路１４からは“０”が
出力され続け、レジスタ回路１５のＱ出力からは“０”
が出力され続ける。

【００２２】入力信号が連続した値でない場合には、カ
ウンタ回路１３のＸＬ端子には“０”が入力されるの
で、カウンタ回路１３には“０”がロードされ、初期値
からカウントを開始する。

【００２３】このように、本発明によれば入力信号が
“１”の場合と“０”の場合で、１個のカウンタを共用
して用いることができるので、回路規模を小さくするこ
とができる。

【００２４】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。

【００２５】図２は本発明の一実施例を示す回路図であ
る。図１と同一のものは、同一の符号を付して示す。図
において、１１はデータ反転回路としての排他的論理和
ゲート（以下ＥＯＲゲートという）、１２は論理積回路
としてのアンドゲートである。ＥＯＲゲート１１の一方
の入力には制御信号が入り、他方の入力には入力信号が
入っている。制御信号が“１”の場合には入力信号はＥ
ＯＲゲート１１により反転されて出力され、制御信号が
“０”の場合には入力信号はＥＯＲゲート１１から反転
されずに出力される。

【００２６】アンドゲート１２の一方の入力には制御信
号が入り、他方の入力にはＥＯＲゲート１１の出力が入
っている。２０はクロックをカウントするカウンタで、
ここでは１６進カウンタを示している。カウンタ２０に
おいて、Ａ_０〜Ａ_３はプリセット入力端子である。ここ
ではＡ_０〜Ａ_３端子は全て接地され、“０”に設定され
ている。そして、カウンタ２０はＸＥＮ端子が“１”の
時にカウントを開始し、“０”の時にはカウントを停止
する。カウンタ２０のＣＫ端子にはクロックが入り、Ｘ
ＣＬＲ端子にはパワーオンリセット信号が入っている。

【００２７】２１はカウンタ２０のキャリーアウト（Ｃ
Ｏ）出力を反転するインバータで、その出力はアンドゲ
ート１２に制御信号として入ると共に、カウンタ２０の
ＸＥＮ端子に入っている。ここで、カウンタ２０は図１
のカウンタ回路１３と検出回路１４の機能を含んでお
り、インバータ２１の出力が検出回路１４の反転出力に
相当する。

【００２８】１５はレジスタ回路１５としてのＪＫフリ
ップフロップである。そのＪＫ入力にはカウンタ２０の
ＣＯ出力が入り、ＸＣＬＲ端子にはパワーオンリセット
信号が入っている。また、ＣＫ端子にはクロックが入っ
ている。そして、そのＱ出力は出力信号となると共に、
制御信号としてＥＯＲゲート１１に入っている。このよ
うに構成された回路の動作を図３のタイムチャートを参
照しつつ説明すれば、以下のとおりである。

【００２９】入力クロックは（ａ）に示すように出力さ
れており、カウンタ２０とＪＫフリップフロップ１５の
クロック入力端子ＣＫに入っている。ここで、（ｈ）に
示すようにパワーオンリセット信号が出力され、カウン
タ２０及びＪＫフリップフロップ１５のクリア入力端子
ＸＣＬＲに入り、初期化する。この結果、カウンタ２０
の出力Ｑ_０〜Ｑ_３及びＪＫフリップフロップ１５のＱ出
力は“０”になる。

【００３０】ＪＫフリップフロップ１５のＱ出力の
“０”はＥＯＲゲート１１に入っているため、ＥＯＲゲ
ート１１は入力信号をそのまま通過させる。この結果、
ＥＯＲゲート１１出力は（ｅ）に示すように“１”に
なる。また、カウンタ２０のＣＯ出力“０”はインバー
タ２１により反転され“１”になり、アンドゲート１２
に入っているため、該アンドゲート１２の出力は
（ｆ）に示すようにＥＯＲゲート１１の出力をそのまま
通過させる状態にある。

【００３１】ここで、（ｂ）に示すように入力信号の
“１”が入ると、この“１”はＥＯＲゲート１１及びア
ンドゲート１２をそのまま通過してカウンタ２０のＸＬ
端子に入る。従って、カウンタ２０はクロックのカウン
トを開始し、カウンタ２０の出力は（ｃ）に示すように
０からカウントを開始する。入力信号が“１”の状態を
続けると、カウンタ２０の出力は増加し続け、１５回ク
ロックが立ち上がった時点で、Ｑ_０〜Ｑ_３の出力は全て
“１”になり、キャリーアウト出力ＣＯも（ｄ）に示す
ように“１”になる。

【００３２】このＣＯ出力はＪＫフリップフロップ１５
のＪ，Ｋ端子に入っているので、そのＱ出力は（ｇ）に
示すように次のクロックの立ち上がりで反転して“１”
になる。また、ＣＯ出力である“１”はインバータ２１
により反転されて“０”になる。このインバータ２１の
出力は、アンドゲート１１とカウンタ２０のＸＥＮ端子
に入る。

【００３３】この結果、カウンタ２０はプリセット入力
である“０”をクロックの立ち上がりでロードするの
で、カウンタ２０の出力は（ｃ）に示すように“０”に
なり、ＣＯ出力も（ｄ）に示すように“０”になる。

【００３４】ＪＫフリップフロップ１５のＱ出力である
“１”は、ＥＯＲゲート１１に与えられているため、入
力信号は今度は（ｅ）に示すように該ＥＯＲゲートで反
転して出力される。従って、これ以降入力信号として
“１”が与えられても、ＥＯＲゲート出力は“０”とな
り、アンドゲート１２の出力は（ｆ）に示すように
“０”になる。また、インバータ２１の出力は“０”で
あるので、カウンタ２０はクロックのカウントはしな
い。従って、カウンタ２０は初期値“０”をクロックで
ロードするだけである。また、ＪＫフリップフロップ１
５もＪ，Ｋ入力端子に符号“１”が入力されないので、
（ｇ）に示すように現在の状態を維持する。ここで、入
力信号が（ｂ）に示すようにそれまでの“１”から
“０”に変化すると、ＥＯＲゲート１１で反転され、
（ｅ）に示すようにその出力は“１”になる。また、こ
の時にはカウンタ２０のＸＥＮ端子には“１”が入って
いるので、カウンタ２０はクロックのカウントを開始す
る。

【００３５】入力信号“０”が連続して印加されている
限り、カウンタ２０はクロックのカウントを開始し、そ
の出力は（ｃ）に示すように順次更新されいく。そし
て、クロックが１５回立ち上がった時点で（ｃ）に示す
ように全ビット“１”になり、（ｄ）に示すようにＣＯ
出力が“１”になる。このＣＯ出力はＪＫフリップフロ
ップ１５のＪ，Ｋ入力に入り、そのＱ出力を（ｇ）に示
すようにそれまでの“１”から“０”に反転させる。

【００３６】カウンタ２０のＣＯ出力は、インバータ２
１で反転されて“０”になりアンドゲート１２とカウン
タのＸＥＮ端子に入る。アンドゲート１２の出力は
（ｆ）に示すように“０”になり、カウンタ２０のＸＬ
端子に入る。また、ＪＫフリップフロップ１５のＱ出力
は“０”になりＥＯＲゲート１１に入る。この結果、カ
ウンタ２０は初期値“０”をロードし、その出力は
（ｃ）に示すように“０”となる。

【００３７】ＪＫフリップフロップ１５のＱ出力である
“０”がＥＯＲゲート１１に入るため、入力信号は該Ｅ
ＯＲゲートで反転されず出力される。これ以後、入力信
号に“０”が印加されている間はＥＯＲゲート１１で反
転されないため、カウンタ２０はクロックのカウントを
行わず、初期値“０”をロードし続けるだけである。ま
た、ＪＫフリップフロップ１５もＪ，Ｋ入力端子に符号
“１”が入力されないので、反転せず、現在の状態を保
持する。

【００３８】ここで、再び入力信号に“１”が連続して
加えられた場合には、上述した入力信号が“１”の場合
の動作を行う。

【００３９】また、入力にクロックの１５回以上の立ち
上がりが行われるだけの間だけの“１”又は“０”の連
続状態が生じない場合には、カウンタ２０のＸＬ端子に
“０”が入力され、カウンタ２０は“０”をロードす
る。そして、初期状態からもう一度クロックのカウント
を開始することになる。

【００４０】上述の実施例では、図１の検出回路１４が
存在しないが、前述したようにカウンタのＣＯ端子を検
出回路の出力端子として利用しているからであり、この
検出回路を外部に設ける場合には、カウンタ２０の出力
Ｑ_０〜Ｑ_３の論理積をアンドにより求めることにより実
現することができる。

【００４１】

【発明の効果】以上、詳細に説明したように、本発明に
よれば１個のカウンタを“１”検出用としてもまた
“０”検出用としても用いることができるので、回路規
模を小さくすることができる同期保護回路を提供するこ
とができる。

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】本発明の一実施例を示す回路図である。

【図３】実施例回路の動作を示すタイムチャートであ
る。

【図４】従来回路の構成例を示す図である。

【符号の説明】

１１データ反転回路１２論理積回路１３カウンタ回路１４検出回路１５レジスタ回路

Claims

【特許請求の範囲】

【請求項１】その一方の入力に入力信号を、他方の入
力に第１の制御信号を受けて、制御信号により入力信号
の反転操作を行うデータ反転回路（１１）と、その一方の入力に該データ反転回路（１１）の出力を、
他方の入力に第２の制御信号を受ける論理積回路（１
２）と、該論理積回路（１２）の出力をそのロード入力に、クロ
ックをクロック入力に受けてカウントを行うカウンタ回
路（１３）と、該カウンタ回路（１３）の出力を受けて、カウント値が
予め定められた値になったことを検出し、その反転出力
から前記第２の制御信号を与える検出回路（１４）と、該検出回路（１４）の出力を受けて、入力信号がアクテ
ィブになった時にその出力を反転すると共に、その出力
から前記第１の制御信号を与えるレジスタ回路（１５）
とで構成された同期保護回路。