JPH0637633A

JPH0637633A - 周波数比較回路

Info

Publication number: JPH0637633A
Application number: JP4188511A
Authority: JP
Inventors: Akira Kawanishi; 景川西; Cho Yagishita; 超八木下
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1992-07-16
Filing date: 1992-07-16
Publication date: 1994-02-10

Abstract

(57)【要約】【目的】768 ・ｆｓのような高いクロック周波数を使用
しない周波数回路を提供する。【構成】可変周波数発振器１のクロック周波数に128 ｎ
・ｆｓ（１＜ｎ＜６）を用いて、最小パルス幅を検出す
るプリセット型カウンタ４のクロック入力とし、ｎの値
によってプリセット値を変化させ同一カウンタで受信信
号のパルス幅をカウントして最小パルス幅を検出する。
また、最大パルス幅を検出するカウンタ３の前には１／
ｎに分周する分周回路２を設け、周波数が変化しても常
に128 ・ｆｓがカウンタ３のクロック入力となるように
し、最大パルス幅を最小限のカウントで検出する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＰＬＬ回路における周
波数比較回路に関するものである。

【０００２】

【従来の技術】近年、オーディオ機器の接続にはディジ
タル・オーディオ・インタフェースを用いるのが一般的
になってきている。このディジタル・オーディオ・イン
タフェースではＰＬＬ回路を用いてクロック再生を行う
必要がある。

【０００３】ディジタル・オーディオ・インタフェース
におけるバイフェーズ変調信号を入力とするＰＬＬ回路
において、従来の周波数比較回路では受信信号のパルス
幅のカウントに用いるカウンタのクロック周波数に768
・ｆｓ（ｆｓ＝サンプリング周波数）を用いていた。以
下その構成について図４を参照しながら説明する。図４
は従来の周波数比較回路のブロック図を示し、14は可変
周波数発振器、15はカウンタ、16はデコーダ、17と18は
タイマー回路、19は選択回路である。

【０００４】従来の周波数比較回路は、可変周波数発振
器14の出力信号をクロック入力とし受信信号をリセット
入力とするカウンタ15と、カウンタ15の出力を入力とす
るデコーダ16と、デコーダ16の出力をリセット入力とす
るタイマー回路17と、デコーダ16の出力をクロック入力
とするタイマー回路18と、タイマー回路17の出力信号と
タイマー回路18の出力信号を選択し周波数比較出力とす
る選択回路19とにより構成されている。

【０００５】上記構成において、周波数比較回路は可変
周波数発振器14のクロックで受信信号のパルス幅をカウ
ントして実現できる。そのときパルス幅が最大で18カウ
ント、最小で６カウントの範囲であればクロック周波数
は問題がない。

【０００６】まず受信信号に比べて可変周波数発振器14
のクロック周波数が高い場合は、カウンタ15がオーバー
カウントする。図５に示すように、クロック周波数768
・ｆｓでカウンタ15が受信信号のパルス幅をカウントし
て19以上になったとき、デコーダ16でエラー信号を出力
し、タイマー回路17を用いて一定時間エラー信号を保持
し、選択回路19から出力される信号により可変周波数発
振器14の周波数を下げる方向に可変周波数発振器14をコ
ントロールする。

【０００７】また、受信信号に比べて可変周波数発振器
14のクロック周波数が低い場合は、カウンタ15がアンダ
ーカウントになる。すなわち図６に示すように、クロッ
ク周波数768 ・ｆｓでカウンタ15が受信信号のパルス幅
をカウントして５以下だったときデコーダ16でエラー信
号を出力し、タイマー回路18を用いて一定時間エラー信
号を保持し、選択回路19から出力される信号により可変
周波数発振器14の周波数を上げる方向に可変周波数発振
器14をコントロールする。

【０００８】

【発明が解決しようとする課題】このような従来の周波
数比較回路では受信信号のパルス幅をカウントする可変
周波数発振器14のクロック周波数が768 ・ｆｓと高い周
波数を使用するため、不要輻射やノイズの点で問題があ
った。

【０００９】本発明は上記の問題を解決するもので、受
信信号のパルス幅をカウントする可変周波数発振器14の
クロック周波数を128 ｎ・ｆｓ（１＜ｎ＜６：整数）な
る周波数に規定して周波数比較を行う周波数比較回路を
提供することを目的としている。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、本発明の周波数比較回路は、前記ｎの値によりクロ
ック周波数が変化するが、プリセット型カウンタを用い
て128 ｎ・ｆｓのｎの値に応じてプリセット値を変更す
ることで、クロック周波数の変化に対応して受信信号の
最小パルス幅の判定を行うことができ、また最大パルス
幅を判定するためのカウンタの前に１／ｎに分周する分
周回路を設け、128 ｎ・ｆｓのクロック周波数を１／ｎ
に分周し128 ・ｆｓとして受信信号の最大パルス幅を判
定できるように構成したものである。

【００１１】

【作用】この構成によって分周回路により１／ｎに分周
されたクロック周波数128 ・ｆｓで受信信号のパルス幅
のカウントを行い、最大で３カウント、またはクロック
周波数128 ｎ・ｆｓで受信信号のパルス幅のカウントを
プリセット型のカウンタで行い、（５−ｎ）をプリセッ
ト値として最小ｎカウントを満足すれば、従来のクロッ
ク周波数768 ・ｆｓのときと同等の比較基準となり、問
題はない。

【００１２】しかし図７に示すように１／ｎに分周され
たクロック周波数128 ・ｆｓでカウントしてカウンタ３
が４以上になったときオーバーカウントとして、図８に
示すようにクロック周波数128 ｎ・ｆｓでカウントして
カウンタが（ｎ−１）以下になったときアンダーカウン
トとして、それぞれ選択回路から出力される信号によっ
て可変周波数発振器の周波数をコントロールすることで
周波数比較することができる。

【００１３】

【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。図１は本発明の一実施例の周波数比
較回路のブロック図である。図１に示すように、１は可
変周波数発振器、２は分周回路、３は最大パルス幅検出
部としてのカウンタ、４は最小パルス幅検出部としての
プリセット型カウンタ、６と10はタイマー、５と７と８
と９はフリップフロップ、11はインバーター、12はＰチ
ャンネルトランジスタ、13はＮチャンネルトランジスタ
である。

【００１４】その回路構成は以下の通りである。まず可
変周波数発振器１の出力は分周回路２によって１／ｎに
分周されカウンタ３のクロック入力となり、受信信号Ｉ
Ｎはカウンタ３のリセット入力となる。カウンタ３の出
力はフリップフロップ５のリセット入力となり、このフ
リップフロップ５の出力はタイマー６のｎリセット入力
になるとともにＰチャンネルトランジスタ12のゲート入
力となる。

【００１５】また、可変周波数発振器１の出力は分周回
路２の入力とは別にプリセット型カウンタ４のクロック
入力となり、プリセット型カウンタ４のリセットには受
信信号ＩＮが入力される。プリセット型カウンタ４の出
力はフリップフロップ７のクロック入力となる。フリッ
プフロップ７の出力はフリップフロップ８の入力となり
受信信号ＩＮがクロック入力となる。フリップフロップ
８の反転出力はフリップフロップ９のリセット入力とな
っている。フリップフロップ９の出力はタイマー10のリ
セット入力になるとともにインバータ11の入力となる。
インバーター11の出力はＮチャンネルトランジスタ13の
ゲート入力となる。

【００１６】上記構成における周波数比較回路について
動作を図２と図３を用いて説明する。可変周波数発振器
１のクロック周波数である128 ｎ・ｆｓは分周回路２に
よって１／ｎに分周され、常時128 ・ｆｓでカウンタ３
のクロックとして入力される。

【００１７】図２に示すように、受信信号(a) に比べて
可変周波数発振器１のクロック周波数(b) が高い場合、
カウンタ３のリセット入力となっている受信信号(a) の
最大パルス幅をカウントすると、４以上をカウントして
オーバーカウントとなる。そのときのカウンタ３の出力
(c) はＨとなる。するとフリップフロップ５はリセット
がＨになるので、入力がＨ固定のため出力(d) はＬとな
り、Ｐチャンネルトランジスタ12はＯＮとなる。このと
きプリセット型カウンタ４は、カウンタ３においてオー
バーカウントしているのでアンダーカウントすることは
なく、最小パルス幅は満たされているのでフリップフロ
ップ７の入力(g) はＨとなり、フリップフロップ７はク
ロックがＨとなり入力がＨ固定のため出力(h) はＨとな
る。するとフリップフロップ８の入力はＨになるので、
クロック入力の受信信号(a) がＨになると出力(i) はＨ
となり、反転出力(j) はＬになる。この反転出力(j) は
フリップフロップ９のリセット入力となり入力がＨ固定
のため出力(k) はＨとなり、インバータ11の出力(l) は
ＬになってＮチャンネルトランジスタ13はＯＦＦとな
る。

【００１８】Ｎチャンネルトランジスタ13がＯＦＦ、Ｐ
チャンネルトランジスタ12がＯＮであることで周波数比
較出力(e) にはＨが出力され、これによって可変周波数
発振器１の周波数を下げる方向にコントロールするが、
そのとき修正された可変周波数発振器１のクロック周波
数で受信信号(a) のパルス幅をカウントするまでの間、
タイマー６によってフリップフロップ５の出力(d) は保
持される。一定時間経過すればタイマー６の出力(f) が
フリップフロップ５のクロック入力となり、次のパルス
幅のカウントが可能となる。タイマー６のクロック信号
は外部より入力されるが、もしくは、可変周波数発振器
１の出力を用いることも可能である。

【００１９】また、図３に示すように受信信号(a) に比
べて可変周波数発振器１のクロック周波数(b) が低い場
合は、プリセット型カウンタ４のリセット入力となって
いる受信信号(a) の最小パルス幅をカウントすると、
（５−ｎ）をプリセット値と設定するとｎがカウントで
きなければアンダーカウントとなる。そのときプリセッ
ト型カウンタ４の出力(g) のＬのままとなり、フリップ
フロップ７はクロックがＬとなり入力がＨ固定のため出
力(h) はＬとなる。するとフリップフロップ８の入力は
Ｌになるので、クロック入力の受信信号(a) がＨになる
と出力(i) はＬとなり、反転出力(j) はＨとなる。この
反転出力(j) はフリップフロップ９のリセット入力とな
り入力がＨ固定のため出力(k) はＬとなり、インバータ
11の出力(l) はＨになってＮチャンネルトランジスタ13
はＯＮとなる。このときカウンタ３は、プリセット型カ
ウンタ４においてアンダーカウントしているのでオーバ
ーカウントすることはなく最大パルス幅は満たされてい
るので、カウンタ３の出力(c) はＬである。するとフリ
ップフロップ５はリセットがＬとなるので、入力がＨ固
定のため出力(d) はＨとなりＰチャンネルトランジスタ
12はＯＦＦとなる。

【００２０】Ｐチャンネルトランジスタ12がＯＦＦ、Ｎ
チャンネルトランジスタ13がＯＮすることで周波数比較
出力(e) にはＬが出力され、これによって可変周波数発
振器１の周波数を上げる方向にコントロールするが、そ
のとき修正された可変周波数発振器１のクロック周波数
で受信信号(a) のパルス幅をカウントするまでの間、タ
イマー10によりフリップフロップ９の出力(k) は保持さ
れる。一定時間経過すればタイマー10の出力(m) がフリ
ップフロップ19のクロック入力となり、次のパルス幅の
カウントが可能となる。タイマー10のクロック信号は外
部より入力されるか、もしくは、可変周波数発振器１の
出力を用いることも可能である。ただし、タイマー６と
同じクロック信号にする。

【００２１】本実施例ではプリセット型カウンタ４のプ
リセット値を可変周波数発振器１のクロック周波数128
ｎ・ｆｓのｎに対応させるためにｎを２から５まで変化
させると、プリセット値を３から０まで変化させて対応
させる。

【００２２】以上のように本実施例の周波数比較回路に
よれば、プリセット型カウンタ４を用いることで、入力
と非同期でありながらカウントできることとプリセット
値を変えることにより、可変周波数発振器１のクロック
周波数の変化に対応することが可能となる。

【００２３】また、１／ｎの分周回路２を用いることで
受信信号の最大パルス幅をカウントするカウンタ３のク
ロック周波数が常に128 ・ｆｓとなり、従来より少ない
カウント数で最大パルス幅を検出することができる。

【００２４】

【発明の効果】以上のように、本発明によれば、プリセ
ット型カウンタと分周回路を設けることにより、可変周
波数発振器のクロック周波数128 ｎ・ｆｓ（１＜ｎ＜
６）におけるｎの変化を、プリセット値を変えるだけで
同一カウンタで対応でき、768 ・ｆｓのような高い周波
数を使用しないため不要輻射の点で優れた周波数比較回
路を提供できる。

【図面の簡単な説明】

【図１】本発明の一実施例の周波数比較回路の回路構成
を示すブロック図である。

【図２】図１において最大パルス幅でオーバーカウント
したときのタイミングチャートである。

【図３】図１において最小パルス幅でアンダーカウント
したときのタイミングチャートである。

【図４】従来の周波数比較回路のブロック図である。

【図５】周波数768 ・ｆｓでオーバーカウントしたとき
のタイミングチャートである。

【図６】周波数768 ・ｆｓでアンダーカウントしたとき
のタイミングチャートである。

【図７】周波数128 ・ｆｓでオーバーカウントしたとき
のタイミングチャートである。

【図８】周波数128 ｎ・ｆｓでアンダーカウントしたと
きのタイミングチャートである。

【符号の説明】

１可変周波数発振器２分周器３カウンタ４プリセット型カウンタ６，10 タイマー５，７〜９フリップフロップ 12 Ｐチャンネルトランジスタ 13 Ｎチャンネルトランジスタ

Claims

【特許請求の範囲】

【請求項１】受信信号のパルス幅検出部を最大パルス
幅検出部と最小パルス幅検出部に分け、前記最大パルス
幅検出部には、カウンタの前に、１／ｎに分周すること
でカウンタのクロック周波数に常時128 ・ｆｓが入力さ
れ、最大パルス幅を検出できる分周回路を設け、前記最
小パルス幅検出部には、プリセット値を変化させること
によりクロック周波数の変化に対応して最小パルス幅を
検出できるプリセット型カウンタを設けたことを特徴と
する周波数比較回路。