JP2751569B2 - リタイミング回路 - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明はリタイミング回路に関し、特にジッタを含む
受信データに装置の内部タイミングを追随させるように
制御するリタイミング回路に関する。

従来技術 従来、この種のリタイミング回路では、ジッタを含む
受信データで内部タイミングをサンプリングし、内部タ
イミングと受信データとの遅延量の絶対値のみに重みを
付けてパルス追加処理又はパルス削除処理を行い、その
結果を分周したものを内部タイミングとすることによ
り、受信データに内部タイミングを追随させるようにし
ていた。

つまり、従来のリタイミング回路では、パルス追加処
理又はパルス削除処理を、受信データの変化点で毎回行
っているのである。そのため、受信データのジッタが内
部タイミングにそのまま反映されてしまい、その内部タ
イミングをクロックとする装置各部の回路の動作が不安
定になるという欠点がある。

また、これを解決するため、可逆計数器を設けてお
き、その計数値が所定値を越えたときにのみパルス追加
処理又はパルス削除処理を行うという構成も考えられ
る。つまり、パルス追加処理又はパルス削除処理を毎回
行うのではなく、計数値が所定値を越えたときにのみ行
うのである。

その従来のリタイミング回路について第２図を用いて
説明する。

第２図は、従来のリタイミング回路の構成を示すブロ
ック図である。図において、本リタイミング回路の端子
IN2には受信データａが入力される。また、本リタイミ
ング回路では、端子IN1に入力される内部タイミングｂ
と端子IN2に入力される受信データａとの位相差に重み
付けを行い、その出力である端子OUTの信号ｎを図示せ
ぬ分周器で分周し、これを端子IN1にフィードバックす
るように制御を行っている。

かかる制御を行うため、まず最初に、遅延量検出回路
８で内部タイミングｂと受信データａとの位相差を求め
る。その位相差ｃはビット変換回路９に入力される。

ビット変換回路９では、位相差ｃを発振器１からのク
ロックｐで打抜き、ディジタルデータＸに置換える。例
えば、第７図に示されている位相差ｃをクロックｐで打
抜く場合には、ディジタルデータＸは“5"となる。

第２図に戻り、ディジタルデータの値Ｘは比較回路10
に入力され、数種類の基準値との比較が行われる。そし
て、その比較結果に対応するパルス幅の信号が重み付け
回路11に入力される。

例えば、基準値を1,5,10の３種類とすれば、第５図
（ａ）の表に示されているように、ビット変換回路９に
おいて置換えられたディジタルデータの値Ｘが1,5,10の
３つの基準値のどの間にあるのかが判定される。その判
定結果が同図（ａ）のＡ〜Ｄであれば、それに対応する
同図（ｂ）のＡ〜Ｄのパルス幅の信号が重み付け回路11
に入力されるのである。

第２図に戻り、一時記憶回路５は、受信データａ又は
内部タイミングｂを一時記憶保持するものであり、第６
図に示されているような入出力端子を有している。つま
り、データ入力端子に内部タイミングｂが入力され、ク
ロック端子に受信データａが入力されることとなり、い
ずれか先に立上った方の信号が“1"、遅い方が“0"に保
持される。よって、内部タイミングｂに対応する出力ｄ
及び受信データａに対応する出力ｅは、必ず一方が
“1"、他方が“0"として送出される。なお、この一時記
憶回路には、周知のフリップフロップが用いられ、第２
図中の他の一時記憶回路の入出力端子の配置も同様であ
る。

第２図に戻り、重み付け回路11においては、一時記憶
回路５で保持された内部タイミングｂ及び受信データａ
のうちの位相が進んでいる方、すなわち先に立上った方
に、比較回路10からの信号のパルス幅に対応して重み付
けがなされる。この重み付け回路11では、比較回路10か
らの所定パルス幅の信号を、ビット変換回路９と同様に
クロックｐで打抜き、信号ｆ又はｇに置換えるという重
み付け処理が行われる。つまり、比較回路10からの信号
のパルス幅、すなわち位相差に応じた重み付けがなされ
ることになる。

重み付け処理後の信号ｆ及びｇは可逆計数器（アップ
／ダウンカウンタ）６に入力される。この可逆計数器６
は、重み付け処理により付加された信号のパルス数を計
数するものであり、重み付け回路11の出力信号ｆのパル
ス数に応じてカウントアップし、出力信号ｇのパルス数
に応じてカウントダウンする。そして、その計数値が所
定値に達したときにナンド回路14のナンド条件が成立す
る。本例のナンド回路14は、入力数が３、すなわち３ビ
ットであるため、計数値が“7"（２進数では“111"）の
ときにナンド条件が成立するのである。なお、可逆計数
器６は一時記憶回路２により、リセットされる。

ここで、ナンド回路14のナンド条件を強制的に成立さ
せるために設けられているのが、切換器７である。この
切換器７の３本の出力は可逆計数器６の３本の出力の各
々に対応しており、各々対応するビットの値を強制的に
“1"にすることができる。つまり、この切換器７の設定
値により、パルス削除処理又はパルス追加処理を行う頻
度を決定することができるのである。

例えば、計数値が“3"（２進数では“011"）のときに
ナンド条件を成立させたい場合は、３ビットの出力の最
上位ビットが常に“1"となるように切換器７を設定して
おけば良い。こうすることにより、計数値が“3"になる
と、ナンド回路14の入力値は“111"（２進数）となり、
ナンド条件が成立して出力ｍが“0"になるのである。

なお、可逆計数器の計数値が所定値に達したときに始
めてナンド条件が成立するように構成されているため、
上述の例では出力信号ｆのパルス数によりカウントアッ
プされ、出力信号ｇのパルス数によりカウントダウンさ
れつつ、計数値が上昇し、計数値が“3"になって始めて
ナンド条件が成立するのである。

ナンド回路14のナンド条件が成立すると、パルス削除
処理又はパルス追加処理が行われる。以下、内部タイミ
ングｂが受信データａより進んでいる場合と、受信デー
タａが内部タイミングｂより進んでいる場合とに分けて
回路各部の動作を説明する。

（１）内部タイミングｂが受信データａより進んでいる
場合 まず上述のように内部タイミングｂと受信データａと
の位相差ｃを、ビット変換回路９においてクロックｐで
打抜き、それをディジタルデータＸに変換する。そのデ
ィジタルデータＸを比較回路10で数種類の基準値と比較
し、比較結果に対応したパルス幅の信号が重み付け回路
11に与えられる。重み付け回路11では、さらにその信号
のパルス幅をクロックｐで打抜く。

ここで、第３図のタイムチャートを参照すると、進ん
でいる内部タイミングｂに対応する一時記憶回路５の出
力ｄに、重み付け回路11で打抜いた結果が付加され、出
力信号ｆは図のようにパルスが付加された波形となる。

この出力信号ｆにより、可逆計数器６の計数値がカウ
ントアップされ、ナンド回路14のナンド条件が成立する
と、その出力ｍが一時記憶回路２のプリセット端子に入
力される。すると、そのデータ出力ｈは“1"になり、一
時記憶回路３のクリア状態は解除され、データ出力ｊは
“0"になる（）。これにより、一時記憶回路４は一時
的にクリア状態になり、そのデータ出力１は“0"になる
（）。

ところが、このデータ出力１をデータ入力とする一時
記憶回路３のデータ出力ｊは次のクロックで“1"にな
り、これによって一時記憶回路２のデータ出力ｈは“0"
になる（）。

以上の一時記憶回路２、３及び４の動作においては、
一時記憶回路３のデータ出力ｒが“1"になるときがある
が、一時記憶回路５の出力ｅは常に“0"である。よっ
て、ナンド回路15の出力ｑは常に“1"となる。

さらに、このナンド回路15の出力ｑ及び一時記憶回路
４のデータ出力ｋを入力とするナンド回路16は、一時記
憶回路４がクリア状態なったとき、その出力ｎが“0"と
なる。よって、その“0"の期間により、パルスが削除さ
れるのである。以上がパルス削除処理である。

パルス削除処理が行われると、出力ｎの周波数が下が
る。この出力ｎを図示せぬ分周器で分周すると、その分
周後の信号、すなわち内部タイミングｂの周波数が下が
る。よって、内部タイミングｂのパルス幅が大きくな
り、内部タイミングｂを受信データａの立上りタイミン
グに追随することができるのである。

（２）受信データａが内部タイミングｂより進んでいる
場合 まず上述のように内部タイミングｂと受信データａと
の位相差ｃを、ビット変換回路９においてクロックｐで
打抜き、それをディジタルデータＸに変換する。そのデ
ィジタルデータＸを比較回路10で数種類の基準値と比較
し、比較結果に対応したパルス幅の信号が重み付け回路
11に与えられる。重み付け回路11では、さらにその信号
のパルス幅をクロックｐで打抜く。

ここで、第４図のタイムチャートを参照すると、進ん
でいる受信データａのに対応する一時記憶回路５の出力
ｅに、重み付け回路11で打抜いた結果が付加され、出力
信号ｇは図のようパルスが付加された波形となる。

この出力信号ｇにより、可逆計数器６の計数値がカウ
ントアップされ、ナンド回路14のナンド条件が成立する
と、その出力ｍが一時記憶回路２のプリセット端子に入
力される。すると、そのデータ出力ｈは“1"になり、一
時記憶回路３のクリア状態は解除され、データ出力ｊは
“0"になる（）。これにより、一時記憶回路４は一時
的にクリア状態になり、そのデータ出力ｌは“0"になる
（）。

ところが、このデータ出力ｌをデータ入力とする一時
記憶回路３のデータ出力ｊは次のクロックで“1"にな
り、これによって一時記憶回路２のデータ出力ｈは“0"
になる。

以上の一時記憶回路２、３及び４の動作においては、
一時記憶回路３のデータ出力ｒが“1"になるときがあ
り、一時記憶回路５の出力ｅは常に“1"であるため、よ
ってナンド回路15の出力ｑが“0"となるときがある。

さらに、このナンド回路15の出力ｑ及び一時記憶回路
４のデータ出力ｋを入力とするナンド回路16は、一時記
憶回路４がクリア状態であるとき、ナンド回路15の出力
ｑが“0"になると、その、出力ｎが“1"になる（）。
よって、この出力ｎが“1"になる期間により、パルスが
追加されるのである。以上がパルス追加処理である。

パルス追加処理が行われると、出力ｎの周波数が上が
る。この出力ｎを図示せぬ分周器で分周すると、その分
周後の信号、すなわち内部タイミングｂの周波数が上が
る。よって、内部タイミングｂのパルス幅が小さくな
り、内部タイミングｂを受信データａの立上りタイミン
グに追随することができるのである。

しかし、上述した従来のリタイミング回路では、可逆
計数器の計数値が所定値を越えた場合にパルス削除処理
又はパルス追加処理を行っており、内部タイミングに対
する受信データの遅延状態が連続発生して所定値を越え
た場合であっても、計数値がアップ・ダウンを繰返しな
がら所定値を越えた場合と何等区別なく処理が行われて
しまうという欠点があった。

発明の目的 本発明は上述した従来の欠点を解決するためになされ
たものであり、その目的は、より有効にパルス削除処理
又はパルス追加処理を行うことができるリタイミング回
路を提供することである。

発明の構成 本発明によるリタイミング回路は、受信データの変化
タイミングと装置の内部クロックの変化タイミングとの
位相差を検出する位相差検出手段と、この位相差検出手
段で検出された位相差をその位相差に応じた計数値に変
換する変換手段と、前記受信データより前記内部タイミ
ングの方が位相が遅延している状態を正、その反対の状
態を負としてその正又は負の連続する回数を検出する連
続回数検出手段と、前記変換手段より出力される計数値
と前記連続回数検出手段より出力される連続回数を加算
する加算手段と、この加算手段での加算結果によりアッ
プ又はダウンカウントされるアップダウンカウント手段
と、このアップダウンカウント手段のカウントアップ値
に基づき前記受信データに前記装置の内部タイミングを
追随させる追随手段とを含むことを特徴とする。

実施例 次に、本発明について図面を参照して説明する。第１
図は本発明によるリタイミング回路の一実施例の構成を
示すブロック図であり、第２図と同等部分は同一符号に
より示されている。図において、本発明の一実施例によ
るリタイミング回路が第２図と異なる点は、計数器12及
び比較回路13を追加した点である。

まず、比較回路10においては、第２図の従来例と同様
に、ディジタルデータＸが数種類の基準値と比較され
る。その比較動作において、位相差の符号の連続状態が
判断される。例えば、受信データより内部タイミングの
方が遅延している状態を“＋”、内部タイミングより受
信データの方が遅延している状態を“−”とすると、そ
の“＋”又は“−”の連続する回数が計数器12に出力さ
れる。

計数器12では、その“＋”又は“−”の連続する回数
が計数される。そして、比較回路13では、その計数値と
予め定められた基準値とが比較される。位相差の同符号
状態の回数が基準値に達すると、所定のパルス幅の信号
が比較回路13から出力され、重み付け回路11に入力され
る。

つまり、計数器12及び比較回路13は、内部タイミング
と受信データと位相差の同符号状態が所定回数以上連続
したとき、すなわち、内部タイミングと受信データとの
位相が偏ってずれているときに重み付けを行うために設
けられているのである。

重み付け回路11においては、まず比較回路10の出力信
号と比較回路13の出力信号とのパルス幅同士を加え、そ
の加えた後の信号のパルス幅をクロックｐで打抜き、信
号ｆ又はｇに置換えるという重み付け処理を行うのであ
る。

つまり、第２図の従来のリタイミング回路では、位相
差の符号の状態を考慮せず、計数されていたのに対し、
本実施例では内部タイミングと受信データとの位相差の
符号が同じ状態で連続する回数が所定値を越えたとき、
可逆計数器において、より重み付けて計数されるのであ
る。これにより、内部タイミングと受信データとの位相
が偏ってずれている場合には、可逆計数器の計数値が早
期に所定値に達するため、より早くパルス削除処理又は
パルス追加処理が行われ、内部タイミングのジッタを低
く抑えることができるのである。

なお、本実施例においては、比較回路10及び比較回路
13の両比較結果に応じて重み付けをしているが、比較回
路13のみの比較結果に応じて重み付けをしても、より早
くパルス削除処理又はパルス追加処理が行われることは
明らかである。

発明の効果 以上説明したように本発明は、内部タイミングと受信
データとの位相差の符号が同じ状態で連続する回数を考
慮し、より早くパルス削除処理又はパルス追加処理が行
うことにより、内部タイミングのジッタを低く抑えるこ
とができるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例によるリタイミング回路の構成
を示すブロック図、第２図は従来のリタイミング回路の
構成を示すブロック図、第３図は内部タイミングが受信
データより進んでいる場合のタイムチャート、第４図は
内部タイミングが受信データより遅れている場合のタイ
ムチャート、第５図（ａ）は重み付け回路における基準
値の例を示す表、第５図（ｂ）は同図（ｂ）の基準値に
対応するパルス幅の例を示す波形図、第６図は一時記憶
回路の各入出力端子の配置図、第７図はビット変換回路
におけるビット変換処理の概念図である。 主要部分の符号の説明 １……発振器 ２、３、４、５……一時記憶回路 ６……可逆計数器 ８……遅延量検出回路 ９……ビット変換回路 10、13……比較回路 11……重み付け回路 12……計数回路

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】受信データの変化タイミングと装置の内部
   クロックの変化タイミングとの位相差を検出する位相差
   検出手段と、この位相差検出手段で検出された位相差を
   その位相差に応じた計数値に変換する変換手段と、前記
   受信データより前記内部タイミングの方が位相が遅延し
   ている状態を正、その反対の状態を負としその正又は負
   の連続する回数を検出する連続回数検出手段と、前記変
   換手段より出力される計数値と前記連続回数検出手段よ
   り出力される連続回数を加算する加算手段と、この加算
   手段での加算結果によりアップ又はダウンカウントされ
   るアップダウンカウント手段と、このアップダウンカウ
   ント手段のカウントアップ値に基づき前記受信データに
   前記装置の内部タイミングを追随させる追随手段とを含
   むことを特徴とするリタイミング回路。