JPS6163111A - デイジタルｐｌｌ回路 - Google Patents
デイジタルｐｌｌ回路Info
- Publication number
- JPS6163111A JPS6163111A JP59185543A JP18554384A JPS6163111A JP S6163111 A JPS6163111 A JP S6163111A JP 59185543 A JP59185543 A JP 59185543A JP 18554384 A JP18554384 A JP 18554384A JP S6163111 A JPS6163111 A JP S6163111A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- phase
- circuit
- input
- period
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、入力ディジタル信号に位相同期したクロック
信号を得るディジタルＰＬＬ回路に関するものである。
信号を得るディジタルＰＬＬ回路に関するものである。
従来例の構成とその問題点
ディジタルＰＬＬの従来例について説明する。
第１図にディジタルＰＬＬ回路の一形式を示す。
第１図に示すディジタルＰＬＬ回路の動作は次のような
ものである。
ものである。
入力信号Ｓｌ（周波数ｆ、 ）と完全に独立したｆｉに
ほぼ等しい周波数ｆ０で安定な発振を行なっている固定
周波発振器６の出力に遅延回路６をとりつけ、それぞれ
互いに時間差ｒ＝１／２Ｎｆ０（位相差Δ＝＝ ３６０
０／２ Ｎ ）で並ぶ２Ｎ個の信号をつくる。これら２
Ｎ個の信号のうちＵＰ／ｄｏｗｎカウンタ３で指定され
た１個の信号をＡＮＤ−ＯＲゲート７．８を通して出力
信号Ｓ０として取り出す。このクロック信号Ｓ０と入力
信号Ｓ、の位相を位相比較器１で比較し、位相差Δ／２
より太きいか小さいかにより位相進み信号ｈ１１位相
遅れ信号ｈ−１２位相正常信号り。を出力する。制御ノ
くルス発生回路２ｏでは位相比較器１からの信号を監視
していて、Δ／２ 以上の位相差を連続してｍ回検出す
ると、その検出した位相差を縮める方向にｕｐ ／ ｄ
ｏｗｎカウンタ３を±１だけ変化させ位相補正を行なう
。カウンタ２，２′はリセットされる。このような制御
により最大位相差Δ／２の精度で位相同期のとれた信号
をクロック信号として取り出すことができる。
ほぼ等しい周波数ｆ０で安定な発振を行なっている固定
周波発振器６の出力に遅延回路６をとりつけ、それぞれ
互いに時間差ｒ＝１／２Ｎｆ０（位相差Δ＝＝ ３６０
０／２ Ｎ ）で並ぶ２Ｎ個の信号をつくる。これら２
Ｎ個の信号のうちＵＰ／ｄｏｗｎカウンタ３で指定され
た１個の信号をＡＮＤ−ＯＲゲート７．８を通して出力
信号Ｓ０として取り出す。このクロック信号Ｓ０と入力
信号Ｓ、の位相を位相比較器１で比較し、位相差Δ／２
より太きいか小さいかにより位相進み信号ｈ１１位相
遅れ信号ｈ−１２位相正常信号り。を出力する。制御ノ
くルス発生回路２ｏでは位相比較器１からの信号を監視
していて、Δ／２ 以上の位相差を連続してｍ回検出す
ると、その検出した位相差を縮める方向にｕｐ ／ ｄ
ｏｗｎカウンタ３を±１だけ変化させ位相補正を行なう
。カウンタ２，２′はリセットされる。このような制御
により最大位相差Δ／２の精度で位相同期のとれた信号
をクロック信号として取り出すことができる。
ところが上述の制御系では、クロック信号の位相を１つ
（位相Δ）切換えるのに４７２以上の位相差を連続して
ｍ回検出しなければならない。したがって入力信号とク
ロック信号の位相が最大１８０度ずれていた場合、ｍ回
の位相比較に対して位相はΔ（＝３６００／２π）しか
補正されないので、入力信号と出力クロック信号の位相
が一致するまでにｍ Ｘ Ｎ回の位相比較を行なう必要
がある。
（位相Δ）切換えるのに４７２以上の位相差を連続して
ｍ回検出しなければならない。したがって入力信号とク
ロック信号の位相が最大１８０度ずれていた場合、ｍ回
の位相比較に対して位相はΔ（＝３６００／２π）しか
補正されないので、入力信号と出力クロック信号の位相
が一致するまでにｍ Ｘ Ｎ回の位相比較を行なう必要
がある。
そのため位相同期をとるまでに必要とする信号の長い無
駄送シが実効伝送効率を低下させ、鷹た引込み時間も長
いという問題があった。
駄送シが実効伝送効率を低下させ、鷹た引込み時間も長
いという問題があった。
発明の目的
本発明は、このような従来の欠点を除去するものであり
、初期の引込動作時には４７２以上の位相差を連続して
ｍ回検出した時のみ位相制御信号を発生するのではなく
、ｍ回に続く ４７２以上の位相差の検出毎にも位相制
御信号を発生して出力クロック信号の位相を連続的に変
え、初期引込みに要する入力信号のパルス数を減少させ
るディジタルＰＬＬ回路を提供するものである。
、初期の引込動作時には４７２以上の位相差を連続して
ｍ回検出した時のみ位相制御信号を発生するのではなく
、ｍ回に続く ４７２以上の位相差の検出毎にも位相制
御信号を発生して出力クロック信号の位相を連続的に変
え、初期引込みに要する入力信号のパルス数を減少させ
るディジタルＰＬＬ回路を提供するものである。
発明の構成
本発明のディジタルＰＬＬ回路は、入力信号を検出する
信号検出回路と、前記入力信号を始めて前記ディジタル
ＰＬＬ回路に引込む際にのみ入力パルス数をカウントし
、カウントしている期間を初期引込期間として設定する
初期引込期間設定回路と、前記初期引込期間だけ位相制
御パルスの発生頻度が高くなるように位相制御パルス発
生回路をコントロールする初期引込制御回路とを有する
ものであり、初期引込みに要する入力パルス数を減少さ
せることによって信号の伝送効率の改善と引込時間の短
縮を行なうものである。
信号検出回路と、前記入力信号を始めて前記ディジタル
ＰＬＬ回路に引込む際にのみ入力パルス数をカウントし
、カウントしている期間を初期引込期間として設定する
初期引込期間設定回路と、前記初期引込期間だけ位相制
御パルスの発生頻度が高くなるように位相制御パルス発
生回路をコントロールする初期引込制御回路とを有する
ものであり、初期引込みに要する入力パルス数を減少さ
せることによって信号の伝送効率の改善と引込時間の短
縮を行なうものである。
実施例の説明
第２図に本発明の一実施例を示す。なお従来と同じ回路
には第１図に用いた番号と同じ番号を付し、それらの動
作についてはここでは省略する。
には第１図に用いた番号と同じ番号を付し、それらの動
作についてはここでは省略する。
３ｏはモノステープル・マルチバイブレータを示シ、信
号がディジタルＰＬＬ回路に入力されているか否かを検
出する。ＡＮＤゲー１−４０及びカウンター５０は信号
が入力された直後だけ（ｍ＋Ｎ）個の入力パルスをカウ
ントし、その期間を初期引込動作期間として設定する。
号がディジタルＰＬＬ回路に入力されているか否かを検
出する。ＡＮＤゲー１−４０及びカウンター５０は信号
が入力された直後だけ（ｍ＋Ｎ）個の入力パルスをカウ
ントし、その期間を初期引込動作期間として設定する。
ＡＮＤゲー６０の入力端子は、カウンタ２２′のリセッ
ト入力に対するイネーブル端子として動作し初期引込動
作期間だけ、カウンタ２ｔたは２′が４７２以上の位相
差を連続ｍ回検出してもカウンタ２または２′かりセッ
トされず、ｍ回に続く ４７２以上の位相差に対しても
カウンタが位相制御信号を連続して出力するようにする
。
ト入力に対するイネーブル端子として動作し初期引込動
作期間だけ、カウンタ２ｔたは２′が４７２以上の位相
差を連続ｍ回検出してもカウンタ２または２′かりセッ
トされず、ｍ回に続く ４７２以上の位相差に対しても
カウンタが位相制御信号を連続して出力するようにする
。
入力信号Ｓｉの位相が出力信号Ｓ０の位相よりΔ／２・
ｋ（１≦に≦Ｎ）以上遅れている場合について本回路の
タイムチャートを第３図に示し、回路の動作の詳細を説
明する。
ｋ（１≦に≦Ｎ）以上遅れている場合について本回路の
タイムチャートを第３図に示し、回路の動作の詳細を説
明する。
まず信号Ｓｉが回路に入力すると、リトリガブルモノス
テーブル・マルチバイブレータ３ｏが動作し、信号が入
力している期間だけ“Ｈ”レベルの信号ａを出力する。
テーブル・マルチバイブレータ３ｏが動作し、信号が入
力している期間だけ“Ｈ”レベルの信号ａを出力する。
次に信号ａによってカウンタ５０はセットされ、ＡＮＤ
ゲート４０とともに（ｍ＋Ｎ）個の入力パルスをカウン
トする。入力パルスをカウントしている間、カウンタ５
０の出力は“Ｌ″レベルあシ、（ｍ＋ Ｎ ）カウント
以後“Ｈ″レベルなる。信号Ｓｉが入力してから６ｏの
出力が“Ｈ”レベルになるまでの期間が初期引込動作期
間である。
ゲート４０とともに（ｍ＋Ｎ）個の入力パルスをカウン
トする。入力パルスをカウントしている間、カウンタ５
０の出力は“Ｌ″レベルあシ、（ｍ＋ Ｎ ）カウント
以後“Ｈ″レベルなる。信号Ｓｉが入力してから６ｏの
出力が“Ｈ”レベルになるまでの期間が初期引込動作期
間である。
一方、位相比較器１では入力信号Ｓｉと出力信号Ｓ０の
位相を比較する。いま最初の入力パルスから（ｍ＋ｋ）
番（１≦に≦Ｎ）目までのパルスでは入力信号の位相が
出力クロック信号の位相よりΔ／２以上遅れているため
、位相比較器１ではその間”Ｈ”レベルの位相遅れ信号
Ｐを出力する。
位相を比較する。いま最初の入力パルスから（ｍ＋ｋ）
番（１≦に≦Ｎ）目までのパルスでは入力信号の位相が
出力クロック信号の位相よりΔ／２以上遅れているため
、位相比較器１ではその間”Ｈ”レベルの位相遅れ信号
Ｐを出力する。
カウンタ２ではこの位相遅れ信号Ｐをカウントし、ｍ回
を超えると、その出力信号Ｘは” Ｌ ”レベルから”
ＨＩ＋レベルに変わる。ところが入力パルスの最初から
（ｍ ＋ Ｎ ）番目までの間（初期引込動作期間）で
は、信号すは“Ｌ″レベルあるため信号が°′Ｈ″レベ
ルになってもＡＮＤゲート６０の出力は“Ｉ、 ＩＩレ
ベルのままであり、カウンタ２はリセットされない。そ
のため、カウンタ２の出力は引き続き“Ｈ″レベル保ち
、（ｍ＋ｋ）番（１≦に≦Ｎ）目のパルスを入力後、“
Ｌ”し′ベルになる。したがってｍ番から（ｍ＋ｋ）番
までの入力パルスに対して、カウンタ２は連続的に位相
制御信号Ｘを出力するのでｕｐ ／ ｄｏｗｎカウンタ
３及び２Ｎデコーダ４の出力も連続的に変化し、その結
果出力信号Ｓ０の位相を連続的に補正することができる
。以上のように本回路では初期引込動作時には、４７２
以上の位相差を有する連続ｍ個以上の人力パルス毎に出
力クロック信号の位相補正が行なわれるので、最大（’
ｍ ＋ Ｎ ）個の入力パルスで位相同期をとること
ができる。
を超えると、その出力信号Ｘは” Ｌ ”レベルから”
ＨＩ＋レベルに変わる。ところが入力パルスの最初から
（ｍ ＋ Ｎ ）番目までの間（初期引込動作期間）で
は、信号すは“Ｌ″レベルあるため信号が°′Ｈ″レベ
ルになってもＡＮＤゲート６０の出力は“Ｉ、 ＩＩレ
ベルのままであり、カウンタ２はリセットされない。そ
のため、カウンタ２の出力は引き続き“Ｈ″レベル保ち
、（ｍ＋ｋ）番（１≦に≦Ｎ）目のパルスを入力後、“
Ｌ”し′ベルになる。したがってｍ番から（ｍ＋ｋ）番
までの入力パルスに対して、カウンタ２は連続的に位相
制御信号Ｘを出力するのでｕｐ ／ ｄｏｗｎカウンタ
３及び２Ｎデコーダ４の出力も連続的に変化し、その結
果出力信号Ｓ０の位相を連続的に補正することができる
。以上のように本回路では初期引込動作時には、４７２
以上の位相差を有する連続ｍ個以上の人力パルス毎に出
力クロック信号の位相補正が行なわれるので、最大（’
ｍ ＋ Ｎ ）個の入力パルスで位相同期をとること
ができる。
初期引込動作終了後はカウンタ５０の出力すは“Ｈｔ＋
レベルになるので、カウンタ２は従来どお９４７２以上
の位相差を連続してｍ回検出する毎にリセットされ、位
相制御信号の発生は４７２以上の位相差を連続してｍ回
検出した時のみになる。
レベルになるので、カウンタ２は従来どお９４７２以上
の位相差を連続してｍ回検出する毎にリセットされ、位
相制御信号の発生は４７２以上の位相差を連続してｍ回
検出した時のみになる。
発明の詳細
な説明したように本発明によれば入力信号と位相同期し
た出力クロック信号を得るディジタルＰＬＬ回路におい
て、初期引込みに要するパルス数を減少させるものであ
り、例えば２Ｎ＝１６゜ｍ ＝ ８とすると、入・出力
クロック信号の位相差が最大１８０変の場合、位相同期
をとるまでに従来ｍｘＮ＝ｅ４個必要であった入力パル
スが本発明によればｍ＋Ｎ＝１６個で済み、時間に換算
すると初期引込み時間を１／４に短縮することができる
。すなわち、本発明はディジタルＰＬＬの初期引込み時
間を短縮し、データの実効伝送効率を高める、実用上き
わめて有利なものである。
た出力クロック信号を得るディジタルＰＬＬ回路におい
て、初期引込みに要するパルス数を減少させるものであ
り、例えば２Ｎ＝１６゜ｍ ＝ ８とすると、入・出力
クロック信号の位相差が最大１８０変の場合、位相同期
をとるまでに従来ｍｘＮ＝ｅ４個必要であった入力パル
スが本発明によればｍ＋Ｎ＝１６個で済み、時間に換算
すると初期引込み時間を１／４に短縮することができる
。すなわち、本発明はディジタルＰＬＬの初期引込み時
間を短縮し、データの実効伝送効率を高める、実用上き
わめて有利なものである。
図、第２図は本発明の一実施例のディジタルＰＬＬ回路
図、第３図はその動作を示すタイムチャートである。
図、第３図はその動作を示すタイムチャートである。
３ｏ・・・・・・リトリガブル、・モノステーブル・マ
ルチバイブレータ、５０・・・・・・初期引込み動作期
間設定用カウンタ、６ｏ・・・・・・位相制御信号コン
トロール用ＡＮＤゲート。
ルチバイブレータ、５０・・・・・・初期引込み動作期
間設定用カウンタ、６ｏ・・・・・・位相制御信号コン
トロール用ＡＮＤゲート。
代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図
１ 図
Claims (1)
- クロック信号を発生する回路と、遅延回路とアップダウ
ンカウンタとデコーダを構成要素とし前記クロック信号
からある１つの位相を持つ出力クロック信号を送出する
位相切換回路と、ディジタル入力信号と前記出力クロッ
ク信号の位相比較をする位相比較器と、前記位相比較器
で検出される位相差によって前記出力クロック信号の位
相を制御する位相制御パルス発生回路と、入力信号を検
出する信号検出回路と、前記入力信号を始めて前記ディ
タルＰＬＬ回路に引込む際にのみ入力パルス数をカウン
トしカウントしている期間を初期引込期間として設定す
る初期引込期間設定回路と、前記初期引込期間だけ前記
位相制御パルスの発生頻度が高くなるように前記位相制
御パルス発生回路をコントロールする初期引込制御回路
とを有することを特徴とするディジタルＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59185543A JPS6163111A (ja) | 1984-09-04 | 1984-09-04 | デイジタルｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59185543A JPS6163111A (ja) | 1984-09-04 | 1984-09-04 | デイジタルｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6163111A true JPS6163111A (ja) | 1986-04-01 |
Family
ID=16172640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59185543A Pending JPS6163111A (ja) | 1984-09-04 | 1984-09-04 | デイジタルｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6163111A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0382222A (ja) * | 1989-06-13 | 1991-04-08 | Electron & Telecommun Res Inst | ディジタル自動位相制御リタイミング回路 |
| US5012198A (en) * | 1988-09-29 | 1991-04-30 | Mitsubishi Rayon Company, Ltd. | Digital PLL circuit having reduced lead-in time |
| JPH0433412A (ja) * | 1990-05-30 | 1992-02-04 | Nec Corp | リタイミング回路 |
-
1984
- 1984-09-04 JP JP59185543A patent/JPS6163111A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5012198A (en) * | 1988-09-29 | 1991-04-30 | Mitsubishi Rayon Company, Ltd. | Digital PLL circuit having reduced lead-in time |
| JPH0382222A (ja) * | 1989-06-13 | 1991-04-08 | Electron & Telecommun Res Inst | ディジタル自動位相制御リタイミング回路 |
| JPH0433412A (ja) * | 1990-05-30 | 1992-02-04 | Nec Corp | リタイミング回路 |
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