JPS62266920A - デジタル位相制御ル−プ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、入力信号に同期した出力信号を得るだめのデ
ジタル位相制御ループ回路に関するものである。

〔従来の技術〕

従来、この種のデジタル位相制御ループ回路の基本構成
は、１次系の場合、第３図に示すように構成される。第
３図において、１は入力信号ａと出力信号すが入力され
る多値量子化位相比較器、２はＫｌカウンタ、３はオア
ゲート、４は付加／除去回路（以下ｒＩ／Ｄ回路」とい
う）、５はＮ分周器である。

信号線ＬｌにはＮｆｏＯ高周波クロックが入力される。

また、信号線Ｌ２にはＰｆｏの高周波クロックが供給さ
れる。ここで、ＮおよびＰとも整数で、一般に、 Ｐ≦Ｎ に設定される。また、ｆｏはフリーラン周波数で、付加
／除去（ＩＮＣＲＥＭＥＮＴ／ＤＥＣＲＥＭＥＮＴ）が
まったく行なわれない場合の信号線Ｌ３からの出力信号
すの周波数である。

次に、第３図の回路の動作について説明する。

信号線Ｌ　４に周波数ｆｉの人力信号ａが加わると、信
号線Ｌ３から出力される周波数ｆ　ｏ　ｏの信号すと信
号ａとの位相差が比較される。このとき、信号ａとｂと
の位相差がπ／２（ｒａｄ）の点を基準にし、その基準
の点より信号すが遅れていれば遅れパルス、進んでいれ
ば進みパルスをＫｌカウンタ２に対して出力する。

Ｋ１カウンタ２はアップ／ダウン（ｔｌＰ／ＤＯＷＮ）
カウンタであり、位相が遅れていれば遅れパルスをに１
個カウントして、Ｉ／Ｄ回路４に対して付加（ＩＮＣＲ
ＥＭＥＮＴ）パルスを送出すると同時にオアゲート３を
通してＫｌカウンタ自身を初期値にリセットする。また
、位相が進んでいれば進みパルスをに１個カウントして
、Ｉ／Ｄ回路４に対して除去（ＤＥＣＲＥＭＥＮＴ）パ
ルスを送出すると同時にオアゲート３を通してＫｌカウ
ンタ自身を初期値にリセットする。

この付加パルス５除去パルスによって、Ｉ／Ｄ回路４に
対する１パルスの付加または除去が行なわれ、位相の調
整が行なわれる。

さらに、Ｉ／Ｄ回路４の出力がＮ分周器によってＮ分周
され、入力信号ａにロックされた出力信号すが得られる
。

次に２次系の場合の基本構成について述べる。

２次系の場合には、デジタル位相制御ループ回路は第４
図に示すように構成される。第４図において、６はに２
カウンタ、７はＱカウンタ、８はレートマルチプライヤ
、９，１０はゲート、１１゜１２はオアゲートである。

第４図において第３図と同一部分又は相当部分には同一
符号が付しである。

次に、第４図に示すデジタル位相制御ループ回路の２次
ループの基本動作について説明する。Ｑカウンタ７は、
入力信号ａの周波数ｆｉの近傍の周波数が発生されるよ
うに、レートマルチプライヤ８とゲート９．１０に対し
て制御信号を発生する。レートマルチプライヤ８は、Ｑ
カウンタ７から送出された付加または除去のパルス数を
前もって定められたマルチ長の中にできるだけ均等に配
分するように動作する。

また、オアゲート１１．１２においては、１次ループお
よび２次ループで発生される付加パルスおよび除去パル
スがそれぞれ加算され、Ｉ／Ｄ回路４Ｑこ送出される。

さらに、Ｑカウンタ７は記憶回路となり、系の引込み周
波数の状態を記憶する。

このＱカウンタ７は、Ｋ２カウンタ６によってに１カウ
ンタ２の出力パルスである付加パルスおよび除去パルス
の数を競合させ計数し、付加パルスまたは除去パルスの
数かに２個計数されると、Ｑカウンタ７の記憶内容を更
新する。

このようにして、信号＆７Ｌ３の出力信号すの周波数ｆ
ｏｏは、信号線Ｌ４の入力信号ａの周波数ｆｉに引込ま
れる。

〔発明が解決しようとする問題点〕

上述した従来のデジタル位相制御ループ回路は、次数が
２次以上になると、それぞれのループによって発生され
る付加パルスおよび除去パルスが同時的に発生する可能
性があり、デジタル位相制御ループ回路の性質上特有の
量子化ジッタの発生量を増大させるという欠点があった
。

〔問題点を解決するための手段〕

このような欠点を除去するために本発明は、２次系以上
の次数を存するデジタル位相制御コ■ループ回路におい
て、を成長のフレームパルス列を高次群主クロックより
発生するフレームパルス列発生手段と、前記フレームパ
ルス列中において位相制御を行なうためのパルスの付加
および除去の行なわれる位置を予め定める位置決定手段
と、第１次ループル第ｎ次ループでそれぞれ発生される
付加情報および除去情報を相互に相殺するための演算手
段とを回路に設けるようにしたものである。

〔作用〕

本発明においては、最終的に残った付加情報又は除去情
報によって、フレームパルス列中の予め定められた位置
においてのみ付加又は除去が行なわれる。

〔実施例〕

第２図は、本発明の概念を示すだめの概念図であり、３
０は信号線Ｋ４上の同期化入力クロツクとしての周波￥
ｌｆｌの入力信号ａと出力クロソクとしての周波数ｆｏ
ｏの出力信号すと信号線Ｌ２上の比較器駆動用高周波ク
ロックとを入力して付加信号ｉと除去信号ｄとを出力す
る１次ループ、４０は出力信号すを入力して付加信号ｉ
と除去信号ｄとを出力する２次ループ、５０は１次ルー
プと２次ループの付加信号ｉと除去信号ｄとを入力して
Ｉ／Ｄ回路４に対する付加信号ｉと除去信号ｄとを出力
する演算回路、６０はＮ分周器を含むフレームカウンタ
である。Ｉ／Ｄ回路４は、信号線Ｌ１により、デジタル
位相制御ループ回路を駆動するための高次群主クロック
としての基準主クロックと付加信号ｉと除去信号ｄとを
人力して、位相の調整が行なわれた信号をフレームカウ
ンタ６０へ出力する回路である。

本発明に係わるデジタル位相制御ループ回路の一実施例
を第１図に示す。第１図の実施例は、２次系デジタル位
相制御ループ回路の場合である。

本実施例においては、フレームパルス副長はＮ・（１／
ｆｏ）に設定しである。第１図において、１３〜１６は
一時記憶回路、１７．１８は演算手段としての演算器、
１９．２０はゲートである。

第１図において第４図５と同一部分又は相当部分には同
一符号が付しである。

一時記憶回路１３〜１６は、１次ループおよび２次ルー
プで発生された付加パルスおよび除去パルスを記憶する
。そして、それぞれの記憶回路に記憶された情報は、オ
アゲー）１１１２において、付加パルスおよび除去パル
ス別に加え合わされる。

演算器１７．１８は、ある任意のフレーム長内において
付加パルスおよび除去パルスが同時に発生した場合には
互いに相殺するように作用する。

付加パルスのみ又は除去パルスのみが発生した場合には
演算器からその情報が出力される。この出力情報とＮ分
周器５の出力とにより、位置決定手段としてのレートマ
ルチプライヤ８によって決定されたフレーム長内のある
特定位置で発生されるパルスが、ゲート１９又はゲート
２０を通して、Ｔ／Ｄ回路４に対して付加パルスおよび
除去パルスとして出力され、１パルスの付加または除去
が行なわれ、位相の調整が行なわれる。この動作の次の
瞬間、一時記憶回路１３〜１６に対して、フレームパル
ス列発生回路としてのＮ分周器５からリセットパルスが
発生され、一時記憶回路に記憶された情報は消去される
。このリセットパルスはフレーム間隔毎に周期的に発生
される。

なお、本実施例においては、２次系のデジタル位相制御
ループ回路について説明したが、次数が増加した場合に
も同様の構成を増加させることにより対処でき、必要な
次数のデジタル位相制御ループ回路を形成することがで
きる。

〔発明の効果〕

以上説明したように本発明は、２次系以上デジタル位相
制御ループ回路において、有限長のフレームパルス列を
設け、そのフレーム長内において付加パルスおよび除去
パルスが相次いで発生することを防止することにより、
デジタル位相制御ループ回路特有の量子化ジッタの発生
を極力小さくできるという効果がある。

【図面の簡単な説明】

第１図は本発明に係わるデジタル位相制御ループ回路の
一実施例を示す回路図、第２図は本発明の概念を示す概
念図、第３図は従来の１次系のデジタル位相制御ループ
回路を示す回路図、第４図は従来の２次系のデジタル位
相制御ループ回路を示す回路図である。 １・・・多値量子化位相比較器、２・・・Ｋｌカウンタ
、３．１１．１２・・・オアゲート、４・・・Ｉ／Ｄ回
路、５・・・Ｎ分周器、６・・・Ｋ２カウンタ、７・・
・Ｑカウンタ、８・・・レートマルチプライヤ、９，１
０，１９．２０・・・ゲート、１３〜１６・・・一時記
憶回路、１７．１８・・・演算器。

Claims (1)

【特許請求の範囲】
1. ２次系以上の次数を有するデジタル位相制御ループ回路
   において、有限長のフレームパルス列を高次群主クロッ
   クより発生するフレームパルス列発生手段と、前記フレ
   ームパルス列中において位相制御を行なうためのパルス
   の付加および除去の行なわれる位置を予め定める位置決
   定手段と、第１次ループ〜第ｎ次ループでそれぞれ発生
   される付加情報および除去情報を相互に相殺するための
   演算手段とを備え、最終的に残った付加情報又は除去情
   報によって、前記フレームパルス列中の予め定められた
   位置においてのみ付加又は除去が行なわれることを特徴
   とするデジタル位相制御ループ回路。