JPS6315517A - クロツク発生回路 - Google Patents
クロツク発生回路Info
- Publication number
- JPS6315517A JPS6315517A JP61160632A JP16063286A JPS6315517A JP S6315517 A JPS6315517 A JP S6315517A JP 61160632 A JP61160632 A JP 61160632A JP 16063286 A JP16063286 A JP 16063286A JP S6315517 A JPS6315517 A JP S6315517A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- frequency
- division ratio
- phase
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はクロック発生回路に関する。特に、出力クロッ
クの位相調整に関する。
クの位相調整に関する。
本発明は、クロック発生回路において、高速クロックを
分周して出力クロックとし、この分周比を一時的に変え
て再び元に戻すことにより、 出力クロックの位相を任意に調整するものである。
分周して出力クロックとし、この分周比を一時的に変え
て再び元に戻すことにより、 出力クロックの位相を任意に調整するものである。
従来のクロック発生回路では、クロックを遅延させるこ
とにより出力クロックの位相調整を行っていた。
とにより出力クロックの位相調整を行っていた。
しかし、従来のクロック発生回路では、位相差が異なる
毎に遅延量の異なるレジスタが必要であり、任意に位相
を変えるためには非常に多くのレジスタが必要である。
毎に遅延量の異なるレジスタが必要であり、任意に位相
を変えるためには非常に多くのレジスタが必要である。
また、位相差を設定するためには使用するレジスタの切
替が必要であり、その回路が複雑で大規模となる欠点が
あった。
替が必要であり、その回路が複雑で大規模となる欠点が
あった。
本発明は、以上の問題点を解決し、簡屯な回路構成で出
力クロックの位相調整が可能なりロック発生回路を提供
することを目的とする。
力クロックの位相調整が可能なりロック発生回路を提供
することを目的とする。
本発明のクロック発生回路は、高速クロックを発生する
発振器と、この高速クロックを分周して出力クロックを
発生する分周手段とを備えたクロック発生回路において
、上記分周手段の分周比を一時的に変更し、出力クロッ
クの位相が変化した後に分周比を元に戻す制御手段を備
えたことを特徴とする。
発振器と、この高速クロックを分周して出力クロックを
発生する分周手段とを備えたクロック発生回路において
、上記分周手段の分周比を一時的に変更し、出力クロッ
クの位相が変化した後に分周比を元に戻す制御手段を備
えたことを特徴とする。
本発明のクロック発生回路は、高速クロックを分周して
出力クロックとする。この分周比を一時的に変えること
により、出力クロックの位相を変化させることができる
。
出力クロックとする。この分周比を一時的に変えること
により、出力クロックの位相を変化させることができる
。
第1図は本発明の実施例であってクロック発生回路のブ
ロック構成図である。
ロック構成図である。
発振器1はカウンタ3に接続される。レジスタ2はカウ
ンタ3に接続される。制御部4はレジスタ2およびカウ
ンタ3に接続される。
ンタ3に接続される。制御部4はレジスタ2およびカウ
ンタ3に接続される。
発振器lは高速クロックを発生する。レジスタ2は高速
クロックを分周するための値、すなわら分周比を蓄える
。カウンタ3はプログラマブルカウンタであり、レジス
タ2から設定された分周比に従って、発振器1からの高
速クロックを分周する。分周比の値により、任意の周期
で出力クロックが得られる。制御部4は、カウンタ3の
分周比を変更するときに、レジスタ2の蓄えている分周
比を変更し、カウンタ3に切替パルスを供給する。
クロックを分周するための値、すなわら分周比を蓄える
。カウンタ3はプログラマブルカウンタであり、レジス
タ2から設定された分周比に従って、発振器1からの高
速クロックを分周する。分周比の値により、任意の周期
で出力クロックが得られる。制御部4は、カウンタ3の
分周比を変更するときに、レジスタ2の蓄えている分周
比を変更し、カウンタ3に切替パルスを供給する。
カウンタ3は、レジスタ2の蓄えている値が変更されて
も、切替パルスが入力されるまで一定の周期でクロック
を出力する。
も、切替パルスが入力されるまで一定の周期でクロック
を出力する。
第2図は本実施例による出力クロックの位相調整方法を
示すタイムチャートである。(alは発振器lの出力す
る高速クロックを示す。(blは一定周期τの出力クロ
ックを示す。(b)は位相調整を行う場合の出力クロッ
クを示す。
示すタイムチャートである。(alは発振器lの出力す
る高速クロックを示す。(blは一定周期τの出力クロ
ックを示す。(b)は位相調整を行う場合の出力クロッ
クを示す。
出力クロックの位相を変更するために、制御部4は、レ
ジスタ2の蓄えている分周比の値を変更し、カウンタ3
に切替パルスを供給する。これにより、カウンタ3の出
力クロックが、周期τの正規のクロックから一時的な位
相変更のためのクロックに変化する。この後に、再びレ
ジスタ2に元の分周比を設定し、カウンタ3に切替パル
スを供給する。これにより、カウンタ3の出力クロック
は、元の出力クロックと周期が等しく位相が異なるクロ
ックとなる。
ジスタ2の蓄えている分周比の値を変更し、カウンタ3
に切替パルスを供給する。これにより、カウンタ3の出
力クロックが、周期τの正規のクロックから一時的な位
相変更のためのクロックに変化する。この後に、再びレ
ジスタ2に元の分周比を設定し、カウンタ3に切替パル
スを供給する。これにより、カウンタ3の出力クロック
は、元の出力クロックと周期が等しく位相が異なるクロ
ックとなる。
位相変更のためのクロックは、正規のクロックと周期が
異なるならどのような周期でもよい。位相の変化量は、
位相変更のためのクロックの時間を調整することにより
任意に設定できる。
異なるならどのような周期でもよい。位相の変化量は、
位相変更のためのクロックの時間を調整することにより
任意に設定できる。
以上説明したように、本発明のクロック発生回路は、簡
単な回路構成で実施でき、分周比の設定変更だけで出力
クロックの位相を任意に変更できる。したがって、安価
で位相制御の容易なりロック発生回路を提供できる。本
発明は、特にディジタル信号処理に利用して優れた効果
がある。
単な回路構成で実施でき、分周比の設定変更だけで出力
クロックの位相を任意に変更できる。したがって、安価
で位相制御の容易なりロック発生回路を提供できる。本
発明は、特にディジタル信号処理に利用して優れた効果
がある。
第1図は本発明実施例クロック発生回路のブロック構成
図。 第2図は出力クロックの位相調整方法を示すタイムチャ
ート。 1・・・発振器、2・・・レジスタ、3・・・カウンタ
、4・・・制御部。
図。 第2図は出力クロックの位相調整方法を示すタイムチャ
ート。 1・・・発振器、2・・・レジスタ、3・・・カウンタ
、4・・・制御部。
Claims (1)
- (1)高速クロックを発生する発振器と、 この高速クロックを分周して出力クロックを発生する分
周手段と を備えたクロック発生回路において、 上記分周手段の分周比を一時的に変更し、出力クロック
の位相が変化した後に分周比を元に戻す制御手段を備え
たこと を特徴とするクロック発生回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61160632A JPS6315517A (ja) | 1986-07-08 | 1986-07-08 | クロツク発生回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61160632A JPS6315517A (ja) | 1986-07-08 | 1986-07-08 | クロツク発生回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6315517A true JPS6315517A (ja) | 1988-01-22 |
Family
ID=15719126
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61160632A Pending JPS6315517A (ja) | 1986-07-08 | 1986-07-08 | クロツク発生回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6315517A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0244557A (ja) * | 1988-08-03 | 1990-02-14 | Matsushita Electric Ind Co Ltd | キャプスタンサーボ装置 |
JPH0286327A (ja) * | 1988-09-22 | 1990-03-27 | Matsushita Electric Ind Co Ltd | 分周装置 |
JPH0399519A (ja) * | 1989-09-05 | 1991-04-24 | Motorola Inc | ディジタル・タイム・ベース発性回路および2つの出力信号間の遅延時間調整方法 |
JPH0474207A (ja) * | 1990-07-16 | 1992-03-09 | Nec Ic Microcomput Syst Ltd | 集積回路装置 |
-
1986
- 1986-07-08 JP JP61160632A patent/JPS6315517A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0244557A (ja) * | 1988-08-03 | 1990-02-14 | Matsushita Electric Ind Co Ltd | キャプスタンサーボ装置 |
JPH0286327A (ja) * | 1988-09-22 | 1990-03-27 | Matsushita Electric Ind Co Ltd | 分周装置 |
JPH0399519A (ja) * | 1989-09-05 | 1991-04-24 | Motorola Inc | ディジタル・タイム・ベース発性回路および2つの出力信号間の遅延時間調整方法 |
JPH0474207A (ja) * | 1990-07-16 | 1992-03-09 | Nec Ic Microcomput Syst Ltd | 集積回路装置 |
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