JPS6367823A - デイレ−ラインによるｄｐｌｌ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明：ｉ　Ｄ　Ｐ　Ｌ　Ｌ　（Ｄｉｇｉｔａｌ　Ｐｈ
ａｓｅ　１．ｏｃｋｅｄし００ρ）：こ係わり、特に複
数のディレーライン：こより信号を移相し、選択して同
門信号とし・て出力ずろＤＰＬＬに関する。

［発明の技術的背景］ 従来よりデジタルデータ通信のデータ復調等にＤＰＬＬ
が用いられている。ＤＰＬＬには７ｑつかの方式がある
が、第３図にその一例を示す。本例に示すＤＰＬＬは、
位相比較器１、カウンター２、分周器３、パルス付加除
去回路４、発振器５から構成される。位相比較器ｌはカ
ウンター２に、カウンター２はパルス除去付加回路４に
、分周器３は位相比較器ｌに、パルス除去付加回路４は
分周器３に、発振器５はパルス除去付加回路４にそれぞ
れ接続される。発Ｊｅ器５はパルス付加除去回路４に一
定円回のパルスｆＲを供給する０人力信号ｆｕは位相比
較器ｌに入力され、後述の出力信号ｆｏｕｒと位相が比
較され、その出力ａはカウンター２に送られる。入力信
号ｆｌＮの位相か出力信号ｆ　０ＬＩＴの位相よりも進
んでいた場合は、カウンター２の内容は増加し・、逆に
人力信号ｆｌ１１の位相が出力信号ｆｏｕｒの位相より
も遅れている場合はカウンター２の内容は減少する。さ
らに、カウンター２はその内容が一定値よりも大きい時
にパルス付加１ｇ号ＩＪｐを、その内容が一定値よりも
小さい時パルス減少信号ｄｏｗｎをパルス付加除去回路
４に出力する。パルス付加除去回路４にパルス１寸加信
号ｕｐが人力されている時、そのパルス出力は増加し、
パルス除去信号ｄｏｗｎが入力されている時は減少する
。パルス付加除去回路４の出力は分周器３により分周さ
れ、出力信号ｆ＋＋ｕｒとして位相比較器１に人力され
、前述の通り入力信号ｆＩＮと比較される。全体として
人力信号ｆａｎの位相に対し、比較すべき出力信号ｆｏ
ｕｒを発生し、その位相の進み、遅れを検出してその割
合だけをパルスの増減で補償し、再び位相を比較するネ
ガティブフィードバックループを構成している。

［背景技術の問題点コ このＤＰＬＬでは、パルスの計数によって位相を進めた
り遅らせたりするために、発振器及び発振器出力の計数
は人力信号の８倍ないし１６倍以上の周波数となり、高
速のデバイスを使用する必要がある。逆に言えば、同じ
速度のデバイスを用いて達成できる同期速度は計数に用
いる素子の限界速度の数分の−に押さえられることにな
る。

［発明の目的コ 本発明は上記のような従来のものの欠点を除去するため
になされたもので、ディレーラインを使用することによ
り信号の移用を行い、同し速度レベルのデバイスを用い
てより高速な同期速度を達成するＤＰＬＬを提供するこ
とを目的としている。

［発明の概要］ 以上の目的を達成するため、本発明のディレーラインに
よるＤＰＬＬは、装置全体の人力及び出力と接続される
位相比較器と、前記位相比較器からの信号によって制御
される位相の進み遅れによって内容が増減するアップダ
ウンカウンターと、前記アップダウンカウンターからの
信号によって制御され、発振器に接続されろ複数のディ
レーラインからの信号を選択し、前記装置全体の出力と
して送出するマルチプレクサ−とからなるものである。

［発明の実施例コ 以下、本発明の好ましい実施例を第１図に沿って説明す
る。本実施例に示すディレーラインによるＤＰＬＬは位
相比較器１、マルチプレクサ−２、アップダウンカウン
ター３、ディレーライン４、発振器５から構成される。

位相比較器ｌは人力及び出力信号線と接続され、さらに
アップダウンカウンター３に２系統の信号、すなわちア
ップ信号ｕｐ及びダウン信号ｄｏｗｎを送る。アップダ
ウンカウンター３はマルチプレクサ−２に３系統の線ａ
、ｂ。

Ｃにより接続される。一方、発振器５の出力はディレー
ライン４に入り、一定の時間づつ位相の遅れた８系統の
信号ｆＯ，ｆｌ、・・・、ｆｌになる。

これらの８系統の出力ｆＯ，ｆｌ、・・・、ｆｌはマル
チプレクサ−２に入り、信号ａ、ｂ、ｃにより選択され
た１倍号が出力信号として出力線へと送られる。

人力信号ｆ＋ｘは出力されるべき信号ｆ　ＯＵＴと位相
比較器１で位相を比較し、入力信号の方が位相が進んで
いる場合はダウン信号を、遅れている場合アップ信号を
出力する。これらの信号はアップダウンカウンター３に
送られ、アップ信号が人力された場合はアップダウンカ
ウンター３の内容が増加し、ダウン信号が人力された場
合はアップダウンカウンター３の内容が減少し、両方が
同時に人力された場合、あるいは両方とも人力されない
場合は変化しないものとする。アップダウンカウンター
３の出力は３ビツトのセレクト信号としてマルチプレク
サ−２に人力され、マルチプレクサ−２はそれに対応す
る信号をディレーライン４の出力ｆａ、ｆ１、・・・、
ｆｌの中から選択する。

これらの信号ｆＯ１ｆ１、・・・、ｆｌは１つ番号が大
きくなるたびに、一定時間づつ位相が遅れている。アッ
プダウンカウンター３からの３ビツトの信号が小さい値
の時は、アドレスの小さい信号が選択されろ。例えば２
進数’　ｏｏｏ’がアップダウンカウンター３から出力
されている時、マルチプレクサ−２はｆ１１倍を選択し
・、位十〇比較器１に送ること；こなる。以上の過程が
繰り返されろ。

７ｇ　２’；ｆ３　’、こ示ずように、ディレーライン
を通過したｆｌからｆ４まての１ｇ号はわずかづつ１貞
斗目が遅れている。これらの信号の中からアップダウン
カウンター３の内容によって指定される適当な信号を選
択することにより、位相差の最も小さい信号を得る。

［発明の効果コ 以上の実施例から分かるように本発明によれば、ディレ
ーラインを使用することにより信号の移相を行なうため
、同じ速度レベルのデバイスを用いてより高速な同期速
度を達成するＤＰＬＬを提供することが可能とな）た。

【図面の簡単な説明】

第１図は本発明によるディレーラインによるＤＰＬＬの
一実施例の構成を示すブロック図、第２図は前記実施例
の時間関係を示すタイミングチャート、第３図は従来の
ＤＰＬＬの構成を示すブロック図である。 １１８１位相比較器 ２００．マルチプレクサ− ３１３，アップダウンカウンター Ｊ１３．ディレーライン ５゜０１発振器

Claims (1)

【特許請求の範囲】
1. 装置全体の入力及び出力と接続される位相比較器と、前
   記位相比較器からの信号によって制御される位相の進み
   遅れによって内容が増減するアップダウンカウンターと
   、前記アップダウンカウンターからの信号によって制御
   され、発振器に接続される複数のディレーラインからの
   信号を選択し、前記装置全体の出力として送出するマル
   チプレクサーとから構成されることを特徴とする、ディ
   レーラインによるＤＰＬＬ。