JPH05308336A - 時分割多重信号受信回路 - Google Patents
時分割多重信号受信回路Info
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- JPH05308336A JPH05308336A JP4134366A JP13436692A JPH05308336A JP H05308336 A JPH05308336 A JP H05308336A JP 4134366 A JP4134366 A JP 4134366A JP 13436692 A JP13436692 A JP 13436692A JP H05308336 A JPH05308336 A JP H05308336A
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- JP
- Japan
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- phase
- timing
- burst
- phase offset
- circuit
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】複数の移動局からの互いに位相の異なるバース
ト状ディジタル信号を受信する親局の時分割多重信号受
信回路での、衝突を避け、かつ、回路規模を縮少して小
形化，低消費電力化を図る。 【構成】受信復調出力と受信タイミングとの位相比較出
力εを出力する位相比較器１と、バーストタイミング生
成回路８からの各バーストの先頭タイミングを示すプリ
セット信号に同期して位相オフセット記憶回路３からの
位相オフセット初期値をプリセットしこの初期値に対し
て位相比較器１の出力εを積算した位相オフセットを出
力する位相フセット回路２と、クロックをＮ分周しその
一周期をＮとするフリーラン基準分周位相とそれを１／
Ｎ分周ずつ遅延させた（Ｎ−１）個の分周位相を出力す
るＮ分周カウンタ５と、位相オフセットに従ってＮ分周
カウンタ５の出力から１つを選択し受信タイミングとし
て出力する切替回路６とを備えた。
ト状ディジタル信号を受信する親局の時分割多重信号受
信回路での、衝突を避け、かつ、回路規模を縮少して小
形化，低消費電力化を図る。 【構成】受信復調出力と受信タイミングとの位相比較出
力εを出力する位相比較器１と、バーストタイミング生
成回路８からの各バーストの先頭タイミングを示すプリ
セット信号に同期して位相オフセット記憶回路３からの
位相オフセット初期値をプリセットしこの初期値に対し
て位相比較器１の出力εを積算した位相オフセットを出
力する位相フセット回路２と、クロックをＮ分周しその
一周期をＮとするフリーラン基準分周位相とそれを１／
Ｎ分周ずつ遅延させた（Ｎ−１）個の分周位相を出力す
るＮ分周カウンタ５と、位相オフセットに従ってＮ分周
カウンタ５の出力から１つを選択し受信タイミングとし
て出力する切替回路６とを備えた。
Description
【０００１】
【産業上の利用分野】本発明は、１台の親局と複数台の
移動局との間に共通の通信媒体を介し、ディジタル信号
の時分割多重回線を設定する場合に、親局に設備される
時分割多重信号受信回路の改良に関する。
移動局との間に共通の通信媒体を介し、ディジタル信号
の時分割多重回線を設定する場合に、親局に設備される
時分割多重信号受信回路の改良に関する。
【０００２】
【従来の技術】時分割多重回線やパケット伝送等バース
ト状のディジタル信号を送受信するシステムにおいて、
受信復調出力から受信タイミングを抽出し受信データ系
列を逐次判定する受信回路の従来の構成例を図４に示
す。図４において、１１は位相比較器であり、受信復調
器（図示せず）から得られる受信復調出力ＤＥＭ−ＯＵ
Ｔを入力し、その変化のタイミングと本構成より出力さ
れる受信タイミングＲＴとの位相比較を行ない、相互の
相対的な位相の遅れ／進み状態を示す位相比較出力を外
部へ供給する。１２はパルス追加／除去回路であり、上
記位相比較出力が示す位相の遅れ／進みの各状態に対応
してクロック発振器１３から与えられるクロック信号Ｃ
ＬＫに対し、パルスの追加／除去処理をそれぞれ施した
クロックＣＬＫ’を出力する。なお、パルス追加／除去
回路１２には、パルス追加／除去処理動作の起動／停止
を制御するためのイネーブル信号ＥＮが入力され、ディ
ジタル信号を受信している間はパルス追加／除去処理動
作を起動し、受信していない時はこれを停止することが
できる。上記イネーブル信号ＥＮは、バースト状のディ
ジタル信号の着信を外部の他の何らかの手段により検出
もしくは予測することにより生成される。１３は前記ク
ロック信号ＣＬＫを発生する発振器である。１４は分周
器であり、パルス追加／除去回路１２から得られるパル
ス追加／除去の施されたクロック信号ＣＬＫ’を分周
し、受信タイミングＲＴとして位相比較器１１へ帰還す
るとともに外部へ出力する。１５はＲＴのタイミングに
従って受信復調出力ＤＥＭ−ＯＵＴを入力し、受信デー
タＲＤの系列を判定出力する判定回路である。
ト状のディジタル信号を送受信するシステムにおいて、
受信復調出力から受信タイミングを抽出し受信データ系
列を逐次判定する受信回路の従来の構成例を図４に示
す。図４において、１１は位相比較器であり、受信復調
器（図示せず）から得られる受信復調出力ＤＥＭ−ＯＵ
Ｔを入力し、その変化のタイミングと本構成より出力さ
れる受信タイミングＲＴとの位相比較を行ない、相互の
相対的な位相の遅れ／進み状態を示す位相比較出力を外
部へ供給する。１２はパルス追加／除去回路であり、上
記位相比較出力が示す位相の遅れ／進みの各状態に対応
してクロック発振器１３から与えられるクロック信号Ｃ
ＬＫに対し、パルスの追加／除去処理をそれぞれ施した
クロックＣＬＫ’を出力する。なお、パルス追加／除去
回路１２には、パルス追加／除去処理動作の起動／停止
を制御するためのイネーブル信号ＥＮが入力され、ディ
ジタル信号を受信している間はパルス追加／除去処理動
作を起動し、受信していない時はこれを停止することが
できる。上記イネーブル信号ＥＮは、バースト状のディ
ジタル信号の着信を外部の他の何らかの手段により検出
もしくは予測することにより生成される。１３は前記ク
ロック信号ＣＬＫを発生する発振器である。１４は分周
器であり、パルス追加／除去回路１２から得られるパル
ス追加／除去の施されたクロック信号ＣＬＫ’を分周
し、受信タイミングＲＴとして位相比較器１１へ帰還す
るとともに外部へ出力する。１５はＲＴのタイミングに
従って受信復調出力ＤＥＭ−ＯＵＴを入力し、受信デー
タＲＤの系列を判定出力する判定回路である。
【０００３】以上の構成により、イネーブル信号ＥＮが
立上げられ、パルス追加／除去回路１２の動作が起動さ
れた状態では１１，１２，１４は公知のＣesna形ディジ
タルＰＬＬ（Ｐhase Ｌocked Ｌoop)として機能する。
即ち、受信復調出力ＤＥＭ−ＯＵＴの変化タイミングに
対し、分周器１４の出力ＲＴが遅れた場合、位相比較器
１１によりＣＬＫにパルスが追加されるのでＲＴの位相
がＣＬＫの１サイクル分だけ進められる。逆に、ＲＴの
位相が進んだ場合、ＣＬＫからパルスが除去されるので
ＲＴの位相がＣＬＫの１サイクル分だけ遅延される。上
記の動作によりディジタル位相同期ループが形成され、
ＤＥＭ−ＯＵＴの変化タイミングに位相同期した受信タ
イミングＲＴが得られるので、判定器１５による正常な
判定動作が維持される。また、イネーブル信号ＥＮが立
ち下げられ、パルス追加／除去回路１２の動作が停止し
た状態では、２つのクロック信号ＣＬＫとＣＬＫ’はパ
ルスの追加／除去処理が停止するため同一となり、分周
器１４の出力ＲＴは、最新の同期位相を保持したままフ
リーラン状態となる。従って、バースト状のディジタル
信号の有効着信区間に同期してイネーブル信号ＥＮの立
上げ，立下げ動作が行なわれるならば、ディジタル信号
を受信していない区間では、雑音による受信タイミング
ＲＴの位相漂動が回避され、同期位相を保持することに
より、いわゆるフライホイール動作を実現することがで
き、また、ディジタル信号を受信している区間では、区
間の先頭部分から安定した位相同期動作を得ることがで
きる。
立上げられ、パルス追加／除去回路１２の動作が起動さ
れた状態では１１，１２，１４は公知のＣesna形ディジ
タルＰＬＬ（Ｐhase Ｌocked Ｌoop)として機能する。
即ち、受信復調出力ＤＥＭ−ＯＵＴの変化タイミングに
対し、分周器１４の出力ＲＴが遅れた場合、位相比較器
１１によりＣＬＫにパルスが追加されるのでＲＴの位相
がＣＬＫの１サイクル分だけ進められる。逆に、ＲＴの
位相が進んだ場合、ＣＬＫからパルスが除去されるので
ＲＴの位相がＣＬＫの１サイクル分だけ遅延される。上
記の動作によりディジタル位相同期ループが形成され、
ＤＥＭ−ＯＵＴの変化タイミングに位相同期した受信タ
イミングＲＴが得られるので、判定器１５による正常な
判定動作が維持される。また、イネーブル信号ＥＮが立
ち下げられ、パルス追加／除去回路１２の動作が停止し
た状態では、２つのクロック信号ＣＬＫとＣＬＫ’はパ
ルスの追加／除去処理が停止するため同一となり、分周
器１４の出力ＲＴは、最新の同期位相を保持したままフ
リーラン状態となる。従って、バースト状のディジタル
信号の有効着信区間に同期してイネーブル信号ＥＮの立
上げ，立下げ動作が行なわれるならば、ディジタル信号
を受信していない区間では、雑音による受信タイミング
ＲＴの位相漂動が回避され、同期位相を保持することに
より、いわゆるフライホイール動作を実現することがで
き、また、ディジタル信号を受信している区間では、区
間の先頭部分から安定した位相同期動作を得ることがで
きる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の構成では、１台の親局と複数（Ｍ）台の子局との間
で、Ｐoint-to-multipointの形態で時分割多重通信を行
う場合の親局の受信動作において問題が生ずる。この問
題を明らかにするため、まず親局においてありうべき受
信動作のタイムチャート例を図３に示す。図中、Ｓ
Ｄ1 ，ＳＤ2 ，…，ＳＤM はそれぞれバースト番号１，
２，…，Ｍのタイミングで送信されるＭ台の子局の時分
割送信データ、ＤＥＭ−ＯＵＴは親局の受信復調出力の
アイパターン、ＲＴは受信タイミングをそれぞれ模式的
に示している。なお、ＳＤ1 ，ＳＤ2 ，…，ＳＤM に対
応するＤＥＭ−ＯＵＴは、対応関係をわかりやすくする
ため、送信から受信復調出力に到るまでの遅延時間を省
略して表現しており、また、受信タイミングＲＴに関し
ては、ＤＥＭ−ＯＵＴのアイパターンのアイ開口部中心
点で立上る理想的受信タイミングを示している。
来の構成では、１台の親局と複数（Ｍ）台の子局との間
で、Ｐoint-to-multipointの形態で時分割多重通信を行
う場合の親局の受信動作において問題が生ずる。この問
題を明らかにするため、まず親局においてありうべき受
信動作のタイムチャート例を図３に示す。図中、Ｓ
Ｄ1 ，ＳＤ2 ，…，ＳＤM はそれぞれバースト番号１，
２，…，Ｍのタイミングで送信されるＭ台の子局の時分
割送信データ、ＤＥＭ−ＯＵＴは親局の受信復調出力の
アイパターン、ＲＴは受信タイミングをそれぞれ模式的
に示している。なお、ＳＤ1 ，ＳＤ2 ，…，ＳＤM に対
応するＤＥＭ−ＯＵＴは、対応関係をわかりやすくする
ため、送信から受信復調出力に到るまでの遅延時間を省
略して表現しており、また、受信タイミングＲＴに関し
ては、ＤＥＭ−ＯＵＴのアイパターンのアイ開口部中心
点で立上る理想的受信タイミングを示している。
【０００５】図の最下段のＲＴ0 は、位相同期動作を停
止したときのＲＴのフリーラン状態を示しており、図中
のΔφ1 ，Δφ2 ，…，ΔφM はそれぞれＲＴ0 とＲＴ
との位相オフセットを示している。図示の例のように、
Ｐoint-to-multipointの時分割多重通信では、複数の子
局からの送信タイミングの位相は、親局と子局間の伝搬
遅延および子局の送信処理遅延等のバラツキにより一般
に子局毎に固有の偏差が生ずるので、上記Δφ1 ，Δφ
2 ，…，ΔφM は互いに無相関で異なった値となる。従
って、このままでは時間的に隣接するバースト状のディ
ジタル信号は、親局受信入力で部分的に衝突することが
あるので、一定長の無信号区間（ガードスペース、図３
の例では１シンボル区間）を設け、衝突を防止すること
が一般に行われている。
止したときのＲＴのフリーラン状態を示しており、図中
のΔφ1 ，Δφ2 ，…，ΔφM はそれぞれＲＴ0 とＲＴ
との位相オフセットを示している。図示の例のように、
Ｐoint-to-multipointの時分割多重通信では、複数の子
局からの送信タイミングの位相は、親局と子局間の伝搬
遅延および子局の送信処理遅延等のバラツキにより一般
に子局毎に固有の偏差が生ずるので、上記Δφ1 ，Δφ
2 ，…，ΔφM は互いに無相関で異なった値となる。従
って、このままでは時間的に隣接するバースト状のディ
ジタル信号は、親局受信入力で部分的に衝突することが
あるので、一定長の無信号区間（ガードスペース、図３
の例では１シンボル区間）を設け、衝突を防止すること
が一般に行われている。
【０００６】さて、親局に設備される受信回路は上記の
条件下においても、図３に示した理想的受信タイミング
ＲＴを抽出しなければならないが、前記図４の従来の構
成では、イネーブル信号ＥＮを立下げた時に保持される
ＲＴの同期位相は常に最新のバーストに同期されるた
め、図３のように次に着信するバーストが位相の異なる
他の子局からのディジタル信号である場合、上記の同期
保持は無効となり、バースト毎に改めて初期引き込み動
作が必要となる。初期引き込み動作のためには、各バー
ストの先頭に受信タイミング同期専用のプリアンブル信
号を付加することが不可避となり、伝送効率の著しい低
下を招くことになる。従って、この問題を解決するには
図４の従来の構成の回路を多重数（親局が対応する子局
の最大数＝Ｍ）倍だけ設備し、各回路から得られる受信
タイミングＲＴの出力を順次切り替え使用するという構
成が必要となるが、この構成では多重数Ｍに比例して回
路規模が大きくなり小形化，低消費電力化に問題が生ず
る。本発明の目的は、時分割多重信号のような周期的バ
ースト伝送を実現するにあたって、複数台の子局からの
互いに位相の異なるバースト状のディジタル信号を親局
が受信する際に、前記従来の構成において生ずる問題を
解決し、かつ、これを実現する上で回路の小形化，ＩＣ
化が容易な時分割多重信号受信回路を提供することにあ
る。
条件下においても、図３に示した理想的受信タイミング
ＲＴを抽出しなければならないが、前記図４の従来の構
成では、イネーブル信号ＥＮを立下げた時に保持される
ＲＴの同期位相は常に最新のバーストに同期されるた
め、図３のように次に着信するバーストが位相の異なる
他の子局からのディジタル信号である場合、上記の同期
保持は無効となり、バースト毎に改めて初期引き込み動
作が必要となる。初期引き込み動作のためには、各バー
ストの先頭に受信タイミング同期専用のプリアンブル信
号を付加することが不可避となり、伝送効率の著しい低
下を招くことになる。従って、この問題を解決するには
図４の従来の構成の回路を多重数（親局が対応する子局
の最大数＝Ｍ）倍だけ設備し、各回路から得られる受信
タイミングＲＴの出力を順次切り替え使用するという構
成が必要となるが、この構成では多重数Ｍに比例して回
路規模が大きくなり小形化，低消費電力化に問題が生ず
る。本発明の目的は、時分割多重信号のような周期的バ
ースト伝送を実現するにあたって、複数台の子局からの
互いに位相の異なるバースト状のディジタル信号を親局
が受信する際に、前記従来の構成において生ずる問題を
解決し、かつ、これを実現する上で回路の小形化，ＩＣ
化が容易な時分割多重信号受信回路を提供することにあ
る。
【０００７】
【課題を解決するための手段】本発明の時分割多重信号
受信回路は、受信復調出力と受信タイミングとを入力
し、受信復調出力の変化のタイミングに対する受信タイ
ミングの位相の遅れ／進み状態を示す位相比較出力を出
力する位相比較器と、時分割多重フレームの各バースト
の先頭のタイミングを示すプリセット信号に同期して外
部から与えられる位相オフセットの初期値をプリセット
するとともに、該初期値に対し前記位相比較出力を積算
し、位相オフセットとして出力する位相オフセット発生
回路と、外部から与えられる制御信号に従って、時分割
多重フレームのバースト番号に対応した記憶エリアに当
該のバーストの末尾のタイミングにおける前記位相オフ
セットを記憶し、次のフレームにおける当該のバースト
の先頭のタイミングで前記記憶された位相オフセットを
初期値として前記位相オフセット発生回路に与える位相
オフセット記憶回路と、受信タイミングの周波数の整数
（Ｎ）倍の発振周波数を有するクロック信号を発生する
発振器と、前記クロック信号をＮ分周することにより、
その一周期をＮとするフリーランの基準分周位相と、該
基準分周位相を１／Ｎ分周ずつ遅延させた（Ｎ−１）個
の分周位相とを出力するＮ分周カウンタと、前記位相オ
フセットに従って、前記基準分周位相と（Ｎ−１）個の
分周位相の中から１つを選択し、受信タイミングとして
出力する切替回路と、前記受信タイミングに従って前記
受信復調出力を入力し、受信データの系列を判定出力す
る判定回路と、時分割多重フレーム内のバースト番号に
対応した記憶エリアの指定および読み書きの制御を行う
前記制御信号を前記位相オフセット記憶回路に対して供
給するとともに、当該のバーストの先頭のタイミングを
示す前記プリセット信号を生成して前記位相オフセット
発生回路に供給するバーストタイミング生成回路とを備
えたことを特徴とするものである。
受信回路は、受信復調出力と受信タイミングとを入力
し、受信復調出力の変化のタイミングに対する受信タイ
ミングの位相の遅れ／進み状態を示す位相比較出力を出
力する位相比較器と、時分割多重フレームの各バースト
の先頭のタイミングを示すプリセット信号に同期して外
部から与えられる位相オフセットの初期値をプリセット
するとともに、該初期値に対し前記位相比較出力を積算
し、位相オフセットとして出力する位相オフセット発生
回路と、外部から与えられる制御信号に従って、時分割
多重フレームのバースト番号に対応した記憶エリアに当
該のバーストの末尾のタイミングにおける前記位相オフ
セットを記憶し、次のフレームにおける当該のバースト
の先頭のタイミングで前記記憶された位相オフセットを
初期値として前記位相オフセット発生回路に与える位相
オフセット記憶回路と、受信タイミングの周波数の整数
（Ｎ）倍の発振周波数を有するクロック信号を発生する
発振器と、前記クロック信号をＮ分周することにより、
その一周期をＮとするフリーランの基準分周位相と、該
基準分周位相を１／Ｎ分周ずつ遅延させた（Ｎ−１）個
の分周位相とを出力するＮ分周カウンタと、前記位相オ
フセットに従って、前記基準分周位相と（Ｎ−１）個の
分周位相の中から１つを選択し、受信タイミングとして
出力する切替回路と、前記受信タイミングに従って前記
受信復調出力を入力し、受信データの系列を判定出力す
る判定回路と、時分割多重フレーム内のバースト番号に
対応した記憶エリアの指定および読み書きの制御を行う
前記制御信号を前記位相オフセット記憶回路に対して供
給するとともに、当該のバーストの先頭のタイミングを
示す前記プリセット信号を生成して前記位相オフセット
発生回路に供給するバーストタイミング生成回路とを備
えたことを特徴とするものである。
【０００８】
【実施例】〔構成〕図１は本発明による時分割多重信号
受信回路の一構成例図である。図中、１は位相比較器で
あり、受信復調出力ＤＥＭ−ＯＵＴと受信タイミングＲ
Ｔを入力し、ＤＥＭ−ＯＵＴの変化タイミングに対する
ＲＴの位相の遅れ／進み状態を示す位相比較出力εを出
力する。εを２値量子化する場合は、Ｄタイプフリップ
フロップで、また、多値化する場合はカウンタとレジス
タで、上記位相比較器１を実現することができる。２は
位相オフセット発生回路で、上記位相比較出力εを積算
した位相オフセットΔφを出力する。該積算機能は、例
えば、アップダウンカウンタあるいは加算器とレジスタ
から成るアキュムレータ（積算器）等を用いて実現する
ことができる。なお、位相オフセット発生回路２には、
時分割多重フレーム内の各バーストの先頭のタイミング
を示すプリセット信号ＰＲと、位相オフセットΔφの初
期値Δφi （ｉは時分割多重フレーム内のバースト番
号、１≦ｉ≦Ｍ）とを入力し、プリセット信号ＰＲに同
期して各バーストの先頭のタイミングで位相オフセット
の初期値Δφi が位相オフセット発生回路２にプリセッ
トされるものとする。３は位相オフセット記憶回路であ
り、外部から与えられる制御信号ＣＯＮＴに従って時分
割多重フレーム内のバースト番号ｉに対応した記憶エリ
アに当該のバーストの末尾のタイミングにおける位相オ
フセットΔφを初期値Δφi として記憶し、次のフレー
ムにおける当該のバースト（バースト番号ｉ）の先頭の
タイミングで上記Δφi を位相オフセット発生回路２に
出力する。４は発振器であり、受信タイミングＲＴの周
波数の整数（Ｎ）倍の発振周波数を有するクロック信号
ＣＬＫを発生する。
受信回路の一構成例図である。図中、１は位相比較器で
あり、受信復調出力ＤＥＭ−ＯＵＴと受信タイミングＲ
Ｔを入力し、ＤＥＭ−ＯＵＴの変化タイミングに対する
ＲＴの位相の遅れ／進み状態を示す位相比較出力εを出
力する。εを２値量子化する場合は、Ｄタイプフリップ
フロップで、また、多値化する場合はカウンタとレジス
タで、上記位相比較器１を実現することができる。２は
位相オフセット発生回路で、上記位相比較出力εを積算
した位相オフセットΔφを出力する。該積算機能は、例
えば、アップダウンカウンタあるいは加算器とレジスタ
から成るアキュムレータ（積算器）等を用いて実現する
ことができる。なお、位相オフセット発生回路２には、
時分割多重フレーム内の各バーストの先頭のタイミング
を示すプリセット信号ＰＲと、位相オフセットΔφの初
期値Δφi （ｉは時分割多重フレーム内のバースト番
号、１≦ｉ≦Ｍ）とを入力し、プリセット信号ＰＲに同
期して各バーストの先頭のタイミングで位相オフセット
の初期値Δφi が位相オフセット発生回路２にプリセッ
トされるものとする。３は位相オフセット記憶回路であ
り、外部から与えられる制御信号ＣＯＮＴに従って時分
割多重フレーム内のバースト番号ｉに対応した記憶エリ
アに当該のバーストの末尾のタイミングにおける位相オ
フセットΔφを初期値Δφi として記憶し、次のフレー
ムにおける当該のバースト（バースト番号ｉ）の先頭の
タイミングで上記Δφi を位相オフセット発生回路２に
出力する。４は発振器であり、受信タイミングＲＴの周
波数の整数（Ｎ）倍の発振周波数を有するクロック信号
ＣＬＫを発生する。
【０００９】５はＮ分周カウンタであり、上記発振器４
からのＣＬＫをＮ分周することにより、フリーランの基
準分周位相φ0 と、φ0 を１／Ｎ周期ずつ遅延させた
（Ｎ−１個）の分周位相φ1 ，φ2 ，…φN-1 を出力す
る。上記の回路は、リングカウンタ，ジョンソンカウン
タ等、シフトレジスタを使用した循環形カウンタで実現
できる。６は切替回路であり、前記位相オフセットΔφ
を入力し、Δφに対応する分周クロックを上記φ0 ，φ
1 ，…φN-1 の中から選択し、受信タイミングＲＴとし
て切替出力する。なお、Δφ＝０では基準分周位相φ0
が選択され、以下Δφ＝１，２，…，Ｎ−１に対しφ0
を１／Ｎ周期ずつ遅延させたφ1 ，φ2 ，…φN-1 がそ
れぞれ選択されるものとする。７は受信タイミングＲＴ
に従って受信復調出力ＤＥＭ−ＯＵＴを入力し、受信デ
ータＲＤの系列を判定出力する判定回路である。８はバ
ーストタイミング生成回路であって、位相オフセット記
憶回路３に対し、時分割多重フレーム内のバースト番号
ｉに対応した記憶エリアの指定および読み書きの制御を
行う制御信号ＣＯＮＴと、当該のバーストの先頭のタイ
ミングを示す前記プリセット信号ＰＲとを生成し、それ
ぞれ位相オフセット記憶回路３および位相オフセット発
生回路２に供給する。なお、子局からのバースト受信の
タイミングは系が正常に動作する限り、親局からの子局
に対するバースト送信のタイミングに同期するので、上
記２つの信号ＣＯＮＴおよびＰＲは、全て、自局（親
局）のバースト送信のタイミングを基準として生成する
ことができる。
からのＣＬＫをＮ分周することにより、フリーランの基
準分周位相φ0 と、φ0 を１／Ｎ周期ずつ遅延させた
（Ｎ−１個）の分周位相φ1 ，φ2 ，…φN-1 を出力す
る。上記の回路は、リングカウンタ，ジョンソンカウン
タ等、シフトレジスタを使用した循環形カウンタで実現
できる。６は切替回路であり、前記位相オフセットΔφ
を入力し、Δφに対応する分周クロックを上記φ0 ，φ
1 ，…φN-1 の中から選択し、受信タイミングＲＴとし
て切替出力する。なお、Δφ＝０では基準分周位相φ0
が選択され、以下Δφ＝１，２，…，Ｎ−１に対しφ0
を１／Ｎ周期ずつ遅延させたφ1 ，φ2 ，…φN-1 がそ
れぞれ選択されるものとする。７は受信タイミングＲＴ
に従って受信復調出力ＤＥＭ−ＯＵＴを入力し、受信デ
ータＲＤの系列を判定出力する判定回路である。８はバ
ーストタイミング生成回路であって、位相オフセット記
憶回路３に対し、時分割多重フレーム内のバースト番号
ｉに対応した記憶エリアの指定および読み書きの制御を
行う制御信号ＣＯＮＴと、当該のバーストの先頭のタイ
ミングを示す前記プリセット信号ＰＲとを生成し、それ
ぞれ位相オフセット記憶回路３および位相オフセット発
生回路２に供給する。なお、子局からのバースト受信の
タイミングは系が正常に動作する限り、親局からの子局
に対するバースト送信のタイミングに同期するので、上
記２つの信号ＣＯＮＴおよびＰＲは、全て、自局（親
局）のバースト送信のタイミングを基準として生成する
ことができる。
【００１０】〔作用〕図１の構成例に基づく本発明の作
用を次に説明する。図１の構成において、Ｎ分周カウン
タ５のＮ個の分周位相φ0 ，φ1 ，φ2 ，…，φ
N-1 は、切替回路６によって、それぞれΔφ＝０，１，
２，…，Ｎ−１に対応して選択出力されて受信タイミン
グＲＴとなる。ところで、上記φ0 ，φ1 ，φ2 ，…，
φN-1 の位相関係は図２に示すように、互いに１／Ｎ周
期（２π／Ｎラジアン相当）ずつずれた関係にある。従
って、受信タイミングＲＴの位相をφとおくと、明らか
に次の式（１）が成立する。 φ＝〔φ0 ＋Δφ〕modN ……………（１） （但し、〔・〕modNはＮ（２πラジアン相当）で除した
ときの剰余）（１）式から、位相オフセットΔφを制御
することにより受信タイミングＲＴの位相φを１／Ｎ周
期（２π／Ｎラジアン相当）の刻みで任意の値に設定で
きることが明らかである。一方、ΔφはＤＥＭ−ＯＵＴ
の変化タイミングに対するＲＴの位相の遅れ／進み状態
を示す位相比較出力εを積算した値であるから、位相比
較器１，位相オフセット発生回路２および切替回路６に
よって構成されるループは、εが示す位相ずれを１／Ｎ
周期のステップで打ち消す方向に作用する負帰還閉ルー
プ、即ち、ディジタルＰＬＬを構成していることがわか
る。
用を次に説明する。図１の構成において、Ｎ分周カウン
タ５のＮ個の分周位相φ0 ，φ1 ，φ2 ，…，φ
N-1 は、切替回路６によって、それぞれΔφ＝０，１，
２，…，Ｎ−１に対応して選択出力されて受信タイミン
グＲＴとなる。ところで、上記φ0 ，φ1 ，φ2 ，…，
φN-1 の位相関係は図２に示すように、互いに１／Ｎ周
期（２π／Ｎラジアン相当）ずつずれた関係にある。従
って、受信タイミングＲＴの位相をφとおくと、明らか
に次の式（１）が成立する。 φ＝〔φ0 ＋Δφ〕modN ……………（１） （但し、〔・〕modNはＮ（２πラジアン相当）で除した
ときの剰余）（１）式から、位相オフセットΔφを制御
することにより受信タイミングＲＴの位相φを１／Ｎ周
期（２π／Ｎラジアン相当）の刻みで任意の値に設定で
きることが明らかである。一方、ΔφはＤＥＭ−ＯＵＴ
の変化タイミングに対するＲＴの位相の遅れ／進み状態
を示す位相比較出力εを積算した値であるから、位相比
較器１，位相オフセット発生回路２および切替回路６に
よって構成されるループは、εが示す位相ずれを１／Ｎ
周期のステップで打ち消す方向に作用する負帰還閉ルー
プ、即ち、ディジタルＰＬＬを構成していることがわか
る。
【００１１】さて上記のディジタルＰＬＬ構成を用い、
１台の親局が複数台の子局からの時分割多重信号を受信
する場合の動作を次に説明する。既に図３に示したよう
に、各子局からのバースト番号１，２，…，Ｍの時分割
多重信号を親局にて受信したときの受信復調出力ＤＥＭ
−ＯＵＴに受信タイミングＲＴが理想的に同期した場
合、ＲＴのフリーラン状態ＲＴ0 に対し、ＲＴはそれぞ
れΔφ1 ，Δφ2 ，…ΔφM の位相オフセットを有して
いなければならない。上記ディジタルＰＬＬの機能よ
り、各受信バーストの末尾のタイミングにおいては、実
際の受信タイミングＲＴは図３のＲＴに最も近い値にま
で同期引込がなされ、このとき、ＲＴの位相φは（１）
式による値を示すので、位相オフセット発生回路２の出
力Δφはこの時点で上記Δφ1 ，Δφ2 ，…，ΔφM に
それぞれ最も近い値となる。上記Δφはバーストタイミ
ング生成回路８により、各バーストの末尾のタイミング
で位相オフセット記憶回路３に記憶されるとともに、次
のフレームにおける当該のバーストの先頭のタイミング
で位相オフセット発生回路２に出力され、Δφの初期値
としてプリセットされる。上記プリセットにより、各バ
ーストの先頭よりほぼ同期状態が維持された受信動作が
可能となる。
１台の親局が複数台の子局からの時分割多重信号を受信
する場合の動作を次に説明する。既に図３に示したよう
に、各子局からのバースト番号１，２，…，Ｍの時分割
多重信号を親局にて受信したときの受信復調出力ＤＥＭ
−ＯＵＴに受信タイミングＲＴが理想的に同期した場
合、ＲＴのフリーラン状態ＲＴ0 に対し、ＲＴはそれぞ
れΔφ1 ，Δφ2 ，…ΔφM の位相オフセットを有して
いなければならない。上記ディジタルＰＬＬの機能よ
り、各受信バーストの末尾のタイミングにおいては、実
際の受信タイミングＲＴは図３のＲＴに最も近い値にま
で同期引込がなされ、このとき、ＲＴの位相φは（１）
式による値を示すので、位相オフセット発生回路２の出
力Δφはこの時点で上記Δφ1 ，Δφ2 ，…，ΔφM に
それぞれ最も近い値となる。上記Δφはバーストタイミ
ング生成回路８により、各バーストの末尾のタイミング
で位相オフセット記憶回路３に記憶されるとともに、次
のフレームにおける当該のバーストの先頭のタイミング
で位相オフセット発生回路２に出力され、Δφの初期値
としてプリセットされる。上記プリセットにより、各バ
ーストの先頭よりほぼ同期状態が維持された受信動作が
可能となる。
【００１２】ここで、上記の記憶保持動作が有効に作用
するための発振器４の出力ＣＬＫの周波数精度について
吟味する。今、受信タイミングＲＴとＣＬＫの周波数を
それぞれｆRTおよびｆCLK 、親局と子局の間のｆCLK の
誤差（周波数オフセット）をΔｆCLK 、１台の子局当り
のタイミングの記憶保持動作、即ちフリーラン時間をＴ
F とおき、フリーラン中の親局と子局間のＲＴにおける
フリーラン位相ずれの許容値を１／Ｎ周期以下と規定す
ると、下記式が成立する。 上記（４）式の左辺は受信タイミングＲＴにおけるフリ
ーラン位相ずれである。（２），（３），（４）式よ
り、ｆCLK の周波数精度ΔｆCLK ／ｆCLK は次の（５）
式となる。
するための発振器４の出力ＣＬＫの周波数精度について
吟味する。今、受信タイミングＲＴとＣＬＫの周波数を
それぞれｆRTおよびｆCLK 、親局と子局の間のｆCLK の
誤差（周波数オフセット）をΔｆCLK 、１台の子局当り
のタイミングの記憶保持動作、即ちフリーラン時間をＴ
F とおき、フリーラン中の親局と子局間のＲＴにおける
フリーラン位相ずれの許容値を１／Ｎ周期以下と規定す
ると、下記式が成立する。 上記（４）式の左辺は受信タイミングＲＴにおけるフリ
ーラン位相ずれである。（２），（３），（４）式よ
り、ｆCLK の周波数精度ΔｆCLK ／ｆCLK は次の（５）
式となる。
【００１３】具体例として、「第２世代コードレス電話
システム（８スロット／フレームのＴＤＭＡ・ＴＤ
Ｄ）」を取り上げ、（５）式について吟味してみる。本
システムにおけるｆRT，Ｍ，ＴF の各パラメータは次の
通りである。 ｆRT＝１９２ｋＨｚ（変調速度） Ｍ＝４（同時接続の子局台数） ディジタルＰＬＬのパラメータＮ（分周数）として実用
的な値、Ｎ＝３２を設定したとすると、（２）式より ｆCLK ＝Ｎ・ｆRT＝６，１４４ｋＨｚ となるから、（５）式より、ｆCLK の周波数精度は、 となるが、上記は工業的に低コスト，小形で容易に実現
できる精度である。
システム（８スロット／フレームのＴＤＭＡ・ＴＤ
Ｄ）」を取り上げ、（５）式について吟味してみる。本
システムにおけるｆRT，Ｍ，ＴF の各パラメータは次の
通りである。 ｆRT＝１９２ｋＨｚ（変調速度） Ｍ＝４（同時接続の子局台数） ディジタルＰＬＬのパラメータＮ（分周数）として実用
的な値、Ｎ＝３２を設定したとすると、（２）式より ｆCLK ＝Ｎ・ｆRT＝６，１４４ｋＨｚ となるから、（５）式より、ｆCLK の周波数精度は、 となるが、上記は工業的に低コスト，小形で容易に実現
できる精度である。
【００１４】以上の構成により、Ｍ台の子局から着信す
るＭ個のバーストの受信タイミングの位相が互いに異っ
ている場合においても、時分割的に各バーストの位相オ
フセットを取り扱えるので、各バースト毎に独立して受
信タイミングの抽出動作および記憶保持動作を実現でき
ることがわかる。
るＭ個のバーストの受信タイミングの位相が互いに異っ
ている場合においても、時分割的に各バーストの位相オ
フセットを取り扱えるので、各バースト毎に独立して受
信タイミングの抽出動作および記憶保持動作を実現でき
ることがわかる。
【００１５】
【考案の効果】以上、詳細に説明したように、本発明の
構成によれば、親局に設備する位相同期ループを構成す
るディジタルＰＬＬの部分は１回路であるにもかかわら
ず、互いに送信タイミングの位相の異なる複数台の子局
からのバースト受信において、受信タイミングの同期を
確保できるので、受信回路の小規模化，経済化が図かれ
る。また、全ての回路が２値論理回路で構成できるので
ＩＣ化にも適するなどの利点がある。
構成によれば、親局に設備する位相同期ループを構成す
るディジタルＰＬＬの部分は１回路であるにもかかわら
ず、互いに送信タイミングの位相の異なる複数台の子局
からのバースト受信において、受信タイミングの同期を
確保できるので、受信回路の小規模化，経済化が図かれ
る。また、全ての回路が２値論理回路で構成できるので
ＩＣ化にも適するなどの利点がある。
【図１】本発明による時分割多重信号受信回路の一構成
例図である。
例図である。
【図２】本発明の動作を説明するタイムチャートであ
る。
る。
【図３】従来技術の動作を説明するタイムチャートであ
る。
る。
【図４】従来の回路例図である。
１ 位相比較器 ２ 位相オフセット発生回路 ３ 位相オフセット記憶回路 ４ 発振器 ５ Ｎ分周カウンタ ６ 切替回路 ７ 判定回路 ８ バーストタイミング生成回路 １１ 位相比較器 １２ パルス追加／除去回路 １３ 発振器 １４ 分周器 １５ 判定回路
Claims (1)
- 【請求項１】 受信復調出力と受信タイミングとを入力
し、受信復調出力の変化のタイミングに対する受信タイ
ミングの位相の遅れ／進み状態を示す位相比較出力を出
力する位相比較器と、 時分割多重フレームの各バーストの先頭のタイミングを
示すプリセット信号に同期して外部から与えられる位相
オフセットの初期値をプリセットするとともに、該初期
値に対し前記位相比較出力を積算し、位相オフセットと
して出力する位相オフセット発生回路と、 外部から与えられる制御信号に従って、時分割多重フレ
ームのバースト番号に対応した記憶エリアに当該のバー
ストの末尾のタイミングにおける前記位相オフセットを
記憶し、次のフレームにおける当該のバーストの先頭の
タイミングで前記記憶された位相オフセットを初期値と
して前記位相オフセット発生回路に与える位相オフセッ
ト記憶回路と、 受信タイミングの周波数の整数（Ｎ）倍の発振周波数を
有するクロック信号を発生する発振器と、 前記クロック信号をＮ分周することにより、その一周期
をＮとするフリーランの基準分周位相と、該基準分周位
相を１／Ｎ分周ずつ遅延させた（Ｎ−１）個の分周位相
とを出力するＮ分周カウンタと、 前記位相オフセットに従って、前記基準分周位相と（Ｎ
−１）個の分周位相の中から１つを選択し、受信タイミ
ングとして出力する切替回路と、 前記受信タイミングに従って前記受信復調出力を入力
し、受信データの系列を判定出力する判定回路と、 時分割多重フレーム内のバースト番号に対応した記憶エ
リアの指定および読み書きの制御を行う前記制御信号を
前記位相オフセット記憶回路に対して供給するととも
に、当該のバーストの先頭のタイミングを示す前記プリ
セット信号を生成して前記位相オフセット発生回路に供
給するバーストタイミング生成回路とを備えた時分割多
重信号受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4134366A JPH05308336A (ja) | 1992-04-28 | 1992-04-28 | 時分割多重信号受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4134366A JPH05308336A (ja) | 1992-04-28 | 1992-04-28 | 時分割多重信号受信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05308336A true JPH05308336A (ja) | 1993-11-19 |
Family
ID=15126699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4134366A Pending JPH05308336A (ja) | 1992-04-28 | 1992-04-28 | 時分割多重信号受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05308336A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5954343A (ja) * | 1982-09-22 | 1984-03-29 | Fujitsu Ltd | 時分割多方向通信方式 |
| JPS6367823A (ja) * | 1986-09-09 | 1988-03-26 | Showa Electric Wire & Cable Co Ltd | デイレ−ラインによるｄｐｌｌ |
| JPH01133441A (ja) * | 1987-11-19 | 1989-05-25 | Kokusai Denshin Denwa Co Ltd <Kdd> | クロック同期方式 |
| JPH01155717A (ja) * | 1987-12-11 | 1989-06-19 | Matsushita Electric Ind Co Ltd | ディジタル位相同期回路 |
| JPH03262340A (ja) * | 1990-03-13 | 1991-11-22 | Nec Corp | 移動通信基地局受信装置 |
-
1992
- 1992-04-28 JP JP4134366A patent/JPH05308336A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5954343A (ja) * | 1982-09-22 | 1984-03-29 | Fujitsu Ltd | 時分割多方向通信方式 |
| JPS6367823A (ja) * | 1986-09-09 | 1988-03-26 | Showa Electric Wire & Cable Co Ltd | デイレ−ラインによるｄｐｌｌ |
| JPH01133441A (ja) * | 1987-11-19 | 1989-05-25 | Kokusai Denshin Denwa Co Ltd <Kdd> | クロック同期方式 |
| JPH01155717A (ja) * | 1987-12-11 | 1989-06-19 | Matsushita Electric Ind Co Ltd | ディジタル位相同期回路 |
| JPH03262340A (ja) * | 1990-03-13 | 1991-11-22 | Nec Corp | 移動通信基地局受信装置 |
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