JPH01155717A - ディジタル位相同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ディジタル情報の受信に用いられる位相同期
回路に関し、特にディジタル化された位相同期回路の位
相誤差に関する。

従来の技術 近年、ディジタル化されたオーディオ機器などでは、デ
ィジタル情報の再生や伝送に位相同期回路（以下ＰＬＬ
と略す）がひんばんに使用されている１例えば、光学デ
ィスクに音楽情報をディジタル記録しておき、レーザー
光でディスク上の情報を読み取り、音響信号として再生
するコンパクトディスクプレーヤというオーディオ機器
が市場に供せられている。或いは、音響情報をディジタ
ル型式であるオーディオ機器、例えばコンパクトディス
クプレーヤから他のオーディオ機器例えばオーディオ増
幅器へと、同軸ケーブルや光ケーブルを介して伝送する
ようなことが行なわれている。

これらのディジタルオーディオ機器において、信号の再
生や受信にはＰＬＬは、必須の構成要素である。ことろ
で、近年、回路の安定性などの要求から、従来アナログ
回路で構成されていたＰＬＬをディジタル回路のＰＬＬ
に置きかえる試みがなされている。第２図及び第３図は
提案されているディジタルＰＬＬのプルツク図である。

第２図において、２０１は位相比較器、２０２はディジ
タル積分器、２０３は水晶発振器などで構成された基準
発振器、２０４は可変分周器である。第２図の例では位
相比較器２０１で信号人力ＲｘとＰＬＬの再生クロック
ＰＣＫとの位相比較を行ない、得られた瞬時位相誤差情
報をディジタル積分器で積分し、可変分周器２０４に入
力する分周数を得、これによって基準発振器からの基準
クロックＭＣＫを可変分周し、可変発振器として用いて
いる。可変分周器２０４は、Ｒｘと一定の位相関係にあ
る再生クロック信号ＰＣＫを出力する。第３図の例では
可変発振器として可変分周器のかわりにシフトレジスタ
２０６を用いてリング発振器を構成し、シフトレジスタ
の各段出力から１つをディジタル積分器２０２の出力に
応じて選択する回路２０５で選択することで可変発振器
を構成している。

発明が解決しようとする問題点 第２図及び第３図の例では、例えば第４図に表わされた
ように再生クロック信号ＰＣＫの位相は、基準クロック
ＭＣＫに同期したクロック信号（Ｃ）。

（屯（ｅ）又はｉｆｌのいずれかからの選択となる。つ
まり、例えば（Ｃ１の波形と（ｄｉの波形との中間の位
相を持つ波形はＰＣＫとして発生させることができない
、言いかえれば、位相の分解能はＰＣＫとＭＣＫの周波
数の比で決まってしまうのである。再生クロック信号Ｐ
ＣＫとして、入力信号Ｒｘとの位相誤差の少ないものを
得ようとすれば、ＭＣＫをＰＣＫに比べて非常に高くし
なければならない。

例えば、ＭＣＫをＰＣＫの１０倍にすれば、位相誤差は
１８°以下にできるだろう、ＭＣＫを高くすることは、
回路の動作周波数を高くし、回路規模を太き（すること
である。昨今の半導体技術では未だＭＣＫを充分高くと
ることができないのが現実である。

本発明では、ＭＣＫを高くせず、回路規模も比較的小さ
くでき、しかも位相誤差が充分小さくできるディジタル
ＰＬＬ回路を提供する。

問題点を解決するための手段 上記の問題点を解決するため、本発明では、可変発振器
の出力をＰＣＫとして位相比較器に帰還する経路に可変
遅延器を挿入し、ディジタル積分器の出力に応じて可変
遅延器の遅延量を制御してＰＣＫとして出力し位相比較
器に供給する。

作用 本発明は上記のように構成することで、基準クロックＭ
ＣＫの同期しない例えば第４図の（Ｃ１，ｆｄ）の波形
の中間の位相の波形を多数準備することができ、位相誤
差を飛躍的に小さくできる。

実施例 第１図に、本発明の実施例を示す、第１図において、１
０１は位相比較器である。１０２は可逆カウンタである
。可逆カウンタ１０２は、ディジタル積分器１０４を構
成している。１０５は選択器である。１０６は基準発振
器である。１０７はシフトレジスタで構成されたリング
発振器である。

選択器１０５．基準発振器１０６及びリング発振器１０
７で可変発振器１０８を構成している。

１０９は遅延素子を直列に多段接続した遅延回路である
。１１０は選択器である。１１１は可変遅延器である。

第１図の例の動作を説明する。まず位相比較器１０１に
ついて説明する。第１０図は位相比較器１０１の例であ
る。第１１図は第１０図の位相比較器の各部のタイミン
グ波形である。フリップフロップ６０１は入力信号Ｒｘ
をＰＣＫの立下りエッヂでサンプルする（第１１図（ｄ
））。一方フリップフロフプ６０２はＲｘをＰＣＫの立
上りエッヂでサンプルする（第１１図＋８１）、排他的
ノア６０３は、フリップフロップ６０１とフリップフロ
ップ６０２の出力どうしが同じ論理の時、論理“ｌ。

を出力し、異なる論理の時、論理°Ｏ°を出力する（第
１１図１ｆｌ）　、フリップフロップ６０４は、排他的
ノア６０３の出力を、ＰＣＫより９０°位相の進んだＰ
ＣＫ”でサンプルする（第１１図（ｇ）　）。

よっつてフリップフロップ６０４の出力はＲｘがＰＣＫ
の立上り時点とそれに続く立下り時点とで同論理の時、
論理“１°を出力し、そうでなければ論理“０°を出力
する。フリップフロップ６０４の出力はインバータ６１
１を介してＰＣＫと共にナンド６１２に入力される。ナ
ンド６１２の出力ＤＣＫは可逆カウンタ１０２にカウン
トダウン入力として供給される（第１１図（ｈ））。又
フリップフロップ６０４の出力はＰＣＫとアンド６０５
によって論理積がとられ（第１１図（１１）　、トグル
フリップフロップ６０６に供せられる。トグルフリップ
フロップ６０６の出力（第１１図（ｊ））は、フリップ
フロップ６０７及びインバータ６１０によってＰＣＫの
半クロツク分遅延される（第１１回出））、従って、イ
ンバータ６０８とナンド６０９とによってトグルフリッ
プフロップ６０６の出力の立下りの工７ヂ部分にＰＣＫ
の半クロックの幅の負論理エッヂパルスＵＣＫが得られ
る（第１１図（＋１）、この負論理エッヂパルスＵＣＫ
は、可逆カウンタ１０２にカウントアンプ入力として供
給される。ＤＣＫは、フリップフロップ６０４の出力が
論理“０°ならその間のＰＣＫの周期分だけ、負論理パ
ルスを含む、しかし、ＵＣＫは、フリップフロップ６０
４の出力が論理“１゛である間のＰＣＫの周期分の半分
の数の負論理パルスしか含まない、このことは、例えば
、第１１図のＡ区間のような反転間隔の連続に対して、
位相誤差が改善されないまま安定するのを防ぐ、ＰＣＫ
がＲｘに対し進み位相の場合は第１１図に見るように、
ＤＣＫのパルス数がＵＣＫのパルス数に比べて多くなる
０反対にＰＣＫがＲｘより遅れ位相の場合は、フリップ
フロンプロ０４の出力はずっと論理°１゛をつづける。

従って、ＤＣＫのパルスはなくなり、ｔＪｃＫのパルス
は最多となる。

次にディジタル積分器１０４の動作説明をする。

可逆カウンタ１０２は、例えば標準ロジックＩＣの７４
シリ一ズ１９３番が複数個用いられている。

可逆カウンタ１０２のカウントアツプ入力及びカウント
ダウン入力には、それぞれ位相比較器１０１のＵＣＫ出
力及びＤＣＫ出力が供給されている。可逆カウンタ１０
２のＬＳＢ側の出力３ビツトは、位相比較器１０１から
の位相誤差情報であるＵＣＫとＤＣＫに対し、積分動作
をさせるべく無視される。ＭＳＢ側の出力２ビツトは、
選択器１０５に選択入力として供給される。真中の３ビ
ツトは、選択器１１０に選択入力として供給される。Ｒ
ｘに対し、ＰＣＫが進み位相だと可逆カウンタ１０２に
ＤＣＫが多く供給され゛、可逆カウンタ１０２は、計数
値をどんどん下げる０反対にＲｘに対しＰＣＫが遅れ位
相だと可逆カウンタ１０２にＵＣＫが多く供給され、計
数値をどんどん上げる。

次に、可変発振器１０８について説明する。リング発振
器１０７はＭＣＫに対しシフトレジスタの段数分の１の
周期を有する４相りロフク信号Ｑｌ。

Ｃ２，Ｃ３，Ｃ４を出力している。（第５図山）。

（ｃ）、　（ｄｌ、　ｔｅｌ）　、　Ｑ　４は半クロツ
ク遅延されて、ＱＢとなり、１段目入力に帰還される。

ＱｌからＣ４の４相りロフク信号は、選択器１０５の入
力Ａ３からＡＯに各々供給されている０選択器１０５の
２ビツトの選択人力３０．ＳｌのうちＳＯには可逆カウ
ンタ１０２のＭＳＢの１つ下のＱ７出力が供給されてお
り、ＳｌにはＭＳＨのＱ８出力が供給されている０選択
器１０５は第６図に示した表に従って出力信号をＡＯ−
Ａ３の中から選択する。

次に遅延回路１０９と選択回路１１０につい゛て説明す
る。第７図は遅延回路１０９及び選択回路１１０の例で
ある。５０１〜５０７は各々遅延素子である。この例で
は、インバータの伝搬遅延を利用している。に、Ｌ、Ｍ
、Ｈの各点の波形は第８図（ａｌ、　Ｔｂｌ、　（Ｃ１
，Ｔｄｌようになる０選択器１１０の入力Ａ７には選択
器１０５の出力が直接供給されている０選択器１−１０
の入力へ６〜ＡＯには遅延素子５０１〜５０７の各々の
出力が供給されている０選択器１１０は第９＠の表に従
って出力信号をＡＯ〜Ａ７の中から選択する０選択器１
１０の出力は、再生クロック信号ＰＣＫとして、位相比
較器１０１に帰還される。

次に、全体の動作を説明する。ＰＣＫがＲｘに対して、
進み位相であった場合、位相比較器１０１は、ＤＣＫを
多く出力し、可逆カウンタ１０２は計数値を下げる。す
ると選択器１１Ｇの出力は、Ａ７〜Ａ６へさらにＡ５へ
と切り替っていき、より位相の遅れた波形°をＰＣＫと
して出力する。

ＡＯでもまだ位相が進んでいる場合は、選択器１０５が
入力ＡＯ〜Ａ３の中で１つ遅い位相の波形に選択を切り
替え、選択器１１０は再びＡ７を選択して出力する。Ｐ
ＣＫがＲｘに対して遅れ位相であった場合、位相比較器
１．０１はＵＣＫを多く出力し、可逆カウンタ１０２は
計数値を上げる。

すると選択器１１０の出力はＡＯ〜Ａ１へさらにＡ２へ
と切り替っていき、より位相の進んだ波形をＰＣＫとし
て出力する。Ａ７でもまだ位相が遅れている場合は、選
択器１０５が入力ＡＯ〜Ａ３の中で１つ進んだ位相の波
形に切り替え選択器１１０は再びＡＯを選択して出力す
る。この２つの方向への動作が均衡するところで位相同
期は完了する。

発明の効果 以上のように本発明は、可変発振器の発振出力を位相比
較器に帰還する経路中に、遅延器を挿入し、この遅延器
の遅延量をディジタル積分器出力に応じて制御するよう
にしたので、位相分解能の非常に高いディジタル位相同
期回路を実現し得る。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図及び第３
図は従来のディジタル位相同期回路のブロック図、第４
図は従来例の問題点を説明するのに用いた波形図、第５
図は可変発振器のタイミング波形図、第６図は遅延器の
選択図、第７図は遅延回路及び選択器の例を示す説明図
、第８図は遅延回路の各部の出力波形図、第９図は選択
器の選択図、第１０図は位相比較器の回路図、第１１図
は第１０図の位相比較器の各部のタイミング波形図であ
る。 １０１・・・・・・位相比較器、１０４・・・・・・デ
ィジタル積分回路、１０８・・・・・・可変発振器、１
１１・・・・・・可変遅延器。 代理人の氏名　弁理士　中尾敏男　はか１名第２図 Ｉｌ　　　ｇ　ｇ　９＠９３　　ウ 第５図 （ｆ）　ＱＢ 第６図

Claims (1)

【特許請求の範囲】
1. 位相比較器とディジタル積分器と、可変発振器とを備え
   、位相比較器の出力をディジタル積分器で積分して、位
   相制御情報を得、これに応じて可変発振器の位相を調整
   するディジタル位相同期回路において、可変発振器の発
   振出力を位相比較器に帰還する経路中に遅延器を挿入し
   、この遅延器の遅延量を前記ディジタル積分器の出力に
   応じて制御するようにしたディジタル位相同期回路。