JPH0191519A - クロック発生装置 - Google Patents
クロック発生装置Info
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- JPH0191519A JPH0191519A JP62248703A JP24870387A JPH0191519A JP H0191519 A JPH0191519 A JP H0191519A JP 62248703 A JP62248703 A JP 62248703A JP 24870387 A JP24870387 A JP 24870387A JP H0191519 A JPH0191519 A JP H0191519A
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- 238000010586 diagram Methods 0.000 description 11
- 230000000630 rising effect Effects 0.000 description 9
- 230000000694 effects Effects 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- Television Signal Processing For Recording (AREA)
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は時間軸補正装置（以下ＴＢＣという）のクロッ
ク発生部に使用して効果的なクロック発生装置に関し、
特にビデオテープレコーダ（以下ＶＴＲという）の再生
信号の時間軸補正のためのクロツタ信号等を安定に発生
するものである。
ク発生部に使用して効果的なクロック発生装置に関し、
特にビデオテープレコーダ（以下ＶＴＲという）の再生
信号の時間軸補正のためのクロツタ信号等を安定に発生
するものである。
従来の技術
ディジタルＴＢＣは一般にＶＴＲ等で再生された水平同
期信号及びバースト信号に同期したクロックで再生ビデ
オ信号をＡ／Ｄ変換し、メモリに書き込み、時間軸変動
のないクロックで読み出した後Ｄ／Ａ変換することによ
り時間軸変動が除去されたビデオ信号を得るようにして
いる。
期信号及びバースト信号に同期したクロックで再生ビデ
オ信号をＡ／Ｄ変換し、メモリに書き込み、時間軸変動
のないクロックで読み出した後Ｄ／Ａ変換することによ
り時間軸変動が除去されたビデオ信号を得るようにして
いる。
以上のようなディジタルＴ’ＢＣのＡ／Ｄ変換及びメモ
リの書き込み制御に使用されるクロックは、従来ＶＴＲ
から再生された水平同期信号よりフェイズ・ロックド・
ループ（以下ＰＬＬという）であらかじめ水平周波数の
整数倍の周波数のクロックを作成しておき、前記ＰＬＬ
の位相誤差を補正するために前記ＰＬＬで作成したクロ
ックと前記ＶＴＲから再生された水平同期信号またはバ
ースト信号との位相関係が一定になるよう前記ＰＬＬで
作成したクロックを位相制御している。前記ＰＬ、Ｌで
作成したクロックの位相制御方法として位相変調を行う
もの（例えば特開昭５７−１９０４８８号公報）、ＰＬ
Ｌ内の発振器の発振位相をリセットする型のもの（例え
ば特開昭６１−５６５８５号公報）等があるが、いずれ
もクリティカルパスを有するアナログ回路を必要とし上
記ディジタルＴＢＣのディジタルＬＳＩ化には適さない
。そこで複数の半導体遅延素子を直列に接続して前記Ｐ
ＬＬで作成したクロックよりそれぞれ位相の異なるクロ
ックを複数作成し前記ＶＴＲから再生された水平同期信
号またはバースト信号と同位相のものを選択して出力す
る型のものが考えられる。
リの書き込み制御に使用されるクロックは、従来ＶＴＲ
から再生された水平同期信号よりフェイズ・ロックド・
ループ（以下ＰＬＬという）であらかじめ水平周波数の
整数倍の周波数のクロックを作成しておき、前記ＰＬＬ
の位相誤差を補正するために前記ＰＬＬで作成したクロ
ックと前記ＶＴＲから再生された水平同期信号またはバ
ースト信号との位相関係が一定になるよう前記ＰＬＬで
作成したクロックを位相制御している。前記ＰＬ、Ｌで
作成したクロックの位相制御方法として位相変調を行う
もの（例えば特開昭５７−１９０４８８号公報）、ＰＬ
Ｌ内の発振器の発振位相をリセットする型のもの（例え
ば特開昭６１−５６５８５号公報）等があるが、いずれ
もクリティカルパスを有するアナログ回路を必要とし上
記ディジタルＴＢＣのディジタルＬＳＩ化には適さない
。そこで複数の半導体遅延素子を直列に接続して前記Ｐ
ＬＬで作成したクロックよりそれぞれ位相の異なるクロ
ックを複数作成し前記ＶＴＲから再生された水平同期信
号またはバースト信号と同位相のものを選択して出力す
る型のものが考えられる。
発明が解決しようとする問題点
しかしながら、クロックを遅延して行く場合クロックの
デユーティが変化して回路の動作が不安定になったり、
位相制御範囲を３６０°以上持たせるため遅延素子を全
段通過した場合の遅延量をクロックの１周期以上確保し
なければならないため位相制御の精度を高くしようとす
ればクロックの遅延段数が増加し回路が増大する欠点が
ある。このため精度の良い遅延特性を持たせようとすれ
ば高価な遅延線を必要とし半導体化には適さない。
デユーティが変化して回路の動作が不安定になったり、
位相制御範囲を３６０°以上持たせるため遅延素子を全
段通過した場合の遅延量をクロックの１周期以上確保し
なければならないため位相制御の精度を高くしようとす
ればクロックの遅延段数が増加し回路が増大する欠点が
ある。このため精度の良い遅延特性を持たせようとすれ
ば高価な遅延線を必要とし半導体化には適さない。
本発明は上記問題点に鑑み動作が安定でＬＳＩ化が容易
でかつ位相制御の精度に対し比較的小さな回路規模で実
現できるクロック発生装置を提供するものである。
でかつ位相制御の精度に対し比較的小さな回路規模で実
現できるクロック発生装置を提供するものである。
問題点を解決するだめの手段
上記問題点を解決するために本発明のクロック発生装置
は略一定の周波数でかつ連続なクロックが初段の入力に
供給される直列接続された複数のインバータと、前記イ
ンバータの各出力を一つの同期化パルスでラッチする複
数のフリップ・フロップと、前記フリップ・フロップの
出力より前記同期化パルスのエツジと略同一タイミング
のエツジをもつクロックの発生位置を前記複数のインパ
ークの出力より選択する検出回路と、前記検出回路の検
出結果より選択されたインバータの出力より位相制御の
なされたクロックを作成するクロック作成回路よりクロ
ックの位相制御を行うものである。
は略一定の周波数でかつ連続なクロックが初段の入力に
供給される直列接続された複数のインバータと、前記イ
ンバータの各出力を一つの同期化パルスでラッチする複
数のフリップ・フロップと、前記フリップ・フロップの
出力より前記同期化パルスのエツジと略同一タイミング
のエツジをもつクロックの発生位置を前記複数のインパ
ークの出力より選択する検出回路と、前記検出回路の検
出結果より選択されたインバータの出力より位相制御の
なされたクロックを作成するクロック作成回路よりクロ
ックの位相制御を行うものである。
作用
本発明は上記した構成により、遅延素子全段を通過させ
た時のクロックの遅延量がクロックの１周期以下で可能
であり、なおかつ安定なり口７りの位相制御が可能であ
る。
た時のクロックの遅延量がクロックの１周期以下で可能
であり、なおかつ安定なり口７りの位相制御が可能であ
る。
実施例
以下本発明のクロック発生装置の一実施例について、図
面を参照しながら説明する。第１図は本発明の一実施例
に於けるクロック発生装置の系統図である。第１図に於
いて位相制御される前のクロックＣＫが入力されインバ
ータ１〜５で反転と遅延の処理が行われる。前記クロッ
クＣＫと反転遅延がなされたクロックＣＫ、１〜ＧＫ、
１．．は検出回路５０の中のフリップ・フロップ１）〜
１４と初段のフリップ・フロップ１０と最終段のフリッ
プ・フロップ１５に於いて同期化パルスＡによりそれぞ
れ同時にラッチされる。検出回路５０のフリップ・フロ
ップ１）〜１４及びインバータ２１〜２４、ＮＡＮＤゲ
ート３１〜３４はそれぞれ４段にしているが処理能力に
応じて何段に増加することも可能である。第２図に第１
図に於ける各部の波形図を示すが、インバータ１〜５の
入力と出力の間にはそれぞれΔむの遅延が存在する。こ
こである段のインバータ出力と２段後のインバータ出力
を比較すると遅延のため同一時刻で“Ｈ”、“Ｌ”の論
理値の異なる時間がある。例えば第２図（ａｌ （ｂ）
（ｃｌ （ｄ） （ｅｌ （［１（ｇｌ （ｈｌに示
すように、パルスへの立ち上がり時点でＣＫ、ｌ。、が
“Ｈ”なのに対しＣＫ□、が“Ｌ”となった場合、ＮＡ
ＮＤゲート３３の出力３−１は“Ｌ”となる。
面を参照しながら説明する。第１図は本発明の一実施例
に於けるクロック発生装置の系統図である。第１図に於
いて位相制御される前のクロックＣＫが入力されインバ
ータ１〜５で反転と遅延の処理が行われる。前記クロッ
クＣＫと反転遅延がなされたクロックＣＫ、１〜ＧＫ、
１．．は検出回路５０の中のフリップ・フロップ１）〜
１４と初段のフリップ・フロップ１０と最終段のフリッ
プ・フロップ１５に於いて同期化パルスＡによりそれぞ
れ同時にラッチされる。検出回路５０のフリップ・フロ
ップ１）〜１４及びインバータ２１〜２４、ＮＡＮＤゲ
ート３１〜３４はそれぞれ４段にしているが処理能力に
応じて何段に増加することも可能である。第２図に第１
図に於ける各部の波形図を示すが、インバータ１〜５の
入力と出力の間にはそれぞれΔむの遅延が存在する。こ
こである段のインバータ出力と２段後のインバータ出力
を比較すると遅延のため同一時刻で“Ｈ”、“Ｌ”の論
理値の異なる時間がある。例えば第２図（ａｌ （ｂ）
（ｃｌ （ｄ） （ｅｌ （［１（ｇｌ （ｈｌに示
すように、パルスへの立ち上がり時点でＣＫ、ｌ。、が
“Ｈ”なのに対しＣＫ□、が“Ｌ”となった場合、ＮＡ
ＮＤゲート３３の出力３−１は“Ｌ”となる。
このときインバータ２４の出力でゴー。２にはパルスＡ
と略同時刻に立ち上がりエツジを持つクロックが出力さ
れている。−船釣にＳ、（ｍ＝１．２゜３、−・−・−
・、 ｎ −１，ｎ、 ｎ ＋１． ・−・・・−）が
１） Ｌ ＋１となった場合でに、はパルスＡと略同時
刻に立ち上がりエツジをもつクロックとなる。
と略同時刻に立ち上がりエツジを持つクロックが出力さ
れている。−船釣にＳ、（ｍ＝１．２゜３、−・−・−
・、 ｎ −１，ｎ、 ｎ ＋１． ・−・・・−）が
１） Ｌ ＋１となった場合でに、はパルスＡと略同時
刻に立ち上がりエツジをもつクロックとなる。
理論的には隣り合うフリップ・フロップの出力Ｑ、とＱ
ｌｌが同時に“Ｌ″或いはＨ”となった時、それらの隣
り合うフリップ・フロップのＤ（データ）入力にはパル
スＡの立ち上がりエツジと略同時刻にエツジを持ったク
ロックが存在するはずである。従って隣り合うフリップ
・フロップの出力よりパルスＡの立ち上がりエツジと略
同時刻にエツジを持ったクロックの検出を行ってもよい
。しかしながら隣り合うフリップ・フロップのＤ入力に
は略同時刻に片方には立ち上がりエツジが、もう片方に
は立ち下がりエツジが入力される。
ｌｌが同時に“Ｌ″或いはＨ”となった時、それらの隣
り合うフリップ・フロップのＤ（データ）入力にはパル
スＡの立ち上がりエツジと略同時刻にエツジを持ったク
ロックが存在するはずである。従って隣り合うフリップ
・フロップの出力よりパルスＡの立ち上がりエツジと略
同時刻にエツジを持ったクロックの検出を行ってもよい
。しかしながら隣り合うフリップ・フロップのＤ入力に
は略同時刻に片方には立ち上がりエツジが、もう片方に
は立ち下がりエツジが入力される。
このため、フリップ・フロップの０人力のセット・アッ
プ・タイムが立ち上がりと立ち下がりで異なると誤動作
の原因となる。そこで本実施例ではある段と２段後のフ
リップ・フロップの出力より適当なクロックを検出し、
フリップ・フロップのＤ入力に対して立ち上がりエツジ
の部分だけで検出が行えるように構成している。クロッ
ク作成回路６０はクロック出力で１−と検出用が−より
パルスＡに対し、立ち上がりエツジの時刻が一致したク
ロックＴを作成するものである。以上のような構成によ
り本発明のクロック発生装置は位相制御のされてないク
ロックＧＫから位相Ｍ御のなされたクロックＴを作成し
ている。
プ・タイムが立ち上がりと立ち下がりで異なると誤動作
の原因となる。そこで本実施例ではある段と２段後のフ
リップ・フロップの出力より適当なクロックを検出し、
フリップ・フロップのＤ入力に対して立ち上がりエツジ
の部分だけで検出が行えるように構成している。クロッ
ク作成回路６０はクロック出力で１−と検出用が−より
パルスＡに対し、立ち上がりエツジの時刻が一致したク
ロックＴを作成するものである。以上のような構成によ
り本発明のクロック発生装置は位相制御のされてないク
ロックＧＫから位相Ｍ御のなされたクロックＴを作成し
ている。
次にクロック作成回路６０の構成について図面を参照し
ながら説明する。第３図は第１図の実施例におけるクロ
ック作成回路６０の第１の例における回路図である。第
３図において入力はτに７〜でＫｎ＋３＋丁、〜Ｔ、、
。１、出力はＴであり、入出力の信号名は第１図と同一
のものを使用している。
ながら説明する。第３図は第１図の実施例におけるクロ
ック作成回路６０の第１の例における回路図である。第
３図において入力はτに７〜でＫｎ＋３＋丁、〜Ｔ、、
。１、出力はＴであり、入出力の信号名は第１図と同一
のものを使用している。
前述で説明したように装置の能力に応じて第１図のイン
バータ１〜５の段数及び検出回路５０のフリップ・フロ
ップ１）〜１４、インバータ２１〜２４、ＮＡＮＤゲー
ト３１〜３４の数をそれぞれ増加する場合、第３図に於
けるＯＲゲート６１〜６４の数とＡＮＤゲート６５の入
力数を増加することで対応する。第３図において人力丁
、〜丁０．．のうち希望する位相のクロックが検出され
た部分の信号線は“Ｌ”となる。ＯＲゲート６１〜６４
の出力は前記クロックが検出された部分についてはクロ
ックがそのまま出力され、その他の部分についてはＨ”
となる。
バータ１〜５の段数及び検出回路５０のフリップ・フロ
ップ１）〜１４、インバータ２１〜２４、ＮＡＮＤゲー
ト３１〜３４の数をそれぞれ増加する場合、第３図に於
けるＯＲゲート６１〜６４の数とＡＮＤゲート６５の入
力数を増加することで対応する。第３図において人力丁
、〜丁０．．のうち希望する位相のクロックが検出され
た部分の信号線は“Ｌ”となる。ＯＲゲート６１〜６４
の出力は前記クロックが検出された部分についてはクロ
ックがそのまま出力され、その他の部分についてはＨ”
となる。
前記ＯＲゲート６１〜６４の出力はＡＮＤゲート６５で
すべての出力の論理積がもとめられ位相制御のなされた
クロックＴとして出力される。前段の検出回路５０によ
って複数のクロックが検出された場合でも、ＡＮＤゲー
ト６５に入力される複数のクロックは略同位相となるた
め動作上問題とはならない。
すべての出力の論理積がもとめられ位相制御のなされた
クロックＴとして出力される。前段の検出回路５０によ
って複数のクロックが検出された場合でも、ＡＮＤゲー
ト６５に入力される複数のクロックは略同位相となるた
め動作上問題とはならない。
以上のようにクロック作成回路を構成することにより簡
単かつすべての信号線について均一な負荷条件の回路が
得られる。第４図は第１図の実施例におけるクロック作
成回路６０の第２の例における回路図である。第３図と
同様第４図において入力はで臥〜百に１＋３＋丁。〜丁
７．４、出力はＴであり、入出力の信号名は第１図と同
一のものを使用している。第１の例と同様装置の能力に
応じて第１図のインバータ１〜５の段数及び検出回路５
０のフリップ・フロップ１）〜１４、インバータ２１〜
２４、ＮＡＮＤゲート３１〜３４の数をそれぞれ増加す
る場合、第４図に於けるインバータ７１〜７４、ＡＮＤ
ゲート７５〜７８の数とＯＲゲート７９の入力数を増加
することで対応する。第４図において人力丁。〜−＄−
１゜３のうち希望する位相のクロックが検出された部分
の信号線は“Ｌ”の検出信号となる。前記検出信号はＡ
ＮＤゲート７５〜７８に入力される前にインバータ７１
〜７４でＨ″の信号に反転される。
単かつすべての信号線について均一な負荷条件の回路が
得られる。第４図は第１図の実施例におけるクロック作
成回路６０の第２の例における回路図である。第３図と
同様第４図において入力はで臥〜百に１＋３＋丁。〜丁
７．４、出力はＴであり、入出力の信号名は第１図と同
一のものを使用している。第１の例と同様装置の能力に
応じて第１図のインバータ１〜５の段数及び検出回路５
０のフリップ・フロップ１）〜１４、インバータ２１〜
２４、ＮＡＮＤゲート３１〜３４の数をそれぞれ増加す
る場合、第４図に於けるインバータ７１〜７４、ＡＮＤ
ゲート７５〜７８の数とＯＲゲート７９の入力数を増加
することで対応する。第４図において人力丁。〜−＄−
１゜３のうち希望する位相のクロックが検出された部分
の信号線は“Ｌ”の検出信号となる。前記検出信号はＡ
ＮＤゲート７５〜７８に入力される前にインバータ７１
〜７４でＨ″の信号に反転される。
前記ＡＮＤゲート７５〜７８の出力は前記クロックが検
出され“Ｈ”の検出信号が入力されたゲートについては
クロックがそのまま出力されその他の部分についてはＬ
”となる。前記ＮＡＮＤゲート６１〜６４の出力はＯＲ
ゲート７９ですべての出力の論理和がもとめられ位相制
御のなされたクロックＴとして出力される。前段の検出
回路５０によって複数のクロックが検出された場合でも
、ＯＲゲート７９に入力される複数のクロックは略同位
相となるため動作上問題とはならない。以上のようにク
ロック作成回路を構成することにより第３図の第１の例
と同様、簡単かつすべての信号線について均一な負荷条
件の回路が得られる。第５図は第１図の実施例における
クロック作成回路６０の第３の例における回路図である
。第３図、第４図と同様第５図において入力はてＬ−て
Ｋ ｎ’ｓ ＊ Ｓ、〜丁、。３、出力はＴであり、
入出力の信号名は第１図と同一のものを使用している。
出され“Ｈ”の検出信号が入力されたゲートについては
クロックがそのまま出力されその他の部分についてはＬ
”となる。前記ＮＡＮＤゲート６１〜６４の出力はＯＲ
ゲート７９ですべての出力の論理和がもとめられ位相制
御のなされたクロックＴとして出力される。前段の検出
回路５０によって複数のクロックが検出された場合でも
、ＯＲゲート７９に入力される複数のクロックは略同位
相となるため動作上問題とはならない。以上のようにク
ロック作成回路を構成することにより第３図の第１の例
と同様、簡単かつすべての信号線について均一な負荷条
件の回路が得られる。第５図は第１図の実施例における
クロック作成回路６０の第３の例における回路図である
。第３図、第４図と同様第５図において入力はてＬ−て
Ｋ ｎ’ｓ ＊ Ｓ、〜丁、。３、出力はＴであり、
入出力の信号名は第１図と同一のものを使用している。
他の例と同様装置の能力に応じて第１図のインバータ１
〜５の段数及び検出回路５０のフリップ・フロップ１）
〜１４、インバータ２１〜２４、ＮＡＮＤゲート３１〜
３４の数をそれぞれ増加する場合、第５図に於けるイン
バータ８１〜８３、ＯＲゲート８４〜８７の数とＡＮＤ
ゲート８８０入力数を増加することで対応する。第５図
において人力子。〜丁、。、のうち希望する位相のクロ
ックが検出された部分の信号線は“Ｌ”となるのは他の
例と同様である。位相制御するクロックの周波数範囲を
広げたい場合には前述のように第１図のインバータ１〜
５の段数とそれに伴う他の回路を増加すればよいが、許
容すべき低い周波数に対し数倍の高い周波数に対しても
安定に動作させたい場合、第３図及び第４図のように複
数のクロックが選択された場合にその総ての論理積ある
いは論理和をとる構成にするとそれぞれの選択された信
号のわずかな位相の違いによって出力クロックＴのデユ
ーティが崩れる。場合によっては安定にクロックＴが出
力されないことが起こりうる。
〜５の段数及び検出回路５０のフリップ・フロップ１）
〜１４、インバータ２１〜２４、ＮＡＮＤゲート３１〜
３４の数をそれぞれ増加する場合、第５図に於けるイン
バータ８１〜８３、ＯＲゲート８４〜８７の数とＡＮＤ
ゲート８８０入力数を増加することで対応する。第５図
において人力子。〜丁、。、のうち希望する位相のクロ
ックが検出された部分の信号線は“Ｌ”となるのは他の
例と同様である。位相制御するクロックの周波数範囲を
広げたい場合には前述のように第１図のインバータ１〜
５の段数とそれに伴う他の回路を増加すればよいが、許
容すべき低い周波数に対し数倍の高い周波数に対しても
安定に動作させたい場合、第３図及び第４図のように複
数のクロックが選択された場合にその総ての論理積ある
いは論理和をとる構成にするとそれぞれの選択された信
号のわずかな位相の違いによって出力クロックＴのデユ
ーティが崩れる。場合によっては安定にクロックＴが出
力されないことが起こりうる。
特に検出動作が終了した後に位相制御される前のクロッ
クＣＫに周波数変動が起こった場合、検出されたクロッ
クの最前段のものと最後段のものとではその位相が大き
く異なることになる。そこで第５図の例ではインバータ
８１〜８３、ＯＲゲート８４〜８７により検出クロック
に優先順位をっけ前段で希望する位相のクロックが検出
された場合にはその後段で検出されたクロックがＡＮＤ
ゲート８８に入力されるのを禁止している。ＯＲゲート
８４〜８７の出力の論理積をＡＮＤゲート８８で求めて
位相制御のなされたクロックＴとするのは第３図の例と
同様であるが、第３図の例に於けるＡＮＤゲート６５の
入力には検出された希望する位相のクロックが総て入力
されるのに対して、第５図の例では検出された希望する
位相のクロックのうち１つだけが選択されて位相制御の
なされた信号Ｔとして出力される。以上のような構成に
より本発明のクロック発生装置におけるクロック作成回
路６ｏの第３の例では位相制御するクロックの周波数範
囲が広く、かつ検出動作終了後のクロックＧＫの周波数
変動に対しても安定に動作する回路を得ている。
クＣＫに周波数変動が起こった場合、検出されたクロッ
クの最前段のものと最後段のものとではその位相が大き
く異なることになる。そこで第５図の例ではインバータ
８１〜８３、ＯＲゲート８４〜８７により検出クロック
に優先順位をっけ前段で希望する位相のクロックが検出
された場合にはその後段で検出されたクロックがＡＮＤ
ゲート８８に入力されるのを禁止している。ＯＲゲート
８４〜８７の出力の論理積をＡＮＤゲート８８で求めて
位相制御のなされたクロックＴとするのは第３図の例と
同様であるが、第３図の例に於けるＡＮＤゲート６５の
入力には検出された希望する位相のクロックが総て入力
されるのに対して、第５図の例では検出された希望する
位相のクロックのうち１つだけが選択されて位相制御の
なされた信号Ｔとして出力される。以上のような構成に
より本発明のクロック発生装置におけるクロック作成回
路６ｏの第３の例では位相制御するクロックの周波数範
囲が広く、かつ検出動作終了後のクロックＧＫの周波数
変動に対しても安定に動作する回路を得ている。
発明の効果
以上のように本発明のクロック発生装置は、略一定の周
波数でかつ連続なクロックが初段の入力に供給される直
列接続された複数のインバータと、前記インバータの各
出力を一つの同期化パルスでラッチする複数のフリップ
・フロップと、前記フリップ・フロップの出力より前記
同期化パルスのエツジと略同一タイミングのエツジをも
つクロックの発生位置を前記複数のインパークの出力よ
り選択する検出回路と、前記検出回路の検出結果より選
択されたインバータの出力より位相制御のなされたクロ
ックを作成するクロック作成回路より構成されているの
で、クロックの位相制御範囲を３６０°以上持たせるた
めに全体の遅延量がクロックの一周期分必要だったタッ
プ付き遅延線をクロックを半周期分取上遅延する直列接
続されたインバータに置き換えることが可能で半導体化
とコストダウンを行う効果がある。さらに、前記検出回
路を１つのインバータ出力を前記フリップ・フロップで
ラッチした結果と前記インバータの２段後のインバータ
出力をラッチした結果より前記ラッチした２つのインバ
ータ出力の間のインバータ出力を選択するか否かの判定
信号を出力するゲート回路を具備するように構成すれば
、各遅延されたクロックの位相検出がすべて同じ構成の
フリップ・フロップのＤ入力到来し、尚且つ前記フリッ
プ・フロップはＤ入力到来したクロックの立ち上がりエ
ツジのみを判定するため、クロックの位相検出が安定に
行われる他、第１図の検出回路５０の内部に示すように
各フリップ・フロップに接続される素子が同種類の素子
となるため回路をパターン化して均一かつ安定な特性の
検出を行うことが可能である。さらに、前記クロック作
成回路が、前記検出回路で選択されたインバータ出力の
論理積を求めるゲート回路を具備するように構成するか
或いは、前記検出回路で選択されたインバータ出力の論
理和を求めるゲート回路を具備するように構成すれば、
クロック作成回路を非常に簡単な回路構成で行える他、
総ての同種類の信号線について均一の負荷条件となる回
路構成がとれるため、発生装置の小型化と特性の安定化
を行う効果がある。また、前記クロック作成回路を前記
検出回路で選択されたインバータ出力のうち１つの信号
を選択する選択回路を具備するように構成すれば、位相
制御するクロックの周波数範囲が広く、位相制御をする
前のクロックの周波数変動に対しても誤動作し難いクロ
ック発生装置を得ることができる。
波数でかつ連続なクロックが初段の入力に供給される直
列接続された複数のインバータと、前記インバータの各
出力を一つの同期化パルスでラッチする複数のフリップ
・フロップと、前記フリップ・フロップの出力より前記
同期化パルスのエツジと略同一タイミングのエツジをも
つクロックの発生位置を前記複数のインパークの出力よ
り選択する検出回路と、前記検出回路の検出結果より選
択されたインバータの出力より位相制御のなされたクロ
ックを作成するクロック作成回路より構成されているの
で、クロックの位相制御範囲を３６０°以上持たせるた
めに全体の遅延量がクロックの一周期分必要だったタッ
プ付き遅延線をクロックを半周期分取上遅延する直列接
続されたインバータに置き換えることが可能で半導体化
とコストダウンを行う効果がある。さらに、前記検出回
路を１つのインバータ出力を前記フリップ・フロップで
ラッチした結果と前記インバータの２段後のインバータ
出力をラッチした結果より前記ラッチした２つのインバ
ータ出力の間のインバータ出力を選択するか否かの判定
信号を出力するゲート回路を具備するように構成すれば
、各遅延されたクロックの位相検出がすべて同じ構成の
フリップ・フロップのＤ入力到来し、尚且つ前記フリッ
プ・フロップはＤ入力到来したクロックの立ち上がりエ
ツジのみを判定するため、クロックの位相検出が安定に
行われる他、第１図の検出回路５０の内部に示すように
各フリップ・フロップに接続される素子が同種類の素子
となるため回路をパターン化して均一かつ安定な特性の
検出を行うことが可能である。さらに、前記クロック作
成回路が、前記検出回路で選択されたインバータ出力の
論理積を求めるゲート回路を具備するように構成するか
或いは、前記検出回路で選択されたインバータ出力の論
理和を求めるゲート回路を具備するように構成すれば、
クロック作成回路を非常に簡単な回路構成で行える他、
総ての同種類の信号線について均一の負荷条件となる回
路構成がとれるため、発生装置の小型化と特性の安定化
を行う効果がある。また、前記クロック作成回路を前記
検出回路で選択されたインバータ出力のうち１つの信号
を選択する選択回路を具備するように構成すれば、位相
制御するクロックの周波数範囲が広く、位相制御をする
前のクロックの周波数変動に対しても誤動作し難いクロ
ック発生装置を得ることができる。
第１図は本発明の一実施例に於けるクロック発生装置の
系統図、第２図は第１図に於ける各部の波形図、第３図
は第１図のクロック発生装置に於けるクロック作成回路
の第１の例に於ける回路図、第４図は第１図のクロック
発生装置に於けるクロック作成回路の第２の例に於ける
回路図、第５図は第１図のクロック発生装置に於けるク
ロック作成回路の第３の例に於ける回路図である。 １〜５・・・・・・インバータ、５０・・・・・・検出
回路、６０・・・・・・クロック作成回路、１０〜１５
・・・・・・フリップ・フロップ、２１〜２４・・・・
・・インバータ、３１〜３４・・・・・・ＮＡＮＤゲー
ト、６１〜６４・・・・・・ＯＲゲート、６５・・・・
・・ＡＮＤゲート、７１〜７４・・・・・・インバータ
、７５〜７８・・・ＡＮＤケート、７９・・・・・・Ｏ
Ｒゲート、８１〜８３・・・・・・インバータ、８４〜
８７・・・・・・ＯＲゲート、８８・・・・・・ＡＮＤ
ゲート。 Ｉこ −ｕ
系統図、第２図は第１図に於ける各部の波形図、第３図
は第１図のクロック発生装置に於けるクロック作成回路
の第１の例に於ける回路図、第４図は第１図のクロック
発生装置に於けるクロック作成回路の第２の例に於ける
回路図、第５図は第１図のクロック発生装置に於けるク
ロック作成回路の第３の例に於ける回路図である。 １〜５・・・・・・インバータ、５０・・・・・・検出
回路、６０・・・・・・クロック作成回路、１０〜１５
・・・・・・フリップ・フロップ、２１〜２４・・・・
・・インバータ、３１〜３４・・・・・・ＮＡＮＤゲー
ト、６１〜６４・・・・・・ＯＲゲート、６５・・・・
・・ＡＮＤゲート、７１〜７４・・・・・・インバータ
、７５〜７８・・・ＡＮＤケート、７９・・・・・・Ｏ
Ｒゲート、８１〜８３・・・・・・インバータ、８４〜
８７・・・・・・ＯＲゲート、８８・・・・・・ＡＮＤ
ゲート。 Ｉこ −ｕ
Claims (5)
- （１）略一定の周波数でかつ連続なクロックが初段の入
力に供給される直列接続された複数のインバータと、前
記インバータの各出力を一つの同期化パルスでラッチす
る複数のフリップ・フロップと、前記フリップ・フロッ
プの出力より前記同期化パルスのエッジと略同一タイミ
ングのエッジをもつクロックの発生位置を前記複数のイ
ンバータの出力より選択する検出回路と、前記検出回路
の検出結果より選択されたインバータの出力より位相制
御のなされたクロックを作成するクロック作成回路より
なるクロック発生装置。 - （２）検出回路は１つのインバータ出力を前記フリップ
・フロップでラッチした結果と前記インバータの２段後
のインバータ出力をラッチした結果より前記ラッチした
２つのインバータ出力の間のインバータ出力を選択する
か否かの判定信号を出力するゲート回路を具備すること
を特徴とする特許請求の範囲第（１）項記載のクロック
発生装置。 - （３）クロック作成回路は検出回路で選択されたインバ
ータ出力の論理積を求めるゲート回路を具備することを
特徴とする特許請求の範囲第（１）項記載のクロック発
生装置。 - （４）クロック作成回路は検出回路で選択されたインバ
ータ出力の論理和を求めるゲート回路を具備することを
特徴とする特許請求の範囲第（１）項記載のクロック発
生装置。 - （５）クロック作成回路は検出回路で選択されたインバ
ータ出力のうち１つの信号を選択する選択回路を具備す
ることを特徴とする特許請求の範囲第（１）項記載のク
ロック発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62248703A JPH0191519A (ja) | 1987-10-01 | 1987-10-01 | クロック発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62248703A JPH0191519A (ja) | 1987-10-01 | 1987-10-01 | クロック発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0191519A true JPH0191519A (ja) | 1989-04-11 |
Family
ID=17182075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62248703A Pending JPH0191519A (ja) | 1987-10-01 | 1987-10-01 | クロック発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0191519A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001091297A3 (en) * | 2000-05-24 | 2002-03-14 | John W Bogdan | High resolution phase frequency detectors |
| AT13942U1 (de) * | 2013-07-26 | 2015-01-15 | Singerer Müller Maria | Kabelumlenkbogen |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61296815A (ja) * | 1985-06-21 | 1986-12-27 | アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド | 第１信号を第２信号と同期させる装置 |
-
1987
- 1987-10-01 JP JP62248703A patent/JPH0191519A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61296815A (ja) * | 1985-06-21 | 1986-12-27 | アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド | 第１信号を第２信号と同期させる装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001091297A3 (en) * | 2000-05-24 | 2002-03-14 | John W Bogdan | High resolution phase frequency detectors |
| AT13942U1 (de) * | 2013-07-26 | 2015-01-15 | Singerer Müller Maria | Kabelumlenkbogen |
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