KR100303781B1

KR100303781B1 - 레지스터 제어 디지털 디디엘에 있어서의 언록 문제를 해결하기위한 언록 보상회로를 갖는 디디엘 클럭 발생기

Info

Publication number: KR100303781B1
Application number: KR1019980061094A
Authority: KR
Inventors: 나광진
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 1998-12-30
Filing date: 1998-12-30
Publication date: 2001-09-24
Also published as: TW451196B; KR20000044595A; US6255870B1

Abstract

본 발명은 DLL(Delay Locked Loop)에 관한 것으로, 외부로부터 입력된 외부 클럭신호를 이용하여 각각에 대하여 각각 다른 펄스 폭을 가지는 다수의 클럭 신호를 발생하되, 제1 클럭신호, 제2 클럭신호 및 상기 제2 클럭신호가 가지는 로우레벨 펄스 폭의 2배의 펄스 폭을 가지는 제3클럭신호를 생성하는 분주기; 제1 제어신호에 응답하여 상기 분주기로부터 출력되는 제2 클럭신호 및 제3클럭신호 중 하나를 선택하는 멀티플렉서; 상기 제1 클럭신호를 지연시키고, 제2 제어신호에 응답하여 그 지연정도를 차례로 증가시키는 지연수단; 상기 지연된 제1 클럭신호의 라이징 엣지를 변화시켜 제4 클럭신호를 생성하는 지연 모니터; 외부 클럭신호 입력 초기에, 상기 제4 클럭신호의 라이징 엣지가 상기 제2 클럭신호의 로우레벨 펄스 폭 내의 타이밍에 위치하면, 상기 멀티플렉서가 제2 클럭신호를 선택하도록 하는 제1 제어신호를 발생하고, 상기 제4 클럭신호의 라이징 엣지가 상기 제2 클럭신호의 로우레벨 펄스 폭 밖의 타이밍에 위치하면, 상기 멀티플렉서가 제3클럭신호를 선택하도록 하는 제1 제어신호를 발생하는 초기 클럭 제어부; 및 상기 제4클럭신호 및 상기 멀티플렉서의 출력을 비교하여 상기 제2 제어신호를 발생하는 위상 비교기를 포함한다.

Description

레지스터 제어 디지털 디디엘에 있어서의 언록 문제를 해결하기 위한 언록 보상회로를 갖는 디디엘 클럭 발생기

본 발명은 DLL(Delay Locked Loop)에 관한 것으로, 특히 DLL회로에서 임의의 환경에 따라 발생 가능한 언록(unlock)문제를 해결하기 위한 DLL클럭 발생 장치에 관한 것이다.

일반적으로, DLL이란 칩 내부 클럭의 위상을 칩 외부 클럭과 정확히 동기 시키기 위해 사용되는 일종의 클럭 복원 회로(clock recovery circuit)이다. 도1에 도시된 바와 같이, 입력된 외부 클럭은 클럭버퍼(1)에서 버퍼링되어 1/8분주기(5)에서 여러 클럭으로 나누어진다. 분주된 클럭은 지연부(6)에 입력되어 지연클럭을 생성하고, 이 지연클럭은 지연 모니터(7)에서 그 지연시간이 모니터링 된다. 또한, 상기 지연 모니터(7)의 제1 비교 클럭 신호(clk_com1)와 상기 1/8분주기(5)의 다른 출력은 위상 비교기(8)에 입력되어 그들의 위상이 비교되어 비교 결과가 쉬프트 제어부(9)로 입력되게 된다. 한편, 상기 클럭버퍼(1)의 출력은 지연부(2)로 입력되어 출력버퍼(3)와 I/O라인(40)을 통해 출력된다. 이때, 상기 쉬프트 제어부(9)는 상기 위상 비교기(8)의 비교 결과에 따라 두 지연부(2 및 6)를 제어하여 소정의 지연시간을 가지는 DLL클럭을 형성하게 된다. 즉, 상기 위상 비교기(8)의 두 입력(clk_com1과 및 clk_com2)의 위상이 정확히 동기 되어질 때까지 지연부(2 및 6)의 지연시간은 초기의 최소지연 시간에서 점자 증가하도록 DLL 동작이 이루어진다.

도2는 상기 DLL이 록킹 가능한 초기 클럭 타이밍도를 도시한 것이다. DLL 동작 초기에 제1 비교 클럭 신호(clk_com1)의 라이징 엣지(rising edge)가 제2 비교 클럭 신호(clk_com2)의 로우레벨(Tcyc) 내에 존재해야, 지연부의 지연시간을 초기 값에서부터 점차 증가시켜, 제1 비교 클럭 신호 (clk_com1)의 라이징 엣지가 제2 비교 클럭 신호(clk_com2)의 라이징 엣지와 동기 되도록 제1 비교 클럭 신호(clk_com1)의 위상 지연이 진행되게 된다.

도3은 록킹이 불가능한 DLL 동작 초기 클럭 타이밍을 도시한 것이다. 도3에 도시된 바와 같이, 초기 클럭 타이밍에서 위상비교기는 제1 비교 클럭 신호(clk_com1)의 위상을 지연시키는 방향이 아니라 선행시키는 방향으로 제어 신호를 출력한다. 하지만 지연부(6)는 초기의 최소 지연에서 지연을 감소시킬 수 없으므로, 제1 비교 클럭 신호(clk_com1)를 제2 비교 클럭 신호(clk_com2)에 동기 시킬 수 없게 되어 언록 문제점을 야기하게 된다. 이러한 문제는 각 구성요소를 형성하는데 있어서의 공정, 동작 전압 및 온도에 따라 초기 지연시간 과 초기지연 및 td_mon이 증가하고, 동작 주파수가 증가함에 따라 Tcyc가 짧아질 수록 발생가능성이 높다는 문제점을 안고 있다.

상기 문제점을 해결하기 위하여 안출된 본 발명은 록킹 불가한 상태를 감지하여 록킹 가능한 상태가 되도록 제어함으로써 임의의 환경에 따른 언록 문제점을 해결 할 수 있는 언록 보상기를 갖는 DLL 클럭 발생기를 제공하는데 그 목적이 있다.

또한, 본 발명은 레지스터 제어 디지털 DLL에서 임의의 환경에 따라 발생 가능한 언록 문제를 해결할 수 있는 언록 보상기를 갖는 DLL 클럭 발생기를 제공하데 그 목적이 있다.

도1은 레지스터 제어 디지털 DLL 블록도.

도2는 상기 DLL이 록킹 가능한 초기 클럭 타이밍도.

도3은 록킹이 불가능한 DLL 동작 초기 클럭 타이밍도.

도4는 본 발명에 따른 언록 보상기의 개념을 설명하는 클럭 타이밍도.

도5는 본 발명에 따른 언록 보상기의 블럭도.

도6은 본 발명에 따른 1/8분주기의 세부 구성도.

도7은 본 발명의 분주기를 구성하는 D-플립플롭의 세부 구성도.

도8은 본 발명에 따른 분주기의 동작 타이밍도.

도9는 본 발명에 따른 초기 클럭 제어부의 세부 구성도.

도10은 본 발명의 언록 보상기에 의해 록킹 불가한 상태에서 록킹 가능한 상태로 보상할 때의 클럭들과 제어 신호들의 타이밍도.

* 도면의 주요 부분에 대한 부호의 설명

1,3:클럭버퍼 2: 지연부

5: 1/8분주기 6: 지연부

7: 지연 모니터 8: 위상 비교기

50: 멀티플렉서 51: 초기 클럭 제어부

61 내지 67: 플립플롭 90: 데이터 전달부

100: 동기 클럭 입력부 110: 동기 클럭 차단부

120: 제어신호 발생부

상기 목적을 달성하기 위하여 본 발명은, 외부로부터 입력된 외부 클럭신호를 이용하여 각각에 대하여 각각 다른 펄스 폭을 가지는 다수의 클럭 신호를 발생하되, 제1 클럭신호, 제2 클럭신호 및 상기 제2 클럭신호가 가지는 로우레벨 펄스 폭의 2배의 펄스 폭을 가지는 제3클럭신호를 생성하는 분주기; 제1 제어신호에 응답하여 상기 분주기로부터 출력되는 제2 클럭신호 및 제3클럭신호 중 하나를 선택하는 멀티플렉서; 상기 제1 클럭신호를 지연시키고, 제2 제어신호에 응답하여 그 지연정도를 차례로 증가시키는 지연수단; 상기 지연된 제1 클럭신호의 라이징 엣지를 변화시켜 제4 클럭신호를 생성하는 지연 모니터; 외부 클럭신호 입력 초기에, 상기 제4 클럭신호의 라이징 엣지가 상기 제2 클럭신호의 로우레벨 펄스 폭 내의 타이밍에 위치하면, 상기 멀티플렉서가 제2 클럭신호를 선택하도록 하는 제1 제어신호를 발생하고, 상기 제4 클럭신호의 라이징 엣지가 상기 제2 클럭신호의 로우레벨 펄스 폭 밖의 타이밍에 위치하면, 상기 멀티플렉서가 제3클럭신호를 선택하도록 하는 제1 제어신호를 발생하는 초기 클럭 제어부; 및 상기 제4클럭신호 및 상기 멀티플렉서의 출력을 비교하여 상기 제2 제어신호를 발생하는 위상 비교기를 포함하여 이루어지는 것을 특징으로 한다.

본 발명은, 제1 클럭신호, 상기 제1 클럭신호를 반전 지연시킨 제2 클럭신호 및 상기 제2 클럭신호의 로우레벨 펄스 폭의 2배의 펄스 폭을 가지는 제3 클럭신호를 생성하는 분주기; DLL클럭 발생 초기 상태에서, 지연된 상기 제1 클럭신호와 상기 제2 클럭신호를 입력받아 이들의 위상을 비교하는 위상 비교기; 상기 위상 비교기의 출력 및 상기 제3클럭신호를 입력받아 록킹 가능 여부를 판단하는 록킹 판별 수단; 및 록킹 가능한 상태일 경우 지연된 상기 제1 클럭신호와 상기 제2 클럭신호의 위상을 비교하고, 록킹 불가능한 상태일 경우 지연된 상기 제1 클럭신호와 상기 제3클럭신호의 위상을 비교하는 위상 비교기를 포함하여 이루어지는 것을 특징으로 한다.

본 발명에 따른 언록 보상기는 DLL 동작 초기에 위상비교기 출력 신호를 이용하여 록킹 불가한 상태를 감지, 록킹 가능한 상태가 되도록 제어함으로써 임의의 환경에 따른 언록 문제를 해결하도록 구성된다. 따라서, 레지스터 제어 디지털 DLL과 같은 구조를 갖는 모든 DLL 회로에서 임의의 환경에 따라 발생 가능한 언록문제의 해결에 본 발명의 언록 보상기가 적용 또는 응용될 수 있을 것이다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명하면 다음과 같다.

먼저, 본 발명의 언록 보상기는 상기 언록 문제점을 해결하기 위해, 우선 1/8 분주기를 개량하여 Tcyc 길이의 로우레벨을 갖는 제2 비교 클럭 신호(clk_com2) 뿐만 아니라 2Tcyc 길이의 로우레벨을 갖는 부가적인 제3 비교 클럭 신호(clk_com3)를 발생하도록 한다. 그리고 DLL 동작 초기에는 제2 비교 클럭 신호(clk_com2)를 위상 비교기 입력으로(도4) 하고 상기 위상 비교기의 출력을 이용하여 록킹 가능 상태를 판단한다. 도3에서와 같은 클럭 타이밍도로 록킹 불가능 상태가 판단되면, 제2 비교 클럭 신호(clk_com2) 대신에 제3 비교 클럭 신호(clk_com3)를 위상 비교기 입력으로 바꾼다. 그러면 이때부터 위상 비교기는 지연부의 지연시간(td_dly)을 증가시키는 방향으로 제어 신호를 출력하게 되고, 제1 비교 클럭 신호(clk_com1)의 라이징 엣지가 제3 비교 클럭 신호(clk_com3)의 라이징 엣지와 동기 되어질 때까지 제1 비교 클럭 신호(clk_com1)를 계속 지연시키게 된다. 상기 동작 원리로 임의의 환경에 따라 발생 가능한 언록 문제를 해결할 수 있다.

도5는 본 발명에 따른 언록 보상기를 도시한 것으로, 초기 클럭 제어부가 부가적으로 형성된 언록 보상기를 도시하고 있다.

도5를 참조하면, 본 발명에 따른 언록 보상기는 3종류의 분주된 클럭신호(clk_div, clk_com2, clk_com3)를 출력하는 1/8 분주기(5), 제2 및 제3 비교 클럭 신호(clk_com2 및 clk_com3) 중 어느 하나를 선택하여 위상 비교기에 입력하는 2:1 멀티플렉서(50)를 포함하고 있다. 또한, 상기 언록 보상기는, DLL 동작 초기에 제1 비교 클럭 신호(clk_com1), 위상 비교기 출력(pc_out) 및 리셋(reset) 신호를 입력받아 상기 2:1 멀티플렉서(50)의 출력을 선택하는 제어신호(clk_sel)를 생성하는 초기 클럭 제어부(51)를 포함하도록 구성되어 도1의 1/8분주기를 대신하여 DLL 동작을 하도록 구성된다.

본 발명에 따른 1/8분주기는 도6에 도시된 바와 같이, 통상의 분주기와 마찬가지로 다수의 플립플롭(61 내지 67)으로 구성되어 있는데, QC 출력단은 다음 단의 D 입력단과 연결되어 있고, 각 플립플롭(61 내지 67)의 clk 및 clkb 입력단은 도1의 클럭버퍼(1)로부터 입력되는 클럭신호(clk) 및 인버터(60)에 의해 반전된 클럭신호(clkb)를 각각 입력받는다. 또한, 최종 플립플롭(67)의 Q 출력단으로부터의 출력은 인버터(68)에 의해 반전되어 각 플립플롭(61 내지 67)의 각 set단에 입력됨과 동시에, 첫 번째 플립플롭(61)의 D 입력으로 입력된다.

본 발명의 클럭신호(clk_div)는 첫 번째 플립플롭(61)의 Q출력단에서 얻어지고, 제2 비교 클럭 신호(clk_com2)는 인버터(70)를 통해 첫 번째 플립플롭(61)의 Q출력을 반전시켜 얻어지며, 제3 비교 클럭 신호(clk_com3)는 인버터(71)를 통해 두 번째 플립플롭(62)의 Q출력을 반전시켜 얻어진다.

본 발명의 분주기를 구성하는 D-플립플롭의 세부 구성도가 도7에 도시되어 있다. 도7에 도시되어 있는 바와 같이, 본 발명에 따른 D-플립플롭은 QC 출력 발생부(75)에만 셋트(set) 신호가 입력되고, Q 출력 발생부(76) 에는 셋트신호가 입력되지 않고 있다. 상기 QC 출력에만 셋트신호를 갖는 플립플롭은, 일반적인 D 플립플롭 구성에 셋트신호가 "하이"일 때 QC 출력을 "하이"로, 셋트신호가 "로우"일 때 QC 출력을 Q출력과 같도록 하는 다수 NMOS 및 PMOS 트랜지스터 그리고 인버터로 구성된다.

도5의 초기 클럭 제어부(51)의 상세도가 도9에 도시되어 있다. 도면에 도시된 바와 같이, 초기 클럭 제어부는 다수의 플립플롭, 인버터, NAND 게이트 및 NOR 게이트로 구성되어, 데이터 전달부(90), 동기 클럭 입력부(100), 동기 클럭 차단부(110) 및 선택 신호 발생부(120)로 이루어지게 된다.

상기 데이터 전달부(90)는 셋트신호를 갖는 플립플롭(91)과 리셋신호를 갖는 플립플롭(92 및 93)으로 구성되어, 초기 리셋시 각 출력단 Q1, Q2, Q3은 각각 "하이", "로우", "로우"로 초기화된다. 위상 비교기 출력(pc_out)의 입력을 받게 되면, 상기 동기 클럭 입력부(100)로부터의 클럭에 동기되어 위상 비교기 출력(pc_out)이 차례로 출력단 Q1, Q2, Q3으로 전달된다. 리셋 후 위상 비교기 출력(pc_out)이 "로우"값을 유지(록킹 가능 상태)하면, 세 클럭 후 각 출력단 Q1, Q2, Q3을 모두 "로우"를 출력하며, 위상 비교기 출력(pc_out)이 "하이"값을 유지(록킹 불가 상태)하면, 두 클럭 후 Q1, Q2, Q3을 모두 "하이"를 출력한다.

출력단 Q1, Q2, Q3 신호는 선택 신호 발생부(120)의 NAND 게이트(122)에서 부정 논리곱하고 이 NAND 게이트(122)의 출력을 인버터(121)에서 반전 시켜 멀티플렉서의 제어신호(clk_sel)를 생성하게 된다. 상기 선택 신호 발생부(120)는 리셋시 제어신호(clk_sel)를 "로우"로 출력하고, 그후 출력단 Q1, Q2, Q3이 모두 "하이"일 때(록킹 불가 상태)만 상기 선택신호(clk_sel)를 "하이"로 출력한다.

동기 클럭 차단부(110)는 상기 출력단 Q1, Q2, Q3의 각 출력을 입력받아 부정논리합 하는 NOR 게이트(113)와, 상기 NOR 게이트(113)의 출력을 반전시키는 인버터(112)와, 상기 NAND 게이트(122) 및 상기 인버터(112)의 출력을 입력받아 부정논리곱 하는 NAND 게이트(111)로 이루어져 있다. 따라서, 리셋 후 일정 시간 동안만 위상 비교기 출력(pc_out)으로부터 록킹 가능 상태인지 아닌지를 판단하여 제어신호(clk_sel)를 출력한 후, 데이터 전달부의 클럭을 차단하여 제어신호(clk_sel)를 그대로 유지하기 위한 장치로, 출력단 Q1, Q2, Q3이 모두 "로우"(록킹 가능 상태)이거나 Q1, Q2, Q3이 모두 "하이"(록킹 불가 상태)이면 동기 차단 신호(mk_out)를 "하이"로 출력한다.

동기 클럭 입력부(100)는 제1 비교 클럭 신호(clk_com1)를 반전시키는 인버터(101)와, 상기 동기 차단 신호(mk_out) 및 인버터(101)의 출력을 입력받아 부정 논리합하는 NOR 게이트(102)와 상기 NOR 게이트(102)의 출력을 반전시켜 반전 클럭 신호를 플립플롭(91 내지 93)에 제공하는 인버터(103)를 포함하고 있다. 따라서, 리셋 후 제1 비교 클럭 신호(clk_com1)를 데이터 전달부(90)의 클럭으로 입력시키고, 동기 차단 신호(mk_out)가 "하이"가 되면 데이터 전달부의 클럭으로 "하이"를 계속 유지시켜 Q1, Q2, Q3 값이 변하지 않도록 하는 역할을 한다.

도5의 1/8 분주기를 포함하고 있는 언록 보상기의 동작을 살펴보면 다음과 같다. 도8에 도시한 것과 같이, 1/8 분주기는 클럭버퍼로부터의 클럭신호(clk_buf)의 8분주된 분주신호(clk_div), 제2 비교 클럭 신호(clk_com2)(Tcyc 길이의 로우레벨을 가짐), 제3 비교 클럭 신호(clk_com3)(2*Tcyc 길이의 로우레벨을 가짐)를 출력한다. 리셋시 초기 클럭 제어부(51)의 출력인 제어신호(clk_sel)는 "로우"이므로 2:1 멀티플렉서(50)에서 제2 비교 클럭 신호(clk_com2)를 위상 비교기의 입력 클럭으로 사용한다. 리셋 후 위상 비교기 출력(pc_out)이 "로우"(록킹 가능한 클럭 타이밍도 상태)를 유지하면, 초기 클럭 제어부(51)에서 출력된 제어신호(clk_sel)는 "로우"를 출력하여 제2 비교 클럭 신호(clk_com2)가 계속하여 위상 비교기의 입력 클럭으로 사용된다. 한편, 위상 비교기 출력(pc_out)이 "하이"(록킹 불가한 클럭 타이밍도 상태)를 유지하면, 초기 클럭 제어부(51)의 출력 제어신호(clk_sel)는 "하이"를 출력하여 2:1 멀티플렉서(50)에 의해 제3 비교 클럭 신호(clk_com3)가 위상 비교기의 입력 클럭으로 바뀐다. 상기 제어신호(clk_sel)는 초기 클럭 제어부에 의해 DLL동작 초기에만 변할 수 있고 초기 클럭 제어부가 리셋되기 전까지는 하나의 값으로 계속 유지하여 이후 DLL 동작에 영향을 주지 않는다.

전술한 바와 같이, 본 발명의 언록 보상기는 이전의 록킹 불가한 클럭 타이밍도 상태를 DLL 동작 초기에 록킹 가능한 상태로 보상하여 DLL 동작을 할 수 있도록 한다. 도10은 본 발명의 언록 보상기에 의해 록킹 불가한 상태에서 록킹 가능한 상태로 보상할 때의 클럭들과 제어 신호들의 타이밍도를 나타내고 있는데, 상기 동작 특성이 잘 나타나 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명의 언록 보상기는 DLL 동작 초기에 위상 비교기 출력으로 록킹 불가한 clock 타이밍도 상태를 감지하여 록킹 가능한 clock 타이밍도 상태로 보상하여 DLL 동작을 시작하도록 한 장치로써, 레지스터 제어 디지털 DLL에서 임의의 환경 따라 발생 가능한 언록 문제점을 근본적으로 해결함으로써 어떠한 환경에서도 안정된 DLL클럭을 생성할 수 있는 효과가 있다.

Claims

외부로부터 입력된 외부 클럭신호를 이용하여 각각에 대하여 각각 다른 펄스 폭을 가지는 다수의 클럭 신호를 발생하되, 제1 클럭신호, 제2 클럭신호 및 상기 제2 클럭신호가 가지는 로우레벨 펄스 폭의 2배의 펄스 폭을 가지는 제3클럭신호를 생성하는 분주기;

제1 제어신호에 응답하여 상기 분주기로부터 출력되는 제2 클럭신호 및 제3클럭신호 중 하나를 선택하는 멀티플렉서;

상기 제1 클럭신호를 지연시키고, 제2 제어신호에 응답하여 그 지연정도를 차례로 증가시키는 지연수단;

상기 지연된 제1 클럭신호의 라이징 엣지를 변화시켜 제4 클럭신호를 생성하는 지연 모니터;

외부 클럭신호 입력 초기에, 상기 제4 클럭신호의 라이징 엣지가 상기 제2 클럭신호의 로우레벨 펄스 폭 내의 타이밍에 위치하면, 상기 멀티플렉서가 제2 클럭신호를 선택하도록 하는 제1 제어신호를 발생하고, 상기 제4 클럭신호의 라이징 엣지가 상기 제2 클럭신호의 로우레벨 펄스 폭 밖의 타이밍에 위치하면, 상기 멀티플렉서가 제3클럭신호를 선택하도록 하는 제1 제어신호를 발생하는 초기 클럭 제어부; 및

상기 제4클럭신호 및 상기 멀티플렉서의 출력을 비교하여 상기 제2 제어신호를 발생하는 위상 비교기를 포함하여 이루어지는 것을 특징으로 하는 DLL클럭 발생기 회로.
제1항에 있어서,

상기 초기 클럭 제어부는,

클럭에 동기되어 상기 위상 비교기의 출력을 차례로 전달하여 제1 내지 제3 출력을 발생하는 데이터 전달 수단;

상기 데이터 전달 수단에 제1 및 제2 동기클럭을 제공하는 동기 클럭 발생부;

상기 데이터 전달 수단에서 제공되는 제1 내지 제3 출력을 각각 입력받아 상기 제1 제어신호를 출력하는 선택신호 발생부; 및

상기 데이터 전달 수단에서 제공되는 제1 내지 제3 출력 및 상기 선택신호 발생부의 출력을 입력받아 상기 동기 클럭 발생부의 동기신호를 제어하는 동기 클럭 차단부를 포함하여 이루어지는 것을 특징으로 하는 DLL클럭 발생기 회로.
제2항에 있어서,

상기 선택신호 발생부는,

상기 데이터 전달부의 제1 내지 제3 출력을 입력받아 부정논리곱하는 제1 NAND 게이트; 및

상기 NAND 게이트의 출력을 반전시켜 상기 제1 제어신호를 발생하는 제1 인버터를 포함하여 이루어지는 것을 특징으로 하는 DLL클럭 발생기 회로.
제3항에 있어서,

상기 동기 클럭 차단부는,

상기 데이터 전달부의 제1 내지 제3 출력을 입력받아 부정논리합하는 NOR 게이트;

상기 NOR 게이트의 출력을 반전시키는 제2 인버터; 및

상기 제1 NAND 게이트의 출력 및 상기 제2 인버터의 출력을 입력 부정논리곱하는 제2 NAND 게이트를 포함하여 이루어지는 것을 특징으로 하는 DLL클럭 발생기 회로.
제4항에 있어서,

상기 동기 클럭 발생부는,

상기 제4클럭신호를 반전시키는 제3인버터; 및

상기 제3인버터의 출력 및 상기 동기 클럭 차단부의 출력 신호를 입력받아 부정논리곱하는 제3NAND 게이트를 포함하여 이루어지는 것을 특징으로 하는 DLL클럭 발생기 회로.
제1 클럭신호, 상기 제1 클럭신호를 반전 지연시킨 제2 클럭신호 및 상기 제2 클럭신호의 로우레벨 펄스 폭의 2배의 펄스 폭을 가지는 제3 클럭신호를 생성하는 분주기;

DLL클럭 발생 초기 상태에서, 지연된 상기 제1 클럭신호와 상기 제2 클럭신호를 입력받아 이들의 위상을 비교하는 위상 비교기;

상기 위상 비교기의 출력 및 상기 제3클럭신호를 입력받아 록킹 가능 여부를 판단하는 록킹 판별 수단; 및

록킹 가능한 상태일 경우 지연된 상기 제1 클럭신호와 상기 제2 클럭신호의 위상을 비교하고, 록킹 불가능한 상태일 경우 지연된 상기 제1 클럭신호와 상기 제3클럭신호의 위상을 비교하는 위상 비교기를 포함하여 이루어지는 것을 특징으로 하는 DLL클럭 발생기 회로.
제6항에 있어서,

상기 록킹 판별 수단은,

클럭에 동기되어 상기 위상 비교기의 출력을 차례로 전달하여 제1 내지 제3 출력을 발생하는 데이터 전달 수단;

상기 데이터 전달 수단에 제1 및 제2 동기클럭을 제공하는 동기 클럭 발생부;

상기 데이터 전달 수단에서 제공되는 제1 내지 제3 출력을 각각 입력받아 상기 제1 제어신호를 출력하는 선택신호 발생부; 및

상기 데이터 전달 수단에서 제공되는 제1 내지 제3 출력 및 상기 선택신호 발생부의 출력을 입력받아 상기 동기 클럭 발생부의 동기신호를 제어하는 동기 클럭 차단부를 포함하여 이루어지는 것을 특징으로 하는 DLL클럭 발생기 회로.
제7항에 있어서,

상기 선택신호 발생부는,

상기 데이터 전달부의 제1 내지 제3 출력을 입력받아 부정논리곱하는 제1 NAND 게이트; 및

상기 NAND 게이트의 출력을 반전시켜 상기 제1 제어신호를 발생하는 제1 인버터를 포함하여 이루어지는 것을 특징으로 하는 DLL클럭 발생기 회로.
제8항에 있어서,

상기 동기 클럭 차단부는,

상기 데이터 전달부의 제1 내지 제3 출력을 입력받아 부정논리합하는 NOR 게이트;

상기 NOR 게이트의 출력을 반전시키는 제2 인버터; 및

상기 제1 NAND 게이트의 출력 및 상기 제2 인버터의 출력을 입력 부정논리곱하는 제2 NAND 게이트를 포함하여 이루어지는 것을 특징으로 하는 DLL클럭 발생기 회로.
제9항에 있어서,

상기 동기 클럭 발생부는,

상기 제3클럭신호를 반전시키는 제3인버터; 및

상기 제3인버터의 출력 및 상기 동기 클럭 차단부의 출력 신호를 입력받아 부정논리곱하는 제3NAND 게이트를 포함하여 이루어지는 것을 특징으로 하는 DLL클럭 발생기 회로.