JPH11120768A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH11120768A
JPH11120768A JP9277387A JP27738797A JPH11120768A JP H11120768 A JPH11120768 A JP H11120768A JP 9277387 A JP9277387 A JP 9277387A JP 27738797 A JP27738797 A JP 27738797A JP H11120768 A JPH11120768 A JP H11120768A
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JP
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circuit
delay
integrated circuit
delay time
semiconductor integrated
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JP9277387A
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Yoshihisa Iwata
佳久 岩田
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Toshiba Corp
Original Assignee
Toshiba Corp
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Abstract

(57)【要約】 【課題】電源ノイズに対して強く、動作周波数が広いデ
ジタル型のＤＬＬ回路を内蔵した半導体集積回路を提供
する。 【解決手段】デジタル型の遅延位相同期ループ回路を内
蔵した半導体集積回路において、遅延位相同期ループ回
路は、１個またはカスケード接続された複数個の単位遅
延素子からなり、集積回路内部のクロック信号を遅延さ
せる遅延素子１１と、遅延素子の遅延時間を制御するた
めの遅延時間制御データを格納するためのレジスタ回路
１２とを具備し、遅延素子の遅延時間を制御して遅延素
子の出力信号が外部クロック信号入力に同期するように
制御する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、同期型の半導体集
積回路に係り、特に集積回路内部のクロック信号を外部
クロック信号入力に同期させるように遅延させるための
デジタル型の遅延位相同期ループ（Delay Locked Loop
；ＤＬＬ）回路に関するもので、例えば同期型のダイ
ナミックメモリの高速品に使用される。
【０００２】
【従来の技術】同期型のダイナミックメモリ、特に高速
品においては、内部のクロック信号を外部クロック信号
入力に同期させるように遅延させるためにＤＬＬ回路が
用いられている。このＤＬＬ回路には、アナログ型と、
デジタル型の２種類がある。
【０００３】以下、アナログ型のＤＬＬ回路、デジタル
型のＤＬＬ回路のそれぞれの特徴を説明する。アナログ
型のＤＬＬ回路は、遅延素子へ印加するバイアス電圧あ
るいはバイアス電流を制御することによって遅延時間を
制御するように構成されている。
【０００４】このようにバイアス電圧あるいはバイアス
電流によって遅延時間を制御するので、デジタル型のＤ
ＬＬ回路と比べてクロック信号の周波数の大きな範囲に
対応できる（動作周波数が広い）という特徴を持つ。
【０００５】しかし、電源線、接地線の電位の揺れ（電
源ノイズ）により遅延素子の遅延時間が変動するので、
再度、外部クロック信号の位相に合わ直すための時間が
必要になる。
【０００６】また、内部クロック信号の外部クロック信
号に対する位相ずれをクロック信号の１サイクル毎にサ
ンプリングして位相が合うまでバイアス電圧あるいはバ
イアス電流を制御するので、同期がとれるまでの所要時
間が長くなる。
【０００７】即ち、アナログ型のＤＬＬ回路は、動作周
波数は広いが、ノイズに弱く、位相合わせをしながら遅
延時間を制御するので同期がとれるまでの所要時間が長
い。一方、従来のデジタル型のＤＬＬ回路は、遅延素子
を構成する単位遅延素子の使用個数を制御することによ
って遅延時間を変化させるように構成されている。
【０００８】上記単位遅延素子の使用個数をデジタル的
に記憶しておくことにより、信号ノイズ、特に電源線、
接地線の電位の揺れ（電源ノイズ）に対してアナログ型
のＤＬＬ回路よりも強いという利点がある。
【０００９】また、特に、Measure Controlled DLL（Ｍ
ＣＤＬＬ）や Synchronous MirrorDelay と称されるデ
ジタル型のＤＬＬ回路は、内部クロック信号の外部クロ
ック信号に対する位相ずれの測定をクロック信号の１サ
イクルで完了し、その測定結果に応じて単位遅延素子の
使用個数を決定するようにフィードバック制御すること
が可能であるので、外部クロック信号の位相に合わせる
時間（同期がとれるまでの所要時間）が非常に短くて済
む（原理的には２サイクルで可能である）。
【００１０】しかし、従来のデジタル型のＤＬＬ回路
は、単位遅延素子の使用個数で決まる遅延時間以上の遅
延時間を実現できないので、アナログ型のＤＬＬ回路と
比べて動作周波数が狭い。
【００１１】
【発明が解決しようとする課題】上記したように従来の
デジタル型のＤＬＬ回路は、遅延素子を構成する単位遅
延素子の使用個数を制御するので、単位遅延素子の使用
個数で決まる遅延時間以上の遅延時間を実現できず、動
作周波数が狭いという問題があった。
【００１２】本発明は上記の問題点を解決すべくなされ
たもので、電源ノイズに対して強く、動作周波数が広い
デジタル型のＤＬＬ回路を内蔵した半導体集積回路を提
供することを目的とする。
【００１３】
【課題を解決するための手段】本発明は、デジタル型の
遅延位相同期ループ回路を内蔵した半導体集積回路にお
いて、前記遅延位相同期ループ回路は、１個またはカス
ケード接続された複数個の単位遅延素子からなり、集積
回路内部のクロック信号を遅延させる遅延素子と、前記
遅延素子の遅延時間を制御するための遅延時間制御デー
タを格納するためのレジスタ回路とを具備し、前記遅延
素子の遅延時間を制御して遅延素子の出力信号が外部ク
ロック信号入力に同期するように制御することを特徴と
する。
【００１４】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明の半導体集
積回路に設けられたデジタル型ＤＬＬ回路の一例を示す
ブロック図である。
【００１５】図１において、１１は１個またはカスケー
ド接続された複数個の単位遅延素子からなり、集積回路
内部のクロック信号が入力し、これを遅延させる遅延素
子である。
【００１６】１２は前記遅延素子の遅延時間を制御する
ための遅延時間制御データを格納し、遅延素子へ供給す
るためのレジスタ回路である。図２は、図１中の遅延素
子１１の一例を示す回路図である。
【００１７】この遅延素子は、内部クロック信号が入力
するＣＭＯＳインバータ２１と、このＣＭＯＳインバー
タの出力ノードと接地電位（Ｖss）のノード（Ｖssノー
ド）との間に接続された遅延用の容量２２と、前記ＣＭ
ＯＳインバータの出力ノードと接地ノードとの間で互い
に並列に接続され、それぞれスイッチ素子２３と容量２
４とが直列に接続された複数（本例では３個）のスイッ
チ付き容量２５１〜２ｔ５３とを有する。
【００１８】上記３個のスイッチ付き容量２５１〜２ｔ
５３の各スイッチ素子２３は、例えばＮＭＯＳトランジ
スタからなり、それぞれのゲートに対応して遅延時間制
御データの各ビット信号（本例ではＳ1 〜Ｓ3 ）が与え
られることにより導通制御される。
【００１９】これにより、制御データのビット信号Ｓ1
〜Ｓ3 の内容に応じてスイッチ付き容量２５１〜２ｔ５
３の各容量２４がＣＭＯＳインバータ２１の出力ノード
に接続制御されることにより、遅延容量の大きさが可変
制御され、遅延素子の遅延時間が制御される。
【００２０】なお、前記レジスタ回路１２は、集積回路
内部で決定される遅延時間制御データを格納するように
構成してもよいが、本例では、後で詳細に説明するよう
に、例えば集積回路のテストモードの時に外部から入力
される遅延時間制御データを格納し得るように構成され
ている。
【００２１】この場合、上記制御データ入力は必要に応
じて変更される。例えば多数の集積回路チップを同時に
テストする際、テスターのクロック信号源から多数のチ
ップにクロック信号を供給するので上記クロック信号源
の負荷が重くなるが、集積回路チップの動作周波数を低
下させるようにデジタル型ＤＬＬ回路の遅延特性を制御
するために制御データ入力が変更される。
【００２２】そして、最終的に確定された遅延時間制御
データは、必要に応じて（例えば最終製品として出荷す
る際に）固定し得るように構成されている。即ち、図１
のデジタル型ＤＬＬ回路によれば、遅延素子１１の遅延
時間設定制御データをレジスタ回路１２に格納してお
き、この制御データにより遅延素子１１の遅延時間を位
相合わせの対象であるクロック信号の周波数に応じて適
切な値に制御する。
【００２３】この場合、一般に、デジタル型ＤＬＬ回路
の使用周波数は決まっているので、所望の位相同期のた
めの遅延時間制御動作が可能になる、換言すれば、デジ
タル型ＤＬＬ回路の動作周波数帯が広くなる。
【００２４】また、図１のデジタル型ＤＬＬ回路によれ
ば、遅延時間設定制御データをデジタル的に記憶してお
くので、従来のデジタル型ＤＬＬ回路と同様に、信号ノ
イズ、特に電源線、接地線の電位の揺れ（電源ノイズ）
に対してアナログ型のＤＬＬ回路よりも強いという利点
がある。
【００２５】なお、図１の回路に、遅延素子１１のクロ
ック信号出力と外部クロック信号入力との位相を比較す
る位相比較回路と、この位相比較回路の比較出力に応じ
て遅延時間設定制御データを可変制御する回路とを付加
してMeasure Controlled DLL（ＭＣＤＬＬ）や Synchro
nous Mirror Delay と称されるデジタル型ＤＬＬ回路を
構成し、内部クロック信号の外部クロック信号に対する
位相ずれの測定をクロック信号の１サイクルで完了し、
その測定結果に応じて単位遅延素子の遅延時間を決定す
るようにフィードバック制御することにより、外部クロ
ック信号の位相に合わせる時間（同期がとれるまでの所
要時間）が非常に短くて済む（原理的には２サイクルで
可能である）。
【００２６】図３は、図１中の遅延時間制御データ格納
用のレジスタ回路１２に集積回路外部から制御データを
入力する動作を含むテストモードに入る（エントリー）
ための動作波形の一例を示している。
【００２７】即ち、コマンド入力として、／ＣＡＳ（Co
lumn Address Stobe；カラムアドレスストローブ）信
号、／ＲＡＳ（Row Address Stobe ；ロウアドレススト
ローブ）信号の順に活性化した後に／ＷＥ（Write Enab
le；ライトイネーブル）信号が活性化すると、集積回路
がテストモードに設定される。
【００２８】この入力状態で、集積回路の外部入力端子
（例えばデータ入／出力ピン）から遅延時間設定制御デ
ータが入力すると、この制御データ入力がバッファ回路
（図示せず）を介して前記レジスタ回路１２に格納され
るように制御される。
【００２９】なお、前記入力状態を認識してテストモー
ドに設定し、制御データ入力を許可制御するための制御
データ入力イネーブル信号（Ｅntry、／Ｅntry）を活性
化させるを制御する動作は、集積回路内部のコマンドデ
コーダ（図示せず）により行われる。
【００３０】図４は、図１中の遅延素子１１の他の例を
示す回路図である。この遅延素子は、内部クロック信号
が入力するＣＭＯＳインバータ４１と、このＣＭＯＳイ
ンバータの出力ノードと遅延素子出力ノード４２との間
に接続され、互いに並列接続されたＰＭＯＳトランジス
タ４３１、ＮＭＯＳトランジスタ４３２からなるＣＭＯ
Ｓトランスファゲート型の可変抵抗素子４３と、前記遅
延素子出力ノード４２と接地ノードとの間に接続された
遅延用の容量４４とを有する。
【００３１】上記ＰＭＯＳトランジスタ４３１、ＮＭＯ
Ｓトランジスタ４３２の各ゲートには、対応して第１の
可変制御電圧生成回路４５ａからの第１の可変制御電圧
ＶＰ、第２の可変制御電圧生成回路４５ｂからの第２の
可変制御電圧ＶＮが印加される。
【００３２】上記第１の可変制御電圧成回路４５ａは、
電源電圧Ｖccを分割する抵抗ストリング回路４５１と、
この抵抗ストリング回路の複数の分圧ノードに対応して
各一端が接続され、各他端が第１の可変制御電圧出力ノ
ードに共通接続された複数（本例では３個）のＣＭＯＳ
トランスファゲート回路４５１〜４５３とからなる。
【００３３】上記３個のＣＭＯＳトランスファゲート回
路４５１〜４５３は、それぞれＰＭＯＳトランジスタお
よびＮＭＯＳトランジスタが並列接続されてなり、それ
ぞれ対応して相補的な制御信号（／Ｓ1 、Ｓ1 ）、（／
Ｓ2 、Ｓ2 ）、（／Ｓ3 、Ｓ3 ）によりスイッチング制
御される。
【００３４】前記第２の可変制御電圧成回路４５ｂは、
上記第１の可変制御電圧成回路４５と比べて、構成は同
様であるが、３個のＣＭＯＳトランスファゲート回路４
５１〜４５３と制御信号（／Ｓ1 、Ｓ1 ）、（／Ｓ2 、
Ｓ2 ）、（／Ｓ3 、Ｓ3 ）との対応関係が逆であるる。
つまり、３個のＣＭＯＳトランスファゲート回路４５１
〜４５３はそれぞれ対応して相補的な制御信号（／Ｓ3
、Ｓ3 ）、（／Ｓ2 、Ｓ2 、（／Ｓ1 、Ｓ1 ）により
スイッチング制御される点が異なる。
【００３５】これにより、制御信号Ｓ1 、Ｓ2 、Ｓ3 の
内容に応じて第１の可変制御電圧ＶＰおよび第２の可変
制御電圧ＶＮの大きさが逆方向に変化し、この第１の可
変制御電圧ＶＰおよび第２の可変制御電圧ＶＮに応じて
前記可変抵抗素子４３のＰＭＯＳトランジスタ４３１、
ＮＭＯＳトランジスタ４３２の抵抗値の大きさが同じ方
向に変化するようになる。
【００３６】図５は、図１中のレジスタ回路１２の代表
的に１ビット分（１ビットレジスタ回路）を取り出して
その一例を示している。なお、図５のレジスタ回路を有
するデジタル型ＤＬＬ回路は、例えば同期型（シンクロ
ナス）ＤＲＡＭに適用される場合を想定し、電源投入
（パワーオン）直後の初期状態においてデジタル型ＤＬ
Ｌ回路が外部クロック入力に対して非同期状態になるよ
うに構成されている。
【００３７】即ち、図５において、遅延時間制御データ
が入力する入力ノード５１は、制御データ入力制御用の
ＣＭＯＳトランスファゲート５２を介してラッチ回路５
３の入力ノードに接続されている。
【００３８】５４はインバータ回路、５５はＣＭＯＳト
ランスファゲート、５６は制御ビット信号出力ノード、
５７は前記ラッチ回路５３に対応して設けられている固
定データ出力回路、５８は固定化制御信号発生回路、６
０はパワーオンリセット信号発生回路である。
【００３９】上記制御データ入力制御用のＣＭＯＳトラ
ンスファゲート５２は、テストモードにエントリーした
状態の時に制御データ入力イネーブル信号（Ｅntry、／
Ｅntry）が活性化されることにより導通状態に制御され
る。
【００４０】前記ラッチ回路５３は、遅延時間制御デー
タの１ビット分を格納するものであり、その出力側のイ
ンバータ回路５４と制御ビット信号出力ノード５６との
間には、後述する固定化制御信号（Ｆix、／Ｆix）が対
応して“Ｌ”／“Ｈ”レベルの時に導通状態に制御され
るＣＭＯＳトランスファゲート５５が接続されている。
【００４１】固定データ出力回路５７は、Ｖccノードと
Ｖssノードとの間に直列接続されたＰＭＯＳトランジス
タ５７１およびフューズ素子５７２と、上記ＰＭＯＳト
ランジスタおよびフューズ素子の直列接続ノードに接続
された二段のインバータ回路５７３、５７４と、後段の
インバータ回路５７４の出力ノードと前記制御ビット信
号出力ノード６７との間に接続され、固定化制御信号
（Ｆix、／Ｆix）が対応して“Ｈ”／“Ｌ”レベルの時
に導通状態に制御されるＣＭＯＳトランスファゲート５
７５とからなる。
【００４２】固定化制御信号発生回路５８は、１ビット
レジスタ回路の出力データの固定化を制御するための固
定化制御信号（Ｆix、／Ｆix）を発生するためのもので
ある。この回路は、Ｖccが与えられるＶccノードとＶss
ノードとの間に直列接続されたＰＭＯＳトランジスタ５
８１およびフューズ素子５８２と、上記ＰＭＯＳトラン
ジスタおよびフューズ素子の直列接続ノードに接続され
た三段のインバータ回路５８３〜５８５とからなり、二
段目のインバータ回路、三段目のインバータ回路の各出
力信号が対応して前記固定化制御信号（Ｆix、／Ｆix）
となる。
【００４３】図６は、図５中のパワーオンリセット信号
発生回路６０の一例を示す。このパワーオンリセット信
号発生回路は、ＶccノードとＶssノードとの間に直列接
続された抵抗素子６１および例えば２個のダイオード６
２、６３と、上記抵抗素子および２個のダイオードの直
列接続ノードに接続された二段のインバータ回路６４、
６５とからなる。そして、電源投入直後に一時的に活性
状態（例えば“Ｈ”レベル）になるパワーオンリセット
信号／ＰＯＮを発生する。
【００４４】次に、図５、図６の回路の動作を説明す
る。いま、固定化制御信号発生回路５８のフューズ素子
５８２および固定データ出力回路５７のフューズ素子５
７２は切断されていない状態を考える。
【００４５】まず、電源投入直後には、パワーオンリセ
ット信号／ＰＯＮが一時的に“Ｈ”レベルになる。この
時、固定データ出力回路５７では、そのＰＭＯＳトラン
ジスタ５７１がオフ状態であり、初段インバータ回路５
７３の入力はフューズ素子５７２を介してＶssレベル
（“Ｌ”レベル）が与えられているので、後段インバー
タ回路５７４の出力は“Ｌ”レベルになる。
【００４６】また、この時、固定化制御信号発生回路５
８では、そのＰＭＯＳトランジスタ５８１がオフ状態で
あり、初段インバータ回路５８３の入力はフューズ素子
５８２を介してＶssレベル（“Ｌ”レベル）が与えられ
ているので、固定化制御信号（Ｆix、／Ｆix）出力は対
応して“Ｌ”／“Ｈ”レベルになる。
【００４７】これにより、ラッチ回路出力側のＣＭＯＳ
トランスファゲート５５は導通状態に制御されるが、固
定データ出力回路５７のＣＭＯＳトランスファゲート５
７５は非導通状態である。従って、図５の１ビットレジ
スタ回路の出力ノードには、この時点でのラッチ回路５
３のデータがインバータ回路５４に反転されたデータが
現われる。
【００４８】この後、電源投入後の電圧レベル安定状態
の時には、パワーオンリセット信号／ＰＯＮが“Ｌ”レ
ベルになる。しかし、この時、固定データ出力回路５７
では、初段インバータ回路５７３の入力はフューズ素子
５７２を介してＶssレベル（“Ｌ”レベル）が与えられ
ているので、後段インバータ回路５７４の出力は“Ｌ”
レベルのままである。また、固定化制御信号発生回路５
８では、初段インバータ回路５８３の入力はフューズ素
子５８２を介してＶssレベルが与えられているので、固
定化制御信号（Ｆix、／Ｆix）出力は変化しない。従っ
て、ラッチ回路出力側のＣＭＯＳトランスファゲート５
４は導通状態、固定データ出力回路５７のＣＭＯＳトラ
ンスファゲート５７５は非導通状態のまま変化せず、図
５の１ビットレジスタ回路の出力ノードには、この時点
でのラッチ回路５３のデータがインバータ回路５４に反
転されたデータが現われる。
【００４９】制御データを設定する場合には、固定デー
タ出力回路５７のフューズ素子５７２を切断する。これ
により、固定データ出力回路５７は、ＰＭＯＳトランジ
スタ５７１が導通状態の時には初段インバータ回路５７
３の入力はＶccレベル（“Ｈ”レベル）が与えられるの
で、後段インバータ回路５７４の出力は“Ｈ”レベルに
なる。
【００５０】この状態において、入力ノード５１から制
御データが入力されると、この時に活性化されている制
御データ入力イネーブル信号（Ｅntry、／Ｅntry）によ
り導通状態に制御されているＣＭＯＳトランスファゲー
ト５２を介してラッチ回路５３に取り込まれる。即ち、
前記ラッチ回路５３には、集積回路のテストモードの時
に外部から入力される遅延時間制御データを格納するこ
とが可能である。
【００５１】この時、固定化制御信号（Ｆix、／Ｆix）
出力が対応して“Ｌ”／“Ｈ”レベルになっているの
で、ラッチ回路出力側のＣＭＯＳトランスファゲート５
４は導通状態、固定データ出力回路５７のＣＭＯＳトラ
ンスファゲート５７５は非導通状態のまま変化せず、図
５の１ビットレジスタ回路の出力ノードには、この時点
でのラッチ回路５３の記憶データがインバータ回路５４
に反転されたデータが現われる。
【００５２】前記したように集積回路のテストモードの
時に外部から入力される遅延時間制御データは、必要に
応じて変更され、最終的に確定された遅延時間制御デー
タは、必要に応じて固定される。
【００５３】この制御データの固定のために、前記固定
化制御信号発生回路５８のフューズ素子５８２が切断さ
れるものであり、切断された状態での動作について以下
に説明する。
【００５４】即ち、まず、電源投入直後における動作
は、パワーオンリセット信号／ＰＯＮが一時的に“Ｈ”
レベルになるので、固定化制御信号発生回路５８では、
そのＰＭＯＳトランジスタ５８１がオフ状態であり、固
定化制御信号（Ｆix、／Ｆix）出力は対応して“Ｌ”／
“Ｈ”レベルになる。
【００５５】この後、電源投入後の電圧レベル安定状態
の時には、パワーオンリセット信号／ＰＯＮが“Ｌ”レ
ベルになり、固定化制御信号発生回路５８では、ＰＭＯ
Ｓトランジスタ５８１が導通状態になり、初段インバー
タ回路５８３の入力は上記ＰＭＯＳトランジスタ５８１
を介してＶccレベル（“Ｈ”レベル）が与えられている
ので、固定化制御信号（Ｆix、／Ｆix）出力は対応して
“Ｈ”／“Ｌ”レベルに反転する。これにより、前記ラ
ッチ回路出力側のＣＭＯＳトランスファゲート５４は非
導通状態に反転し、前記固定データ出力回路５７のＣＭ
ＯＳトランスファゲート５７５は導通状態に反転する。
【００５６】この時、前記固定データ出力回路５７で
は、ＰＭＯＳトランジスタ５７１が導通状態になり、初
段インバータ回路５７３の入力は上記ＰＭＯＳトランジ
スタ５７１を介してＶccレベル（“Ｈ”レベル）が与え
られているので、後段インバータ回路５７４の出力は
“Ｈ”レベルになる。
【００５７】従って、図５の１ビットレジスタ回路の出
力ノードには、固定データ出力回路５７の“Ｈ”レベル
出力が現われ、それに固定される。図７は、本発明の適
用例に係る同期型ＤＲＡＭの一部の構成を概略的に示し
ている。
【００５８】図７において、８１は、外部からクロック
信号ＣＬＫおよび制御信号ＣＫＥが入力するクロック入
力バッファである。８２は、外部からアドレス信号Ａ0
〜Ａｍが入力し、前記クロック入力バッファ８１の出力
信号に同期してバッファ増幅するアドレスバッファであ
る。
【００５９】８３は、各種の外部制御信号（／ＲＡＳ、
／ＣＡＳ、／ＷＥ、ＣＫＥ、チップ・セレクト信号／Ｃ
Ｓ、アドレス信号の最上位ビットＡｍ）が入力し、前記
クロック入力バッファ８１の出力信号に同期してデコー
ドするコマンド・デコーダ。
【００６０】８４は、前記コマンド・デコーダ８３のデ
コード出力信号が入力し、前記クロック入力バッファ８
１の出力信号に同期して各種の内部制御信号を発生する
制御信号発生回路である。
【００６１】８５は、リフレッシュアドレス信号を生成
するリフレッシュカウンタである。８６は、通常動作モ
ード／セルフリフレッシュモードに応じて前記アドレス
バッファ８２の出力信号／前記リフレッシュカウンタ８
５の出力信号（リフレッシュアドレス信号）をラッチす
るアドレスラッチ回路である。
【００６２】８７は、前記アドレスラッチ回路８６の出
力信号が入力し、前記制御信号発生回路８４の出力信号
によりデコード動作の可否が制御され、デコード出力信
号により対応するロウ選択を行うロウデコーダである。
【００６３】８８はメモリセルアレイ、８９はセンスア
ンプ、９０はカラムデコーダ・カラムスイッチ、９１は
入／出力ゲート、９２は入／出力バッファ、９３は入／
出力端子である。
【００６４】さらに、テストモードの時に、前記入／出
力端子９３から入／出力バッファ９２を介して入力する
制御データを格納し、内部クロック信号と外部クロック
信号入力との同期をとるために、前記したようなデジタ
ル型ＤＬＬ回路９４が例えば前記クロック入力バッファ
８１の内部に設けられている。
【００６５】
【発明の効果】上述したように本発明によれば、電源ノ
イズに対して強く、動作周波数が広いデジタル型のＤＬ
Ｌ回路を内蔵した半導体集積回路を提供することができ
る。
【図面の簡単な説明】
【図１】本発明の半導体集積回路に設けられたデジタル
型ＤＬＬ回路の一例を示すブロック図。
【図２】図１中の遅延素子の一例を示す回路図。
【図３】図１中の遅延時間制御データ格納用のレジスタ
回路に集積回路外部から制御データを入力する動作を含
むテストモードに入る（エントリー）ための動作波形の
一例を示す図。
【図４】図１中の遅延素子の他の例を示す回路図。
【図５】図１中のレジスタ回路の代表的に１ビット分
（１ビットレジスタ回路）を取り出してその一例を示す
回路図。
【図６】図５中のパワーオンリセット信号発生回路の一
例を示す回路図。
【図７】本発明の適用例に係る同期型ＤＲＡＭの一例の
全体構成を概略的に示すブロック図。
【符号の説明】
１１…遅延素子、 １２…レジスタ回路。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 デジタル型の遅延位相同期ループ回路を
    内蔵した半導体集積回路において、前記遅延位相同期ル
    ープ回路は、 １個またはカスケード接続された複数個の単位遅延素子
    からなり、集積回路内部のクロック信号を遅延させる遅
    延素子と、 前記遅延素子の遅延時間を制御するための遅延時間制御
    データを格納するためのレジスタ回路とを具備し、 前記遅延素子の遅延時間を制御して遅延素子の出力信号
    が外部クロック信号入力に同期するように制御すること
    を特徴とする半導体集積回路。
  2. 【請求項２】 請求項１記載の半導体集積回路におい
    て、 前記レジスタ回路は、集積回路のテストモードの時に外
    部から入力される遅延時間制御データが格納されること
    を特徴とする半導体集積回路。
  3. 【請求項３】 請求項２記載の半導体集積回路におい
    て、 前記外部から入力される遅延時間制御データはテストモ
    ードの時に変更されることを特徴とする半導体集積回
    路。
  4. 【請求項４】 請求項２または３記載の半導体集積回路
    において、 前記レジスタ回路は、前記遅延素子へ出力する遅延時間
    制御データを固定可能であることを特徴とする半導体集
    積回路。
  5. 【請求項５】 請求項１乃至４のいずれか１項に記載の
    半導体集積回路において、 前記デジタル型の遅延位相同期ループ回路は、同期型の
    ダイナミックメモリのクロック信号発生回路内に設けら
    れていることを特徴とする半導体集積回路。
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11316620A (ja) * 1997-11-21 1999-11-16 Hyundai Electronics Ind Co Ltd 半導体素子のクロック補償装置
WO2000022626A1 (en) * 1998-10-13 2000-04-20 Fujitsu Limited Semiconductor device
US6255870B1 (en) 1998-12-30 2001-07-03 Hyundai Electronics Industries Co., Ltd. Apparatus for compensating locking error in high speed memory device with delay locked loop
US6342801B1 (en) 1999-06-29 2002-01-29 Hyundai Electronics Industries Co., Ltd. Duty cycle correction circuit of delay locked loop
KR100403106B1 (ko) * 2000-04-18 2003-10-23 닛본 덴끼 가부시끼가이샤 Ｄｌｌ 회로
US6768361B2 (en) 2001-12-21 2004-07-27 Hynix Semiconductor Inc. Clock synchronization circuit
US6919745B2 (en) 2001-08-08 2005-07-19 Hynix Semiconductor Inc. Ring-resister controlled DLL with fine delay line and direct skew sensing detector
US6980040B2 (en) 2003-04-29 2005-12-27 Hynix Semiconductor Inc. Delay adjusting apparatus providing different delay times by producing a plurality of delay control signals
JP2006352826A (ja) * 2005-06-17 2006-12-28 Asahi Kasei Microsystems Kk 遅延回路
JP2011139436A (ja) * 2009-12-31 2011-07-14 Lg Display Co Ltd 位相同期ループのジッタ検出方法及び装置
CN113054976A (zh) * 2021-03-05 2021-06-29 南京大学 一种适用于地址编码的spad阵列

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11316620A (ja) * 1997-11-21 1999-11-16 Hyundai Electronics Ind Co Ltd 半導体素子のクロック補償装置
WO2000022626A1 (en) * 1998-10-13 2000-04-20 Fujitsu Limited Semiconductor device
US6498522B2 (en) 1998-10-13 2002-12-24 Fujitsu Limited Semiconductor device
US6255870B1 (en) 1998-12-30 2001-07-03 Hyundai Electronics Industries Co., Ltd. Apparatus for compensating locking error in high speed memory device with delay locked loop
US6342801B1 (en) 1999-06-29 2002-01-29 Hyundai Electronics Industries Co., Ltd. Duty cycle correction circuit of delay locked loop
KR100403106B1 (ko) * 2000-04-18 2003-10-23 닛본 덴끼 가부시끼가이샤 Ｄｌｌ 회로
US6919745B2 (en) 2001-08-08 2005-07-19 Hynix Semiconductor Inc. Ring-resister controlled DLL with fine delay line and direct skew sensing detector
US6768361B2 (en) 2001-12-21 2004-07-27 Hynix Semiconductor Inc. Clock synchronization circuit
US6980040B2 (en) 2003-04-29 2005-12-27 Hynix Semiconductor Inc. Delay adjusting apparatus providing different delay times by producing a plurality of delay control signals
JP2006352826A (ja) * 2005-06-17 2006-12-28 Asahi Kasei Microsystems Kk 遅延回路
JP2011139436A (ja) * 2009-12-31 2011-07-14 Lg Display Co Ltd 位相同期ループのジッタ検出方法及び装置
CN113054976A (zh) * 2021-03-05 2021-06-29 南京大学 一种适用于地址编码的spad阵列
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