JP2003203481A - Ｃａｓレイテンシを利用してロッキングレゾリューション調節が可能な遅延同期ループ回路 - Google Patents
Ｃａｓレイテンシを利用してロッキングレゾリューション調節が可能な遅延同期ループ回路Info
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Abstract
(57)【要約】
【課題】 単位遅延器の数を増やさなくとも広いロッキ
ング範囲を有し、またロッキングサイクル時間を減らせ
る遅延同期ループ回路を提供する。 【解決手段】 遅延ライン、位相検出器、制御回路、モ
ードレジスタセット、及び単位遅延時間調節回路を備え
る。遅延ラインは直列連結された多数の単位遅延器を含
み、外部クロック信号を遅延させる。位相検出器は外部
クロック信号と遅延ラインから出力される内部クロック
信号間の位相差を検出する。制御回路は位相検出器の出
力信号に応答して制御信号を発する。モードレジスタセ
ットはＣＡＳレイテンシ信号を出力する。単位遅延時間
調節回路は各単位遅延器に連結され、ＣＡＳレイテンシ
信号に応答して各単位遅延器の遅延時間を長くする多数
のプログラマブル遅延素子を含む。制御回路は、多数の
ステージより構成され、各ステージの出力端から制御信
号を出力するシフトレジスタを含む。
ング範囲を有し、またロッキングサイクル時間を減らせ
る遅延同期ループ回路を提供する。 【解決手段】 遅延ライン、位相検出器、制御回路、モ
ードレジスタセット、及び単位遅延時間調節回路を備え
る。遅延ラインは直列連結された多数の単位遅延器を含
み、外部クロック信号を遅延させる。位相検出器は外部
クロック信号と遅延ラインから出力される内部クロック
信号間の位相差を検出する。制御回路は位相検出器の出
力信号に応答して制御信号を発する。モードレジスタセ
ットはＣＡＳレイテンシ信号を出力する。単位遅延時間
調節回路は各単位遅延器に連結され、ＣＡＳレイテンシ
信号に応答して各単位遅延器の遅延時間を長くする多数
のプログラマブル遅延素子を含む。制御回路は、多数の
ステージより構成され、各ステージの出力端から制御信
号を出力するシフトレジスタを含む。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
特に同期式メモリ装置に使われる遅延同期ループ回路に
関する。
特に同期式メモリ装置に使われる遅延同期ループ回路に
関する。
【０００２】
【従来の技術】遅延同期ループ回路は基準クロック信号
に対して一定時間遅延されるクロック信号を提供するの
に使われる。一般的に、遅延されたクロック信号を必要
とする状況はラムバスＤＲＡＭ（ＲＤＲＡＭ：Ｒａｍｂ
ｕｓ ＤＲＡＭ）及びシンクロナスＤＲＡＭ（ＳＤＲＡ
Ｍ：Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）のように、基
準クロック信号、すなわち外部クロック信号に同期され
て動作し、比較的高い集積度を有する半導体集積回路に
て発せられる。
に対して一定時間遅延されるクロック信号を提供するの
に使われる。一般的に、遅延されたクロック信号を必要
とする状況はラムバスＤＲＡＭ（ＲＤＲＡＭ：Ｒａｍｂ
ｕｓ ＤＲＡＭ）及びシンクロナスＤＲＡＭ（ＳＤＲＡ
Ｍ：Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）のように、基
準クロック信号、すなわち外部クロック信号に同期され
て動作し、比較的高い集積度を有する半導体集積回路に
て発せられる。
【０００３】さらに詳細に説明すれば、外部クロック信
号は一つの入力ピンに入力されて半導体集積回路全体に
分配される。この時、入力ピンから比較的遠く離れた部
分に達する外部クロック信号は入力ピンにすぐに隣接し
た部分の外部クロック信号に対してかなり遅延されう
る。このような遅延は半導体集積回路の各部分間の同期
を保持し難くして半導体集積回路の高周波数動作性能を
低下させる。特に、外部クロック信号印加後にデータが
出力される時間、すなわち出力データアクセス時間が長
くなる。
号は一つの入力ピンに入力されて半導体集積回路全体に
分配される。この時、入力ピンから比較的遠く離れた部
分に達する外部クロック信号は入力ピンにすぐに隣接し
た部分の外部クロック信号に対してかなり遅延されう
る。このような遅延は半導体集積回路の各部分間の同期
を保持し難くして半導体集積回路の高周波数動作性能を
低下させる。特に、外部クロック信号印加後にデータが
出力される時間、すなわち出力データアクセス時間が長
くなる。
【０００４】このような問題点を補償するために遅延同
期ループ回路が半導体集積回路上に含まれる。この時、
遅延同期ループ回路は外部クロック信号を受信し、一定
時間遅延される内部クロック信号を発して内部クロック
信号が半導体集積回路の各部分のクロック信号として使
われる。一方、遅延同期ループ回路は広い動作周波数範
囲で動作可能になるためにはロッキング範囲が広くなけ
ればならず、また高い動作周波数領域でも良好なレゾリ
ューションを有するためには遅延同期ループ回路に含ま
れる単位遅延器の遅延時間が微細でなければならない。
期ループ回路が半導体集積回路上に含まれる。この時、
遅延同期ループ回路は外部クロック信号を受信し、一定
時間遅延される内部クロック信号を発して内部クロック
信号が半導体集積回路の各部分のクロック信号として使
われる。一方、遅延同期ループ回路は広い動作周波数範
囲で動作可能になるためにはロッキング範囲が広くなけ
ればならず、また高い動作周波数領域でも良好なレゾリ
ューションを有するためには遅延同期ループ回路に含ま
れる単位遅延器の遅延時間が微細でなければならない。
【０００５】図１は従来のＲＤＬＬ（Ｒｅｇｉｓｔｅｒ
−ｃｏｎｔｒｏｌｌｅｄ ＤＬＬ）を示すブロック図で
ある。図１を参照すると、位相検出器１１は内部クロッ
ク信号ＣＬＫｏｕｔが遅延補償器１７を通じた信号ＣＬ
Ｋｏｕｔ’と外部クロック信号ＣＬＫｉｎ間の位相差を
検出する。すなわち、位相検出器１１は内部クロック信
号ＣＬＫｏｕｔの位相が外部クロック信号ＣＬＫｉｎの
位相に比べて遅れるか先んじるために、右移動信号ＳＲ
または左移動信号ＳＬを発する。
−ｃｏｎｔｒｏｌｌｅｄ ＤＬＬ）を示すブロック図で
ある。図１を参照すると、位相検出器１１は内部クロッ
ク信号ＣＬＫｏｕｔが遅延補償器１７を通じた信号ＣＬ
Ｋｏｕｔ’と外部クロック信号ＣＬＫｉｎ間の位相差を
検出する。すなわち、位相検出器１１は内部クロック信
号ＣＬＫｏｕｔの位相が外部クロック信号ＣＬＫｉｎの
位相に比べて遅れるか先んじるために、右移動信号ＳＲ
または左移動信号ＳＬを発する。
【０００６】制御回路１５はシフトレジスタより構成さ
れ、遅延ライン１３の遅延時間を可変にするために、右
移動信号ＳＲまたは左移動信号ＳＬに応答して出力信号
の制御信号Ｓ1，．．．，Ｓnをシフトする。これによ
り、制御信号Ｓ1，．．．，Ｓnの値の変化により遅延ラ
イン３３内で選択される単位遅延器の数が可変になる。
れ、遅延ライン１３の遅延時間を可変にするために、右
移動信号ＳＲまたは左移動信号ＳＬに応答して出力信号
の制御信号Ｓ1，．．．，Ｓnをシフトする。これによ
り、制御信号Ｓ1，．．．，Ｓnの値の変化により遅延ラ
イン３３内で選択される単位遅延器の数が可変になる。
【０００７】図２は図１に示された従来のＤＬＬにてク
ロックサイクル時間と単位遅延器の遅延時間との関係を
示す図面である。図２は外部クロック信号ＣＬＫｉｎ、
すなわち動作クロックの周波数が１６６Ｍｈｚ−２００
Ｍｈｚの場合にはＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓ
ｓ Ｓｔｒｏｂｅ）レイテンシＣＬが３であり、２００
Ｍｈｚ−２５０Ｍｈｚの場合にはＣＡＳレイテンシＣＬ
が４であり、２５０Ｍｈｚ−３００Ｍｈｚの場合にはＣ
ＡＳレイテンシＣＬが５であるＳＤＲＡＭを基準に示さ
れたものである。ここで、ｔＣＣは動作クロックの周期
を示す。
ロックサイクル時間と単位遅延器の遅延時間との関係を
示す図面である。図２は外部クロック信号ＣＬＫｉｎ、
すなわち動作クロックの周波数が１６６Ｍｈｚ−２００
Ｍｈｚの場合にはＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓ
ｓ Ｓｔｒｏｂｅ）レイテンシＣＬが３であり、２００
Ｍｈｚ−２５０Ｍｈｚの場合にはＣＡＳレイテンシＣＬ
が４であり、２５０Ｍｈｚ−３００Ｍｈｚの場合にはＣ
ＡＳレイテンシＣＬが５であるＳＤＲＡＭを基準に示さ
れたものである。ここで、ｔＣＣは動作クロックの周期
を示す。
【０００８】
【発明が解決しようとする課題】一方、前述の通りＤＬ
Ｌが広い動作周波数範囲にて動作可能になるためにはロ
ッキング範囲が広くなければならず、また高い動作周波
数領域でも良好なロッキングレゾリューションを有する
ためには、ＤＬＬに含まれる単位遅延器の遅延時間が微
細でなければならない。ところで、図２に見られる如
く、図１に示された従来のＤＬＬでは高い動作周波数領
域（ＣＬ＝５）にて良好なロッキングレゾリューション
を有するために単位遅延器の遅延時間ｔｄを短くすれ
ば、低い動作周波数領域（ＣＬ＝３）にてロッキングサ
イクル時間が長くなる短所がある。
Ｌが広い動作周波数範囲にて動作可能になるためにはロ
ッキング範囲が広くなければならず、また高い動作周波
数領域でも良好なロッキングレゾリューションを有する
ためには、ＤＬＬに含まれる単位遅延器の遅延時間が微
細でなければならない。ところで、図２に見られる如
く、図１に示された従来のＤＬＬでは高い動作周波数領
域（ＣＬ＝５）にて良好なロッキングレゾリューション
を有するために単位遅延器の遅延時間ｔｄを短くすれ
ば、低い動作周波数領域（ＣＬ＝３）にてロッキングサ
イクル時間が長くなる短所がある。
【０００９】換言すれば、一つの単位遅延器の遅延時間
ｔｄがロッキングレゾリューションになるので、高い動
作周波数領域（ＣＬ＝５）を基準として単位遅延器の遅
延時間ｔｄを（１／６）ｎｓに設計する場合、低い動作
周波数領域（ＣＬ＝３）での動作を保証するためには図
１に示された遅延ライン１３の単位遅延器の数が最小限
３６以上にならねばならない。このような場合、低い動
作周波数領域（ＣＬ＝３）にてロッキングレゾリューシ
ョンは（１／６）ｎｓになるが、最悪の場合にロッキン
グサイクル時間が３６サイクルになる。すなわち、ロッ
キングサイクル時間が長くなる。
ｔｄがロッキングレゾリューションになるので、高い動
作周波数領域（ＣＬ＝５）を基準として単位遅延器の遅
延時間ｔｄを（１／６）ｎｓに設計する場合、低い動作
周波数領域（ＣＬ＝３）での動作を保証するためには図
１に示された遅延ライン１３の単位遅延器の数が最小限
３６以上にならねばならない。このような場合、低い動
作周波数領域（ＣＬ＝３）にてロッキングレゾリューシ
ョンは（１／６）ｎｓになるが、最悪の場合にロッキン
グサイクル時間が３６サイクルになる。すなわち、ロッ
キングサイクル時間が長くなる。
【００１０】また、図１に示された従来のＤＬＬでは、
低い動作周波数領域では単位遅延器の遅延時間を長くで
きるにもかかわらず、高い動作周波数領域での動作を保
証するために単位遅延器の遅延時間を高い動作周波数に
適すべく短くせざるを得ない短所がある。
低い動作周波数領域では単位遅延器の遅延時間を長くで
きるにもかかわらず、高い動作周波数領域での動作を保
証するために単位遅延器の遅延時間を高い動作周波数に
適すべく短くせざるを得ない短所がある。
【００１１】よって、本発明がなそうとする技術的課題
は、単位遅延器の数を増やさなくとも広いロッキング範
囲を有し、またロッキングサイクル時間を短くできる遅
延同期ループ回路を提供するところにある。
は、単位遅延器の数を増やさなくとも広いロッキング範
囲を有し、またロッキングサイクル時間を短くできる遅
延同期ループ回路を提供するところにある。
【００１２】
【課題を解決するための手段】前記技術的課題を達成す
るための本発明の一面による遅延同期ループ回路は、遅
延ライン、位相検出器、制御回路、モードレジスタセッ
ト、及び単位遅延時間調節回路を備えることを特徴とす
る。前記遅延ラインは直列連結された多数の単位遅延器
を含み、制御信号に応答して選択される単位遅延器を通
じて外部クロック信号を遅延させる。前記位相検出器は
前記外部クロック信号と前記遅延ラインから出力される
内部クロック信号間の位相差を検出する。前記制御回路
は前記位相検出器の出力信号に応答して前記制御信号を
発する。特に、前記単位遅延時間調節回路は前記遅延ラ
インの各単位遅延器に連結され、ＣＡＳレイテンシ信号
に応答して前記各単位遅延器の遅延時間を可変にする。
前記モードレジスタセットは前記ＣＡＳレイテンシ信号
を出力する。
るための本発明の一面による遅延同期ループ回路は、遅
延ライン、位相検出器、制御回路、モードレジスタセッ
ト、及び単位遅延時間調節回路を備えることを特徴とす
る。前記遅延ラインは直列連結された多数の単位遅延器
を含み、制御信号に応答して選択される単位遅延器を通
じて外部クロック信号を遅延させる。前記位相検出器は
前記外部クロック信号と前記遅延ラインから出力される
内部クロック信号間の位相差を検出する。前記制御回路
は前記位相検出器の出力信号に応答して前記制御信号を
発する。特に、前記単位遅延時間調節回路は前記遅延ラ
インの各単位遅延器に連結され、ＣＡＳレイテンシ信号
に応答して前記各単位遅延器の遅延時間を可変にする。
前記モードレジスタセットは前記ＣＡＳレイテンシ信号
を出力する。
【００１３】望ましい態様によれば、前記単位遅延時間
調節回路は、前記各単位遅延器に連結され、前記ＣＡＳ
レイテンシ信号に応答して前記各単位遅延器の遅延時間
を長くする多数のプログラマブル遅延素子を含む。前記
制御回路は、多数のステージより構成され、各ステージ
の出力端から前記制御信号を出力するシフトレジスタを
含む。前記技術的課題を達成するための本発明の他の一
面による遅延同期ループ回路は、遅延ライン、位相検出
器、制御回路、及びモードレジスタセットを備えること
を特徴とする。
調節回路は、前記各単位遅延器に連結され、前記ＣＡＳ
レイテンシ信号に応答して前記各単位遅延器の遅延時間
を長くする多数のプログラマブル遅延素子を含む。前記
制御回路は、多数のステージより構成され、各ステージ
の出力端から前記制御信号を出力するシフトレジスタを
含む。前記技術的課題を達成するための本発明の他の一
面による遅延同期ループ回路は、遅延ライン、位相検出
器、制御回路、及びモードレジスタセットを備えること
を特徴とする。
【００１４】前記遅延ラインは直列連結された多数の単
位遅延器を含み、制御信号に応答して選択される単位遅
延器を通じて外部クロック信号を遅延させる。前記位相
検出器は前記外部クロック信号の位相と前記遅延ライン
から出力される内部クロック信号の位相とを比較する。
特に、前記制御回路は、前記位相検出器の出力信号に応
答して前記制御信号を発し、またＣＡＳレイテンシ信号
に応答して前記遅延ラインのロッキング位相ステップを
可変にする。前記モードレジスタセットは前記ＣＡＳレ
イテンシ信号を出力する。
位遅延器を含み、制御信号に応答して選択される単位遅
延器を通じて外部クロック信号を遅延させる。前記位相
検出器は前記外部クロック信号の位相と前記遅延ライン
から出力される内部クロック信号の位相とを比較する。
特に、前記制御回路は、前記位相検出器の出力信号に応
答して前記制御信号を発し、またＣＡＳレイテンシ信号
に応答して前記遅延ラインのロッキング位相ステップを
可変にする。前記モードレジスタセットは前記ＣＡＳレ
イテンシ信号を出力する。
【００１５】望ましい態様によれば、前記制御回路は、
多数のステージより構成され、各ステージの出力端から
前記制御信号を出力するシフトレジスタ、各ステージ間
に連結されて対応するＣＡＳレイテンシ信号に応答して
ターンオン、またはターンオフされる多数のスイッチ、
及び前記位相検出器の出力信号に応答して前記シフトレ
ジスタを制御するシフトレジスタ制御部を備える。前記
技術的課題を達成するための本発明のさらに他の一面に
よる遅延同期ループ回路は、電圧制御遅延ライン、位相
検出器、電荷ポンプ回路、単位遅延時間調節回路、及び
モードレジスタセットを備えることを特徴とする。
多数のステージより構成され、各ステージの出力端から
前記制御信号を出力するシフトレジスタ、各ステージ間
に連結されて対応するＣＡＳレイテンシ信号に応答して
ターンオン、またはターンオフされる多数のスイッチ、
及び前記位相検出器の出力信号に応答して前記シフトレ
ジスタを制御するシフトレジスタ制御部を備える。前記
技術的課題を達成するための本発明のさらに他の一面に
よる遅延同期ループ回路は、電圧制御遅延ライン、位相
検出器、電荷ポンプ回路、単位遅延時間調節回路、及び
モードレジスタセットを備えることを特徴とする。
【００１６】前記電圧制御遅延ラインは制御電圧により
制御され、直列連結された多数の単位遅延器を含んで外
部クロック信号を遅延させる。前記位相検出器は前記外
部クロック信号と前記電圧制御遅延ラインから出力され
る内部クロック信号間の位相差を検出する。前記電荷ポ
ンプ回路は前記位相検出器の出力信号に応答して前記単
位遅延器の遅延時間を可変にするための前記制御電圧を
発生する。特に、前記単位遅延時間調節回路は前記電圧
制御遅延ラインの各単位遅延器に連結され、ＣＡＳレイ
テンシ信号に応答して前記各単位遅延器の遅延時間を可
変にする。前記モードレジスタセットは前記ＣＡＳレイ
テンシ信号を出力する。望ましい態様によれば、前記単
位遅延時間調節回路は、前記各単位遅延器に連結され、
前記ＣＡＳレイテンシ信号に応答して前記各単位遅延器
の遅延時間を長くする多数のプログラマブル遅延素子を
備える。
制御され、直列連結された多数の単位遅延器を含んで外
部クロック信号を遅延させる。前記位相検出器は前記外
部クロック信号と前記電圧制御遅延ラインから出力され
る内部クロック信号間の位相差を検出する。前記電荷ポ
ンプ回路は前記位相検出器の出力信号に応答して前記単
位遅延器の遅延時間を可変にするための前記制御電圧を
発生する。特に、前記単位遅延時間調節回路は前記電圧
制御遅延ラインの各単位遅延器に連結され、ＣＡＳレイ
テンシ信号に応答して前記各単位遅延器の遅延時間を可
変にする。前記モードレジスタセットは前記ＣＡＳレイ
テンシ信号を出力する。望ましい態様によれば、前記単
位遅延時間調節回路は、前記各単位遅延器に連結され、
前記ＣＡＳレイテンシ信号に応答して前記各単位遅延器
の遅延時間を長くする多数のプログラマブル遅延素子を
備える。
【００１７】
【発明の実施の形態】以下、添付した図面を参照して本
発明の望ましい実施形態を説明することにより、本発明
を詳細に説明する。各図面に提示された同じ参照符号は
同じ部材を示す。図３は本発明の第１実施形態によるＤ
ＬＬを示すブロック図である。図３を参照すると、本発
明の第１実施形態によるＤＬＬは、位相検出器３１、遅
延ライン３３、制御回路３５、遅延補償器３７、単位遅
延時間調節回路３８、及びモードレジスタセット３９を
備える。
発明の望ましい実施形態を説明することにより、本発明
を詳細に説明する。各図面に提示された同じ参照符号は
同じ部材を示す。図３は本発明の第１実施形態によるＤ
ＬＬを示すブロック図である。図３を参照すると、本発
明の第１実施形態によるＤＬＬは、位相検出器３１、遅
延ライン３３、制御回路３５、遅延補償器３７、単位遅
延時間調節回路３８、及びモードレジスタセット３９を
備える。
【００１８】遅延ライン３３は直列に連結された多数の
単位遅延器を含む。遅延ライン３３は制御信号
Ｓ1，．．．，Ｓnに応答して遅延ライン３３内の選択さ
れる単位遅延器を通じて外部クロック信号ＣＬＫｉｎを
遅延させ、遅延された信号を内部クロック信号ＣＬＫｏ
ｕｔとして出力する。位相検出器３１は内部クロック信
号ＣＬＫｏｕｔが遅延補償器３７を通した信号ＣＬＫｏ
ｕｔ’と外部クロック信号ＣＬＫｉｎ間の位相差を検出
する。遅延補償器３７は一種の遅延回路であり、前記Ｄ
ＬＬがＳＤＲＡＭに使われる時、外部クロック信号ＣＬ
Ｋｉｎをバッファリングする入力バッファの遅延時間と
内部クロック信号ＣＬＫｏｕｔに応答して出力データが
出力ピンに出力される時までの遅延時間とを合わせた遅
延時間を有する。
単位遅延器を含む。遅延ライン３３は制御信号
Ｓ1，．．．，Ｓnに応答して遅延ライン３３内の選択さ
れる単位遅延器を通じて外部クロック信号ＣＬＫｉｎを
遅延させ、遅延された信号を内部クロック信号ＣＬＫｏ
ｕｔとして出力する。位相検出器３１は内部クロック信
号ＣＬＫｏｕｔが遅延補償器３７を通した信号ＣＬＫｏ
ｕｔ’と外部クロック信号ＣＬＫｉｎ間の位相差を検出
する。遅延補償器３７は一種の遅延回路であり、前記Ｄ
ＬＬがＳＤＲＡＭに使われる時、外部クロック信号ＣＬ
Ｋｉｎをバッファリングする入力バッファの遅延時間と
内部クロック信号ＣＬＫｏｕｔに応答して出力データが
出力ピンに出力される時までの遅延時間とを合わせた遅
延時間を有する。
【００１９】遅延補償器３７は必要により前記ＤＬＬに
含まれないこともあり、そのような場合には内部クロッ
ク信号ＣＬＫｏｕｔが位相検出器３１に直接入力され、
位相検出器３１は内部クロック信号ＣＬＫｏｕｔと外部
クロック信号ＣＬＫｉｎ間の位相差を検出する。すなわ
ち、位相検出器３１は内部クロック信号ＣＬＫｏｕｔの
位相が外部クロック信号ＣＬＫｉｎの位相に比べて遅れ
るか、あるいは先んじるかにより右移動信号ＳＲ、ある
いは左移動信号ＳＬを発する。
含まれないこともあり、そのような場合には内部クロッ
ク信号ＣＬＫｏｕｔが位相検出器３１に直接入力され、
位相検出器３１は内部クロック信号ＣＬＫｏｕｔと外部
クロック信号ＣＬＫｉｎ間の位相差を検出する。すなわ
ち、位相検出器３１は内部クロック信号ＣＬＫｏｕｔの
位相が外部クロック信号ＣＬＫｉｎの位相に比べて遅れ
るか、あるいは先んじるかにより右移動信号ＳＲ、ある
いは左移動信号ＳＬを発する。
【００２０】制御回路３５はシフトレジスタより構成さ
れ、遅延ライン３３の遅延時間を可変にするために右移
動信号ＳＲまたは左移動信号ＳＬに応答して出力信号の
制御信号Ｓ1，．．．，Ｓnをシフトする。これにより、
制御信号Ｓ1，．．．，Ｓnの値の変化により遅延ライン
３３内で選択される単位遅延器の数が可変になる。
れ、遅延ライン３３の遅延時間を可変にするために右移
動信号ＳＲまたは左移動信号ＳＬに応答して出力信号の
制御信号Ｓ1，．．．，Ｓnをシフトする。これにより、
制御信号Ｓ1，．．．，Ｓnの値の変化により遅延ライン
３３内で選択される単位遅延器の数が可変になる。
【００２１】特に、単位遅延時間調節回路３８は遅延制
御信号、すなわちモードレジスタセット３９から出力さ
れるＣＡＳレイテンシ信号ＣＬ３，ＣＬ４に応答して遅
延ライン３３内の各単位遅延器の遅延時間を可変にす
る。単位遅延時間調節回路３８の構成及び動作は図４を
参照して詳細に説明する。モードレジスタセット３９は
ＳＤＲＡＭに一般的に含まれ、ＳＤＲＡＭの周波数によ
る動作モードを制御するためのものである。例えば、Ｄ
ＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）ＳＤＲＡＭ
にて外部クロック信号ＣＬＫｉｎ、すなわち動作クロッ
クの周波数が１６６Ｍｈｚ−２００Ｍｈｚの場合にはＣ
ＡＳレイテンシが３であり、２００Ｍｈｚ−２５０Ｍｈ
ｚの場合にはＣＡＳレイテンシが４であり、２５０Ｍｈ
ｚ−３００Ｍｈｚの場合にはＣＡＳレイテンシが５とな
る。
御信号、すなわちモードレジスタセット３９から出力さ
れるＣＡＳレイテンシ信号ＣＬ３，ＣＬ４に応答して遅
延ライン３３内の各単位遅延器の遅延時間を可変にす
る。単位遅延時間調節回路３８の構成及び動作は図４を
参照して詳細に説明する。モードレジスタセット３９は
ＳＤＲＡＭに一般的に含まれ、ＳＤＲＡＭの周波数によ
る動作モードを制御するためのものである。例えば、Ｄ
ＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）ＳＤＲＡＭ
にて外部クロック信号ＣＬＫｉｎ、すなわち動作クロッ
クの周波数が１６６Ｍｈｚ−２００Ｍｈｚの場合にはＣ
ＡＳレイテンシが３であり、２００Ｍｈｚ−２５０Ｍｈ
ｚの場合にはＣＡＳレイテンシが４であり、２５０Ｍｈ
ｚ−３００Ｍｈｚの場合にはＣＡＳレイテンシが５とな
る。
【００２２】ＣＡＳレイテンシ信号ＣＬ３はＣＡＳレイ
テンシが３の時に活性化される信号であり、ＣＡＳレイ
テンシ信号ＣＬ４はＣＡＳレイテンシが４の時に活性化
される信号である。図４は図３に示された遅延ライン３
３及び単位遅延時間調節回路３８の詳細回路図である。
テンシが３の時に活性化される信号であり、ＣＡＳレイ
テンシ信号ＣＬ４はＣＡＳレイテンシが４の時に活性化
される信号である。図４は図３に示された遅延ライン３
３及び単位遅延時間調節回路３８の詳細回路図である。
【００２３】図４を参照すると、遅延ライン３３は直列
に連結された多数の単位遅延器３３１，３３２，３３３
を含む。ここでは例として、３つの単位遅延器が含まれ
る場合が示されている。遅延ライン３３は制御信号Ｓ
１，Ｓ２，Ｓ３に応答して遅延ライン３３内の選択され
る単位遅延器を通じて外部クロック信号ＣＬＫｉｎを遅
延させ、遅延された信号を内部クロック信号ＣＬＫｏｕ
ｔとして出力する。例えば、制御信号Ｓ１，Ｓ２，Ｓ３
が（０，１，０）である時は、外部クロック信号ＣＬＫ
ｉｎが二つの単位遅延器３３２，３３３を通じて遅延さ
れ、その遅延された信号が内部クロック信号ＣＬＫｏｕ
ｔとして出力される。制御信号Ｓ１，Ｓ２，Ｓ３が左側
にシフトされて（１，０，０）になる時は、外部クロッ
ク信号ＣＬＫｉｎが３つの単位遅延器３３１，３３２，
３３３を通じて遅延され、その遅延された信号が内部ク
ロック信号ＣＬＫｏｕｔとして出力される。
に連結された多数の単位遅延器３３１，３３２，３３３
を含む。ここでは例として、３つの単位遅延器が含まれ
る場合が示されている。遅延ライン３３は制御信号Ｓ
１，Ｓ２，Ｓ３に応答して遅延ライン３３内の選択され
る単位遅延器を通じて外部クロック信号ＣＬＫｉｎを遅
延させ、遅延された信号を内部クロック信号ＣＬＫｏｕ
ｔとして出力する。例えば、制御信号Ｓ１，Ｓ２，Ｓ３
が（０，１，０）である時は、外部クロック信号ＣＬＫ
ｉｎが二つの単位遅延器３３２，３３３を通じて遅延さ
れ、その遅延された信号が内部クロック信号ＣＬＫｏｕ
ｔとして出力される。制御信号Ｓ１，Ｓ２，Ｓ３が左側
にシフトされて（１，０，０）になる時は、外部クロッ
ク信号ＣＬＫｉｎが３つの単位遅延器３３１，３３２，
３３３を通じて遅延され、その遅延された信号が内部ク
ロック信号ＣＬＫｏｕｔとして出力される。
【００２４】一方、単位遅延器３３１，３３２，３３３
の遅延時間は、高い動作周波数領域（ＣＬ＝５）にて良
好なロッキングレゾリューションを提供するために短い
のが望ましい。単位遅延時間調節回路３８は各単位遅延
器３３１，３３２，３３３に連結され、ＣＡＳレイテン
シ信号ＣＬ３，ＣＬ４に応答して各単位遅延器の遅延時
間を長くする多数のプログラマブル遅延素子３８１，３
８２，３８３を備える。それぞれのプログラマブル遅延
素子３８１，３８２，３８３は第１及び第２スイッチＳ
Ｗ１，ＳＷ２と第１及び第２ＭＯＳキャパシタＣＰ１，
ＣＰ２を備える。
の遅延時間は、高い動作周波数領域（ＣＬ＝５）にて良
好なロッキングレゾリューションを提供するために短い
のが望ましい。単位遅延時間調節回路３８は各単位遅延
器３３１，３３２，３３３に連結され、ＣＡＳレイテン
シ信号ＣＬ３，ＣＬ４に応答して各単位遅延器の遅延時
間を長くする多数のプログラマブル遅延素子３８１，３
８２，３８３を備える。それぞれのプログラマブル遅延
素子３８１，３８２，３８３は第１及び第２スイッチＳ
Ｗ１，ＳＷ２と第１及び第２ＭＯＳキャパシタＣＰ１，
ＣＰ２を備える。
【００２５】第１スイッチＳＷ１は一端が各単位遅延器
３３１，３３２，３３３の１ノードＤ１，Ｄ２，Ｄ３に
連結され、ＣＡＳレイテンシ信号ＣＬ４に応答してター
ンオンまたはターンオフされる。第２スイッチＳＷ２は
一端が各単位遅延器３３１，３３２，３３３の１ノード
Ｄ１，Ｄ２，Ｄ３に連結され、ＣＡＳレイテンシ信号Ｃ
Ｌ３に応答してターンオンまたはターンオフされる。第
１キャパシタＣＰ１は第１スイッチＳＷ１の他端と接地
ＶＳＳ間に連結され、第２キャパシタＣＰ２は第２スイ
ッチＳＷ２の他端と接地ＶＳＳ間に連結される。第２キ
ャパシタＣＰ２の容量は第１キャパシタＣＰ１に比べて
大きい。
３３１，３３２，３３３の１ノードＤ１，Ｄ２，Ｄ３に
連結され、ＣＡＳレイテンシ信号ＣＬ４に応答してター
ンオンまたはターンオフされる。第２スイッチＳＷ２は
一端が各単位遅延器３３１，３３２，３３３の１ノード
Ｄ１，Ｄ２，Ｄ３に連結され、ＣＡＳレイテンシ信号Ｃ
Ｌ３に応答してターンオンまたはターンオフされる。第
１キャパシタＣＰ１は第１スイッチＳＷ１の他端と接地
ＶＳＳ間に連結され、第２キャパシタＣＰ２は第２スイ
ッチＳＷ２の他端と接地ＶＳＳ間に連結される。第２キ
ャパシタＣＰ２の容量は第１キャパシタＣＰ１に比べて
大きい。
【００２６】さらに説明すれば、ＣＡＳレイテンシが５
である場合には、すなわち高い動作周波数領域ではＣＬ
３とＣＬ４とが論理「ロー」に非活性化される。これに
より、第１及び第２スイッチＳＷ１，ＳＷ２はどちらも
ターンオフされ、単位遅延器３３１，３３２，３３３の
ノードＤ１，Ｄ２，Ｄ３の負荷キャパシタンスは増え
ず、従って単位遅延器３３１，３３２，３３３の遅延時
間は長くならない。ＣＡＳレイテンシが４の場合には、
すなわち中間動作周波数領域ではＣＬ４は論理「ハイ」
に活性化されてＣＬ３は論理「ロー」に非活性化され
る。これにより第１スイッチＳＷ１はターンオンされて
第２スイッチＳＷ２はターンオフされ、従ってノードＤ
１，Ｄ２，Ｄ３に第１キャパシタＣＰ１が連結される。
その結果、ノードＤ１，Ｄ２，Ｄ３の負荷キャパシタン
スが増加し、従って単位遅延器３３１，３３２，３３３
の遅延時間が長くなる。
である場合には、すなわち高い動作周波数領域ではＣＬ
３とＣＬ４とが論理「ロー」に非活性化される。これに
より、第１及び第２スイッチＳＷ１，ＳＷ２はどちらも
ターンオフされ、単位遅延器３３１，３３２，３３３の
ノードＤ１，Ｄ２，Ｄ３の負荷キャパシタンスは増え
ず、従って単位遅延器３３１，３３２，３３３の遅延時
間は長くならない。ＣＡＳレイテンシが４の場合には、
すなわち中間動作周波数領域ではＣＬ４は論理「ハイ」
に活性化されてＣＬ３は論理「ロー」に非活性化され
る。これにより第１スイッチＳＷ１はターンオンされて
第２スイッチＳＷ２はターンオフされ、従ってノードＤ
１，Ｄ２，Ｄ３に第１キャパシタＣＰ１が連結される。
その結果、ノードＤ１，Ｄ２，Ｄ３の負荷キャパシタン
スが増加し、従って単位遅延器３３１，３３２，３３３
の遅延時間が長くなる。
【００２７】ＣＡＳレイテンシが３の場合には、すなわ
ち低い動作周波数領域ではＣＬ３は論理「ハイ」に活性
化されてＣＬ４は論理「ロー」に非活性化される。これ
により第１スイッチＳＷ１はターンオフされて第２スイ
ッチＳＷ２はターンオンされ、従ってノードＤ１，Ｄ
２，Ｄ３に第２キャパシタＣＰ２が連結される。その結
果、ノードＤ１，Ｄ２，Ｄ３の負荷キャパシタンスがさ
らに一層増加し、従って単位遅延器３３１，３３２，３
３３の遅延時間がさらに長くなる。
ち低い動作周波数領域ではＣＬ３は論理「ハイ」に活性
化されてＣＬ４は論理「ロー」に非活性化される。これ
により第１スイッチＳＷ１はターンオフされて第２スイ
ッチＳＷ２はターンオンされ、従ってノードＤ１，Ｄ
２，Ｄ３に第２キャパシタＣＰ２が連結される。その結
果、ノードＤ１，Ｄ２，Ｄ３の負荷キャパシタンスがさ
らに一層増加し、従って単位遅延器３３１，３３２，３
３３の遅延時間がさらに長くなる。
【００２８】一方、ここで第２キャパシタＣＰ２の容量
が第１キャパシタＣＰ１の容量に比べて大きい場合が説
明されたが、第２キャパシタＣＰ２の容量と第１キャパ
シタＣＰ１の容量とを同一にもできる。このような場合
には、ＣＡＳレイテンシが４である時に第１スイッチＳ
Ｗ１はターンオンされて第２スイッチＳＷ２はターンオ
フされ、ＣＡＳレイテンシが３である時は第１スイッチ
ＳＷ１と第２スイッチＳＷ２とがどちらもターンオンさ
れる。
が第１キャパシタＣＰ１の容量に比べて大きい場合が説
明されたが、第２キャパシタＣＰ２の容量と第１キャパ
シタＣＰ１の容量とを同一にもできる。このような場合
には、ＣＡＳレイテンシが４である時に第１スイッチＳ
Ｗ１はターンオンされて第２スイッチＳＷ２はターンオ
フされ、ＣＡＳレイテンシが３である時は第１スイッチ
ＳＷ１と第２スイッチＳＷ２とがどちらもターンオンさ
れる。
【００２９】また、ここで第１キャパシタＣＰ１と第２
キャパシタＣＰ２とがＮＭＯＳキャパシタより構成され
た場合が説明されたが、第１キャパシタＣＰ１と第２キ
ャパシタＣＰ２とはＰＭＯＳキャパシタより構成される
こともあり、そのような場合には第１キャパシタＣＰ１
の一端と第２キャパシタＣＰ２の一端とが接地ＶＳＳの
代わりに電源電圧ＶＤＤに連結される。
キャパシタＣＰ２とがＮＭＯＳキャパシタより構成され
た場合が説明されたが、第１キャパシタＣＰ１と第２キ
ャパシタＣＰ２とはＰＭＯＳキャパシタより構成される
こともあり、そのような場合には第１キャパシタＣＰ１
の一端と第２キャパシタＣＰ２の一端とが接地ＶＳＳの
代わりに電源電圧ＶＤＤに連結される。
【００３０】図５は図３に示された単位遅延時間調節回
路の他の実施形態を示す図面である。図５を参照する
と、単位遅延時間調節回路３８’は図４に示されたプロ
グラマブル遅延素子３８１，３８２，３８３と異なる形
態を有するプログラマブル遅延素子３８１’，３８
２’，３８３’及びＣＡＳレイテンシ信号ＣＬ３，ＣＬ
４に応答する論理回路４００を備える。
路の他の実施形態を示す図面である。図５を参照する
と、単位遅延時間調節回路３８’は図４に示されたプロ
グラマブル遅延素子３８１，３８２，３８３と異なる形
態を有するプログラマブル遅延素子３８１’，３８
２’，３８３’及びＣＡＳレイテンシ信号ＣＬ３，ＣＬ
４に応答する論理回路４００を備える。
【００３１】それぞれのプログラマブル遅延素子３８
１’，３８２’，３８３’は第１及び第２ＭＯＳキャパ
シタＣＰ３，ＣＰ４を備える。第１キャパシタＣＰ３の
一端及び第２キャパシタＣＰ４の一端は単位遅延器３３
１，３３２，３３３のノードＤ１，Ｄ２，Ｄ３に連結さ
れる。第１キャパシタＣＰ３の他端は論理回路４００の
第１出力端Ｘに連結されて第２キャパシタＣＰ４の他端
は論理回路４００の第２出力端Ｙに連結される。
１’，３８２’，３８３’は第１及び第２ＭＯＳキャパ
シタＣＰ３，ＣＰ４を備える。第１キャパシタＣＰ３の
一端及び第２キャパシタＣＰ４の一端は単位遅延器３３
１，３３２，３３３のノードＤ１，Ｄ２，Ｄ３に連結さ
れる。第１キャパシタＣＰ３の他端は論理回路４００の
第１出力端Ｘに連結されて第２キャパシタＣＰ４の他端
は論理回路４００の第２出力端Ｙに連結される。
【００３２】論理回路４００はＮＯＲゲート４０１、イ
ンバータ４０２及びＯＲゲート４０３を備え、ＣＡＳレ
イテンシ信号ＣＬ３が論理「ハイ」に活性化される時は
第１出力端Ｘ及び第２出力端Ｙで論理「ロー」値を出力
し、ＣＡＳレイテンシ信号ＣＬ４が論理「ハイ」に活性
化される時は第１出力端Ｘで論理「ロー」値を、第２出
力端Ｙで論理「ハイ」値を出力する。
ンバータ４０２及びＯＲゲート４０３を備え、ＣＡＳレ
イテンシ信号ＣＬ３が論理「ハイ」に活性化される時は
第１出力端Ｘ及び第２出力端Ｙで論理「ロー」値を出力
し、ＣＡＳレイテンシ信号ＣＬ４が論理「ハイ」に活性
化される時は第１出力端Ｘで論理「ロー」値を、第２出
力端Ｙで論理「ハイ」値を出力する。
【００３３】さらに説明すれば、ＣＡＳレイテンシが５
の場合には、すなわち高い動作周波数領域ではＣＬ３と
ＣＬ４が論理「ロー」に非活性化され、それにより論理
回路４００の第１出力端Ｘ及び第２出力端Ｙは論理「ハ
イ」となる。従って、単位遅延器３３１，３３２，３３
３のノードＤ１，Ｄ２，Ｄ３の負荷キャパシタンスはほ
とんど増加せず、従って単位遅延器３３１，３３２，３
３３の遅延時間は長くならない。ＣＡＳレイテンシが４
の場合には、すなわち中間動作周波数領域ではＣＬ４は
論理「ハイ」に活性化されてＣＬ３は論理「ロー」に非
活性化される。これにより論理回路４００の第１出力端
Ｘは論理「ロー」になり、第２出力端Ｙは論理「ハイ」
となる。その結果ノードＤ１，Ｄ２，Ｄ３の負荷キャパ
シタンスが増え、従って単位遅延器３３１，３３２，３
３３の遅延時間が長くなる。
の場合には、すなわち高い動作周波数領域ではＣＬ３と
ＣＬ４が論理「ロー」に非活性化され、それにより論理
回路４００の第１出力端Ｘ及び第２出力端Ｙは論理「ハ
イ」となる。従って、単位遅延器３３１，３３２，３３
３のノードＤ１，Ｄ２，Ｄ３の負荷キャパシタンスはほ
とんど増加せず、従って単位遅延器３３１，３３２，３
３３の遅延時間は長くならない。ＣＡＳレイテンシが４
の場合には、すなわち中間動作周波数領域ではＣＬ４は
論理「ハイ」に活性化されてＣＬ３は論理「ロー」に非
活性化される。これにより論理回路４００の第１出力端
Ｘは論理「ロー」になり、第２出力端Ｙは論理「ハイ」
となる。その結果ノードＤ１，Ｄ２，Ｄ３の負荷キャパ
シタンスが増え、従って単位遅延器３３１，３３２，３
３３の遅延時間が長くなる。
【００３４】ＣＡＳレイテンシが３の場合には、すなわ
ち低い動作周波数領域ではＣＬ３は論理「ハイ」に活性
化され、ＣＬ４は論理「ロー」に非活性化される。これ
により、論理回路４００の第１出力端Ｘ及び第２出力端
Ｙは論理「ロー」となる。その結果、ノードＤ１，Ｄ
２，Ｄ３の負荷キャパシタンスはさらに増加し、従って
単位遅延器３３１，３３２，３３３の遅延時間がさらに
長くなる。
ち低い動作周波数領域ではＣＬ３は論理「ハイ」に活性
化され、ＣＬ４は論理「ロー」に非活性化される。これ
により、論理回路４００の第１出力端Ｘ及び第２出力端
Ｙは論理「ロー」となる。その結果、ノードＤ１，Ｄ
２，Ｄ３の負荷キャパシタンスはさらに増加し、従って
単位遅延器３３１，３３２，３３３の遅延時間がさらに
長くなる。
【００３５】図６は図３の本発明によるＤＬＬにてクロ
ックサイクル時間と単位遅延器の遅延時間との関係を示
す図面である。図６は外部クロック信号ＣＬＫｉｎ、す
なわち動作クロックの周波数が１６６Ｍｈｚ−２００Ｍ
ｈｚの場合にはＣＡＳレイテンシが３であり、２００Ｍ
ｈｚ−２５０Ｍｈｚの場合にはＣＡＳレイテンシが４で
あり、２５０Ｍｈｚ−３００Ｍｈｚの場合にはＣＡＳレ
イテンシが５であるＳＤＲＡＭを基準として示した。こ
こで、ｔＣＣは動作クロックの周期を示す。
ックサイクル時間と単位遅延器の遅延時間との関係を示
す図面である。図６は外部クロック信号ＣＬＫｉｎ、す
なわち動作クロックの周波数が１６６Ｍｈｚ−２００Ｍ
ｈｚの場合にはＣＡＳレイテンシが３であり、２００Ｍ
ｈｚ−２５０Ｍｈｚの場合にはＣＡＳレイテンシが４で
あり、２５０Ｍｈｚ−３００Ｍｈｚの場合にはＣＡＳレ
イテンシが５であるＳＤＲＡＭを基準として示した。こ
こで、ｔＣＣは動作クロックの周期を示す。
【００３６】図６に見られる如く、本発明によるＤＬＬ
では高い動作周波数領域（ＣＬ＝５）にて単位遅延器の
遅延時間ｔｄ、すなわちロッキングレゾリューションが
（１／６）ｎｓである時、中間動作周波数領域（ＣＬ＝
４）ではロッキングレゾリューションが（２／６）ｎｓ
と、すなわち２倍に増加する。また、低い動作周波数領
域（ＣＬ＝３）ではロッキングレゾリューションが（４
／６）ｎｓと、すなわち４倍に増加する。
では高い動作周波数領域（ＣＬ＝５）にて単位遅延器の
遅延時間ｔｄ、すなわちロッキングレゾリューションが
（１／６）ｎｓである時、中間動作周波数領域（ＣＬ＝
４）ではロッキングレゾリューションが（２／６）ｎｓ
と、すなわち２倍に増加する。また、低い動作周波数領
域（ＣＬ＝３）ではロッキングレゾリューションが（４
／６）ｎｓと、すなわち４倍に増加する。
【００３７】これにより、従来技術と異なり、単位遅延
器の数を増やさなくとも低い動作周波数領域（ＣＬ＝
３）での動作が保証される。すなわち、広いロッキング
範囲が保証される。また、低い動作周波数領域（ＣＬ＝
３）にてロッキングサイクル時間が９サイクル以下にな
るので、ロッキングサイクル時間が短くなる。一方、図
６では説明の便宜のために動作周波数領域により、すな
わちＣＡＳレイテンシにより単位遅延器の遅延時間ｔ
ｄ、すなわちロッキングレゾリューションが２倍ずつ増
加する場合を説明したが、これに制限されることなく多
様な変形が可能である。
器の数を増やさなくとも低い動作周波数領域（ＣＬ＝
３）での動作が保証される。すなわち、広いロッキング
範囲が保証される。また、低い動作周波数領域（ＣＬ＝
３）にてロッキングサイクル時間が９サイクル以下にな
るので、ロッキングサイクル時間が短くなる。一方、図
６では説明の便宜のために動作周波数領域により、すな
わちＣＡＳレイテンシにより単位遅延器の遅延時間ｔ
ｄ、すなわちロッキングレゾリューションが２倍ずつ増
加する場合を説明したが、これに制限されることなく多
様な変形が可能である。
【００３８】図７は本発明の第２実施形態によるＤＬＬ
を示すブロック図である。図７を参照すると、本発明の
第２実施形態によるＤＬＬは位相検出器７１、遅延ライ
ン７３、制御回路７５、遅延補償器７７、及びモードレ
ジスタセット７９を備える。位相検出器７１、遅延ライ
ン７３、遅延補償器７７、及びモードレジスタセット７
９は図３の第１実施形態での位相検出器１１、遅延ライ
ン１３、遅延補償器１７、及びモードレジスタセット１
９と構成及び動作が同一である。従って、これらについ
て詳細な説明は省略する。
を示すブロック図である。図７を参照すると、本発明の
第２実施形態によるＤＬＬは位相検出器７１、遅延ライ
ン７３、制御回路７５、遅延補償器７７、及びモードレ
ジスタセット７９を備える。位相検出器７１、遅延ライ
ン７３、遅延補償器７７、及びモードレジスタセット７
９は図３の第１実施形態での位相検出器１１、遅延ライ
ン１３、遅延補償器１７、及びモードレジスタセット１
９と構成及び動作が同一である。従って、これらについ
て詳細な説明は省略する。
【００３９】制御回路７５はシフトレジスタより構成さ
れ、遅延ライン７３の遅延時間を可変にするために右移
動信号ＳＲまたは左移動信号ＳＬに応答して出力信号の
制御信号Ｓ1，．．．，Ｓnをシフトする。これにより、
制御信号Ｓ1，．．．，Ｓnの値の変化により遅延ライン
３３内で選択される単位遅延器の数が可変になる。特
に、制御回路７５は遅延制御信号、すなわちモードレジ
スタセット７９から出力されるＣＡＳレイテンシ信号Ｃ
Ｌ３，ＣＬ４，ＣＬ５に応答して遅延ライン７３のロッ
キング位相ステップを可変にする。制御回路７５の構成
及び動作は図８を参照して詳細に説明する。
れ、遅延ライン７３の遅延時間を可変にするために右移
動信号ＳＲまたは左移動信号ＳＬに応答して出力信号の
制御信号Ｓ1，．．．，Ｓnをシフトする。これにより、
制御信号Ｓ1，．．．，Ｓnの値の変化により遅延ライン
３３内で選択される単位遅延器の数が可変になる。特
に、制御回路７５は遅延制御信号、すなわちモードレジ
スタセット７９から出力されるＣＡＳレイテンシ信号Ｃ
Ｌ３，ＣＬ４，ＣＬ５に応答して遅延ライン７３のロッ
キング位相ステップを可変にする。制御回路７５の構成
及び動作は図８を参照して詳細に説明する。
【００４０】図８は図７に示された遅延ライン７３及び
制御回路７５の詳細回路図である。図８を参照すると、
遅延ライン７３の単位遅延器７３１，７３２，７３３は
図４に示された単位遅延器３３１，３３２，３３３と同
一である。制御回路７５は多数のステージ、すなわちフ
リップフロップ７５１，７５２，７５３より構成される
シフトレジスタ、多数のスイッチ７５４，．．．，７５
７、及びシフトレジスタ制御部７５８を備える。図８で
は説明の便宜上３つのステージが示されている。
制御回路７５の詳細回路図である。図８を参照すると、
遅延ライン７３の単位遅延器７３１，７３２，７３３は
図４に示された単位遅延器３３１，３３２，３３３と同
一である。制御回路７５は多数のステージ、すなわちフ
リップフロップ７５１，７５２，７５３より構成される
シフトレジスタ、多数のスイッチ７５４，．．．，７５
７、及びシフトレジスタ制御部７５８を備える。図８で
は説明の便宜上３つのステージが示されている。
【００４１】シフトレジスタの各ステージ７５１，７５
２，７５３の出力端から制御信号Ｓ１，Ｓ２，Ｓ３が出
力される。シフトレジスタ制御部７５８は位相検出器の
出力信号ＳＬ，ＳＲに応答して前記シフトレジスタを制
御する。スイッチ７５４，．．．，７５７は各ステージ
７５１，７５２，７５３間に連結されて対応するＣＡＳ
レイテンシ信号ＣＬ３，ＣＬ４，ＣＬ５に応答してター
ンオンまたはターンオフされる。すなわち、スイッチ７
５４はステージ７５１の入力端とステージ７５２の出力
端間に連結され、ＣＡＳレイテンシ信号ＣＬ５が論理
「ハイ」に活性化される時にターンオンされる。スイッ
チ７５５はステージ７５２の入力端とステージ７５３の
出力端間に連結され、ＣＡＳレイテンシ信号ＣＬ５が論
理「ハイ」に活性化される時にターンオンされる。
２，７５３の出力端から制御信号Ｓ１，Ｓ２，Ｓ３が出
力される。シフトレジスタ制御部７５８は位相検出器の
出力信号ＳＬ，ＳＲに応答して前記シフトレジスタを制
御する。スイッチ７５４，．．．，７５７は各ステージ
７５１，７５２，７５３間に連結されて対応するＣＡＳ
レイテンシ信号ＣＬ３，ＣＬ４，ＣＬ５に応答してター
ンオンまたはターンオフされる。すなわち、スイッチ７
５４はステージ７５１の入力端とステージ７５２の出力
端間に連結され、ＣＡＳレイテンシ信号ＣＬ５が論理
「ハイ」に活性化される時にターンオンされる。スイッ
チ７５５はステージ７５２の入力端とステージ７５３の
出力端間に連結され、ＣＡＳレイテンシ信号ＣＬ５が論
理「ハイ」に活性化される時にターンオンされる。
【００４２】スイッチ７５６はステージ７５１の入力端
とステージ７５３の出力端間に連結され、ＣＡＳレイテ
ンシ信号ＣＬ４が論理「ハイ」に活性化される時にター
ンオンされる。スイッチ７５７はステージ７５１の出力
端とステージ７５３の出力端間に連結され、ＣＡＳレイ
テンシ信号ＣＬ３が論理「ハイ」に活性化される時にタ
ーンオンされる。
とステージ７５３の出力端間に連結され、ＣＡＳレイテ
ンシ信号ＣＬ４が論理「ハイ」に活性化される時にター
ンオンされる。スイッチ７５７はステージ７５１の出力
端とステージ７５３の出力端間に連結され、ＣＡＳレイ
テンシ信号ＣＬ３が論理「ハイ」に活性化される時にタ
ーンオンされる。
【００４３】さらに説明すれば、ＣＡＳレイテンシが５
である場合には、すなわち高い動作周波数領域ではＣＬ
５は論理「ハイ」に活性化され、ＣＬ３とＣＬ４とが論
理「ロー」に非活性化される。これにより、スイッチ７
５４，７５５はターンオンされ、スイッチ７５６，７５
７はターンオフされる。従って、ステージ７５３の入力
端を通じて入力される値は制御クロックＣＴに応答して
１ステージずつシフトされる。ＣＡＳレイテンシが４で
ある場合には、すなわち中間動作周波数領域ではＣＬ４
が論理「ハイ」に活性化され、ＣＬ３とＣＬ５とは論理
「ロー」に非活性化される。これにより、スイッチ７５
４，７５５，７５７はターンオフされ、スイッチ７５６
はターンオンされる。従って、ステージ７５３の入力端
を通じて入力される値は制御クロックＣＴに応答して２
ステージずつシフトされる。ＣＡＳレイテンシが３であ
る場合には、すなわち低い動作周波数領域ではＣＬ３が
論理「ハイ」に活性化され、ＣＬ４とＣＬ５とは論理
「ロー」に非活性化される。これにより、スイッチ７５
４，７５５，７５６はターンオフされ、スイッチ７５７
はターンオンされる。従って、ステージ７５３の入力端
を通じて入力される値は制御クロックＣＴに応答して３
ステージずつシフトされる。
である場合には、すなわち高い動作周波数領域ではＣＬ
５は論理「ハイ」に活性化され、ＣＬ３とＣＬ４とが論
理「ロー」に非活性化される。これにより、スイッチ７
５４，７５５はターンオンされ、スイッチ７５６，７５
７はターンオフされる。従って、ステージ７５３の入力
端を通じて入力される値は制御クロックＣＴに応答して
１ステージずつシフトされる。ＣＡＳレイテンシが４で
ある場合には、すなわち中間動作周波数領域ではＣＬ４
が論理「ハイ」に活性化され、ＣＬ３とＣＬ５とは論理
「ロー」に非活性化される。これにより、スイッチ７５
４，７５５，７５７はターンオフされ、スイッチ７５６
はターンオンされる。従って、ステージ７５３の入力端
を通じて入力される値は制御クロックＣＴに応答して２
ステージずつシフトされる。ＣＡＳレイテンシが３であ
る場合には、すなわち低い動作周波数領域ではＣＬ３が
論理「ハイ」に活性化され、ＣＬ４とＣＬ５とは論理
「ロー」に非活性化される。これにより、スイッチ７５
４，７５５，７５６はターンオフされ、スイッチ７５７
はターンオンされる。従って、ステージ７５３の入力端
を通じて入力される値は制御クロックＣＴに応答して３
ステージずつシフトされる。
【００４４】結局、制御回路７５はＣＡＳレイテンシ信
号ＣＬ３，ＣＬ４，ＣＬ５に応答して遅延ライン７３の
ロッキング位相ステップ、換言すればロッキングレゾリ
ューションを可変にする。例えば、単位遅延器７３１，
７３２，７３３の遅延時間が（１／６）ｎｓであると仮
定する時、ＣＡＳレイテンシが５である場合には、シフ
トレジスタが１ステージずつシフトされるので、ロッキ
ングレゾリューションは（１／６）ｎｓになり、ＣＡＳ
レイテンシが４である場合にはシフトレジスタが２ステ
ージずつシフトされるので、ロッキングレゾリューショ
ンは（２／６）ｎｓに増加する。また、ＣＡＳレイテン
シが３である場合には、シフトレジスタが３ステージず
つシフトされるので、ロッキングレゾリューションは
（３／６）ｎｓに増加する。
号ＣＬ３，ＣＬ４，ＣＬ５に応答して遅延ライン７３の
ロッキング位相ステップ、換言すればロッキングレゾリ
ューションを可変にする。例えば、単位遅延器７３１，
７３２，７３３の遅延時間が（１／６）ｎｓであると仮
定する時、ＣＡＳレイテンシが５である場合には、シフ
トレジスタが１ステージずつシフトされるので、ロッキ
ングレゾリューションは（１／６）ｎｓになり、ＣＡＳ
レイテンシが４である場合にはシフトレジスタが２ステ
ージずつシフトされるので、ロッキングレゾリューショ
ンは（２／６）ｎｓに増加する。また、ＣＡＳレイテン
シが３である場合には、シフトレジスタが３ステージず
つシフトされるので、ロッキングレゾリューションは
（３／６）ｎｓに増加する。
【００４５】これにより、第１実施形態でのように、単
位遅延器の数を増やさなくとも低い動作周波数領域（Ｃ
Ｌ＝３）での動作が保証される。すなわち、広いロッキ
ング範囲が保証される。また、低い動作周波数領域（Ｃ
Ｌ＝３）にてロッキングサイクル時間が短くなる。一
方、図８では説明の便宜のために動作周波数領域によ
り、すなわちＣＡＳレイテンシによりロッキングレゾリ
ューションが２倍ずつ増加する場合を説明したが、それ
に制限されるのではなく多様な変形が可能である。
位遅延器の数を増やさなくとも低い動作周波数領域（Ｃ
Ｌ＝３）での動作が保証される。すなわち、広いロッキ
ング範囲が保証される。また、低い動作周波数領域（Ｃ
Ｌ＝３）にてロッキングサイクル時間が短くなる。一
方、図８では説明の便宜のために動作周波数領域によ
り、すなわちＣＡＳレイテンシによりロッキングレゾリ
ューションが２倍ずつ増加する場合を説明したが、それ
に制限されるのではなく多様な変形が可能である。
【００４６】図９は本発明の第３実施形態によるＤＬＬ
を示すブロック図である。前述の第１実施形態及び第２
実施形態はデジタルＤＬＬに関するものであったが、第
３実施形態はアナログＤＬＬに関するものである。図９
を参照すると、本発明の第３実施形態によるアナログＤ
ＬＬは位相検出器９１、電圧制御遅延ライン（ＶＣＤ
Ｌ）９３、電荷ポンプ回路９５、低域通過フィルタ９
７、単位遅延時間調節回路９８、モードレジスタセット
９９、及び遅延補償器１００を備える。
を示すブロック図である。前述の第１実施形態及び第２
実施形態はデジタルＤＬＬに関するものであったが、第
３実施形態はアナログＤＬＬに関するものである。図９
を参照すると、本発明の第３実施形態によるアナログＤ
ＬＬは位相検出器９１、電圧制御遅延ライン（ＶＣＤ
Ｌ）９３、電荷ポンプ回路９５、低域通過フィルタ９
７、単位遅延時間調節回路９８、モードレジスタセット
９９、及び遅延補償器１００を備える。
【００４７】電圧制御遅延ライン９３は制御電圧Ｖｃに
より制御され、直列連結された多数の単位遅延器を含ん
で外部クロック信号ＣＬＫｉｎを遅延させ、遅延された
信号を内部クロック信号ＣＬＫｏｕｔとして出力する。
位相検出器９１は内部クロック信号ＣＬＫｏｕｔが遅延
補償器１００を通した信号ＣＬＫｏｕｔ’と外部クロッ
ク信号ＣＬＫｉｎ間の位相差を検出する。
より制御され、直列連結された多数の単位遅延器を含ん
で外部クロック信号ＣＬＫｉｎを遅延させ、遅延された
信号を内部クロック信号ＣＬＫｏｕｔとして出力する。
位相検出器９１は内部クロック信号ＣＬＫｏｕｔが遅延
補償器１００を通した信号ＣＬＫｏｕｔ’と外部クロッ
ク信号ＣＬＫｉｎ間の位相差を検出する。
【００４８】遅延補償器１００は第１及び第２実施形態
での遅延補償器と同じものであり、必要により前記ＤＬ
Ｌに含まれないこともある。そのような場合には、内部
クロック信号ＣＬＫｏｕｔが位相検出器９１に直接入力
され、位相検出器９１は内部クロック信号ＣＬＫｏｕｔ
と外部クロック信号ＣＬＫｉｎ間の位相差を検出する。
での遅延補償器と同じものであり、必要により前記ＤＬ
Ｌに含まれないこともある。そのような場合には、内部
クロック信号ＣＬＫｏｕｔが位相検出器９１に直接入力
され、位相検出器９１は内部クロック信号ＣＬＫｏｕｔ
と外部クロック信号ＣＬＫｉｎ間の位相差を検出する。
【００４９】電荷ポンプ回路９５は位相検出器９５の出
力信号ＵＰ，ＤＯＷＮに応答して電圧制御遅延ライン９
３内の単位遅延器の遅延時間を可変にするための制御電
圧Ｖｃを発生する。単位遅延時間調節回路９８及びモー
ドレジスタセット９９は図３の第１実施形態に示された
単位遅延時間調節回路３８及びモードレジスタセット３
９とその構成及び動作が同一である。従って、前記第３
実施形態によるアナログＤＬＬは単位遅延時間調節回路
９８及びモードレジスタセット９９により図３の第１実
施形態によるＤＬＬと同じ効果をなす。
力信号ＵＰ，ＤＯＷＮに応答して電圧制御遅延ライン９
３内の単位遅延器の遅延時間を可変にするための制御電
圧Ｖｃを発生する。単位遅延時間調節回路９８及びモー
ドレジスタセット９９は図３の第１実施形態に示された
単位遅延時間調節回路３８及びモードレジスタセット３
９とその構成及び動作が同一である。従って、前記第３
実施形態によるアナログＤＬＬは単位遅延時間調節回路
９８及びモードレジスタセット９９により図３の第１実
施形態によるＤＬＬと同じ効果をなす。
【００５０】以上、図面と明細書とで最適な実施形態が
開示された。ここで、特定の用語が用いられたが、それ
は単に本発明を説明するための目的に使われたものであ
り、意味限定や特許請求の範囲に記載された本発明の範
囲を制限するために使われたものではない。従って、本
技術分野の当業者ならばこれから多様な変形及び同様な
他実施形態が可能であるという点は理解されるはずであ
る。従って、本発明の真の技術的保護範囲は特許請求範
囲の技術的思想により決まるべきである。
開示された。ここで、特定の用語が用いられたが、それ
は単に本発明を説明するための目的に使われたものであ
り、意味限定や特許請求の範囲に記載された本発明の範
囲を制限するために使われたものではない。従って、本
技術分野の当業者ならばこれから多様な変形及び同様な
他実施形態が可能であるという点は理解されるはずであ
る。従って、本発明の真の技術的保護範囲は特許請求範
囲の技術的思想により決まるべきである。
【００５１】
【発明の効果】前述の如く、本発明による遅延同期ルー
プ回路は単位遅延器の数を増やさなくとも広いロッキン
グ範囲を有し、またロッキングサイクル時間を減らせる
長所がある。
プ回路は単位遅延器の数を増やさなくとも広いロッキン
グ範囲を有し、またロッキングサイクル時間を減らせる
長所がある。
【図１】 従来のＲＤＬＬを示すブロック図である。
【図２】 図１に示された従来のＤＬＬにてクロックサ
イクル時間と単位遅延器の遅延時間との関係を示す図面
である。
イクル時間と単位遅延器の遅延時間との関係を示す図面
である。
【図３】 本発明の第１実施形態によるＤＬＬを示すブ
ロック図である。
ロック図である。
【図４】 図３に示された遅延ライン及び単位遅延時間
調節回路の詳細回路図である。
調節回路の詳細回路図である。
【図５】 図３に示された単位遅延時間調節回路の他の
構成例を示す図面である。
構成例を示す図面である。
【図６】 図３の本発明によるＤＬＬにてクロックサイ
クル時間と単位遅延器の遅延時間との関係を示す図面で
ある。
クル時間と単位遅延器の遅延時間との関係を示す図面で
ある。
【図７】 本発明の第２実施形態によるＤＬＬを示すブ
ロック図である。
ロック図である。
【図８】 図７に示された遅延ライン及び制御回路の詳
細回路図である。
細回路図である。
【図９】 本発明の第３実施形態によるＤＬＬを示すブ
ロック図である。
ロック図である。
３１…位相検出器
３３…遅延ライン
３５…制御回路
３７…遅延補償器
３８…単位遅延時間調節回路
３９…モードレジスタセット
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5J001 AA04 AA11 BB10 BB12 CC06
DD05 DD09
5J106 AA04 CC21 CC59 DD39 KK08
5M024 AA72 BB27 BB34 DD83 JJ02
JJ38 PP01 PP02 PP03 PP10
Claims (24)
- 【請求項１】 直列連結された多数の単位遅延器を含ん
で、制御信号に応答して選択される単位遅延器を通じて
外部クロック信号を遅延させる遅延ラインと、 前記外部クロック信号と前記遅延ラインから出力される
内部クロック信号間の位相差を検出する位相検出器と、 前記位相検出器の出力信号に応答して前記制御信号を発
する制御回路と、 前記遅延ラインの各単位遅延器に連結され、遅延制御信
号に応答して前記各単位遅延器の遅延時間を可変にする
単位遅延時間調節回路とを備えることを特徴とする遅延
同期ループ回路。 - 【請求項２】 前記遅延制御信号は、 ＣＡＳレイテンシ信号であることを特徴とする請求項１
に記載の遅延同期ループ回路。 - 【請求項３】 前記遅延同期ループ回路は、 前記ＣＡＳレイテンシ信号を出力するモードレジスタセ
ットをさらに備えることを特徴とする請求項２に記載の
遅延同期ループ回路。 - 【請求項４】 前記遅延同期ループ回路は、 前記内部クロック信号が出力される前記遅延ラインの出
力端と前記位相検出器間に連結され、前記内部クロック
信号を所定時間遅延させ、遅延された信号を前記位相検
出器に提供する遅延補償器をさらに備えることを特徴と
する請求項１に記載の遅延同期ループ回路。 - 【請求項５】 前記単位遅延時間調節回路は、 前記各単位遅延器に連結され、前記遅延制御信号に応答
して前記各単位遅延器の遅延時間を長くする多数のプロ
グラマブル遅延素子を備えることを特徴とする請求項１
に記載の遅延同期ループ回路。 - 【請求項６】 前記各プログラマブル遅延素子は、 一端が前記各単位遅延器の１ノードに連結され、前記遅
延制御信号のうち第１遅延制御信号に応答する第１スイ
ッチと、 前記第１スイッチの他端と基準電圧間に連結される第１
キャパシタと、 一端が前記各単位遅延器の１ノードに連結され、前記遅
延制御信号のうち第２遅延制御信号に応答する第２スイ
ッチと、 前記第２スイッチの他端と前記基準電圧間に連結される
第２キャパシタとを備えることを特徴とする請求項５に
記載の遅延同期ループ回路。 - 【請求項７】 前記第１キャパシタ及び第２キャパシタ
はＮＭＯＳキャパシタであり、前記基準電圧は接地電圧
であることを特徴とする請求項６に記載の遅延同期ルー
プ回路。 - 【請求項８】 前記第１キャパシタ及び第２キャパシタ
はＰＭＯＳキャパシタであり、前記基準電圧は電源電圧
であることを特徴とする請求項６に記載の遅延同期ルー
プ回路。 - 【請求項９】 前記各プログラマブル遅延素子は、 前記遅延制御信号に応答する論理回路と、 前記各単位遅延器の１ノードと前記論理回路の第１出力
端間に連結される第１キャパシタと、 前記各単位遅延器の１ノードと前記論理回路の第２出力
端間に連結される第２キャパシタとを備えることを特徴
とする請求項５に記載の遅延同期ループ回路。 - 【請求項１０】 前記制御回路は、 多数のステージより構成され、各ステージの出力端から
前記制御信号を出力するシフトレジスタを備えることを
特徴とする請求項１に記載の遅延同期ループ回路。 - 【請求項１１】 直列連結された多数の単位遅延器を含
んで制御信号に応答して選択される単位遅延器を通じて
外部クロック信号を遅延させる遅延ラインと、 前記外部クロック信号の位相と前記遅延ラインから出力
される内部クロック信号の位相とを比較する位相検出器
と、 前記位相検出器の出力信号に応答して前記制御信号を発
して遅延制御信号に応答して前記遅延ラインのロッキン
グ位相ステップを可変にする制御回路とを備えることを
特徴とする遅延同期ループ回路。 - 【請求項１２】 前記遅延制御信号はＣＡＳレイテンシ
信号であることを特徴とする請求項１１に記載の遅延同
期ループ回路。 - 【請求項１３】 前記遅延同期ループ回路は、 前記ＣＡＳレイテンシ信号を出力するモードレジスタセ
ットをさらに備えることを特徴とする請求項１２に記載
の遅延同期ループ回路。 - 【請求項１４】 前記遅延同期ループ回路は、 前記内部クロック信号が出力される前記遅延ラインの出
力端と前記位相検出器間に連結され、前記内部クロック
信号を所定時間遅延させ、遅延された信号を前記位相検
出器に提供する遅延補償器をさらに備えることを特徴と
する請求項１１に記載の遅延同期ループ回路。 - 【請求項１５】 前記制御回路は、 多数のステージより構成され、各ステージの出力端から
前記制御信号を出力するシフトレジスタと、 各ステージ間に連結されて対応する遅延制御信号に応答
する多数のスイッチと、 前記位相検出器の出力信号に応答して前記シフトレジス
タを制御するシフトレジスタ制御部とを備えることを特
徴とする請求項１１に記載の遅延同期ループ回路。 - 【請求項１６】 直列連結された多数の単位遅延器を含
んで外部クロック信号を遅延させる電圧制御遅延ライン
と、 前記外部クロック信号と前記電圧制御遅延ラインから出
力される内部クロック間の位相差を検出する位相検出器
と、 前記位相検出器の出力信号に応答して前記単位遅延器の
遅延時間を可変にするための制御電圧を発生する電荷ポ
ンプ回路と、 前記電圧制御遅延ラインの各単位遅延器に連結され、遅
延制御信号に応答して前記各単位遅延器の遅延時間を可
変にする単位遅延時間調節回路とを備えることを特徴と
する遅延同期ループ回路。 - 【請求項１７】 前記遅延制御信号はＣＡＳレイテンシ
信号であることを特徴とする請求項１６に記載の遅延同
期ループ回路。 - 【請求項１８】 前記遅延同期ループ回路は、 前記ＣＡＳレイテンシ信号を出力するモードレジスタセ
ットをさらに備えることを特徴とする請求項１７に記載
の遅延同期ループ回路。 - 【請求項１９】 前記遅延同期ループ回路は、 前記電荷ポンプ回路と前記電圧制御遅延ライン間に連結
される低域通過フィルタをさらに備えることを特徴とす
る請求項１６に記載の遅延同期ループ回路。 - 【請求項２０】 前記単位遅延時間調節回路は、 前記各単位遅延器に連結され、前記遅延制御信号に応答
して前記各単位遅延器の遅延時間を長くする多数のプロ
グラマブル遅延素子を備えることを特徴とする請求項１
６に記載の遅延同期ループ回路。 - 【請求項２１】 前記各プログラマブル遅延素子は、 一端が前記各単位遅延器の１ノードに連結され、前記遅
延制御信号のうち第１遅延制御信号に応答する第１スイ
ッチと、 前記第１スイッチの他端と基準電圧間に連結される第１
キャパシタと、 一端が前記各単位遅延器の１ノードに連結され、前記遅
延制御信号のうち第２遅延制御信号に応答する第２スイ
ッチと、 前記第２スイッチの他端と前記基準電圧間に連結される
第２キャパシタとを備えることを特徴とする請求項２０
に記載の遅延同期ループ回路。 - 【請求項２２】 前記第１キャパシタ及び第２キャパシ
タはＮＭＯＳキャパシタであり、前記基準電圧は接地電
圧であることを特徴とする請求項２１に記載の遅延同期
ループ回路。 - 【請求項２３】 前記第１キャパシタ及び第２キャパシ
タはＰＭＯＳキャパシタであり、前記基準電圧は電源電
圧であることを特徴とする請求項２１に記載の遅延同期
ループ回路。 - 【請求項２４】 前記各プログラマブル遅延素子は、 前記遅延制御信号に応答する論理回路と、 前記各単位遅延器のノードと前記論理回路の第１出力端
間に連結される第１キャパシタと、 前記各単位遅延器のノードと前記論理回路の第２出力端
間に連結される第１キャパシタとを備えることを特徴と
する請求項２０に記載の遅延同期ループ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0069229A KR100446291B1 (ko) | 2001-11-07 | 2001-11-07 | 카스 레이턴시를 이용하여 락킹 레졸루션 조절이 가능한지연동기 루프 회로 |
| KR2001-069229 | 2001-11-07 |
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| JP2008029034A Division JP2008181651A (ja) | 2001-11-07 | 2008-02-08 | Ｃａｓレイテンシを利用してロッキングレゾリューション調節が可能な遅延同期ループ回路 |
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|---|---|
| JP2003203481A true JP2003203481A (ja) | 2003-07-18 |
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