KR100310460B1 - 지연고정루프의 초기 록 타임 단축 장치 및 방법 - Google Patents

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Abstract

본 발명은 지연고정루프의 초기 록 타임(lock time)을 효과적으로 줄여주는 단축 장치 및 방법에 관한 것으로, 외부로부터 입력받은 클럭을 이용하여 기준클럭을 제공하는 클럭분주부(10)와, 상기 클럭분주부(10)로부터 제공되는 기준클럭과, 입력된 내부클럭의 위상을 비교하며 어느 한 클럭에 대해 단위지연(unit delay)과 더불어, 다단지연(multiple delay)을 병행하면서 위상을 비교하는 위상비교부(30)와, 상기 위상비교부(30)의 비교결과에 따라 지연량을 선택하는 쉬프트 콘트롤부(40)와, 상기 쉬프트 콘트롤부(40)의 출력에 따라 지연량을 증가 또는 감소하는 지연부(50)와, 상기 지연부(50)에 의해 지연된 현재의 클럭에 상응하는 지연클럭모델을 상기 위상비교부(30)에 제공하는 지연클럭 모델링부(20)와, 상기 지연부(50)로부터 인가되는 클럭을 외부로 출력하기 위한 DLL클럭 구동부(60)를 구비하여, 짧은 시간안에 DLL의 초기동작을 완료한다.

Description

지연고정루프의 초기 록 타임 단축 장치 및 방법
본 발명은 DDR (double data rate) SDRAM (Synchronous Random Access Memory)과 같이 고속으로 동작하는 메모리 디바이스등에 사용되는 지연고정루프(delay locked loop: 이하 간단히 "DLL"이라함)에 관한 것으로, 특히 지연고정루프의 초기 록 타임(lock time)을 효과적으로 줄여주는 단축 장치 및 방법에 관한 것이다.
일반적으로, DLL은 어떤 신호에 대해 시간상으로 스큐(skew)가 발생하는 경우에 이를 보정하는 것으로서, 최근의 DDR SDRAM과 같은 고속으로 동작하는 메모리 디바이스 분야에서 동기신호로 사용하는 클럭의 스큐, 기타 문제점을 보완하기 위해서 반드시 요구되는 기능이다.
그런데, 종래에는 기준클럭 (reference external clock)과 비교하면서, 스큐가 발생된 내부클럭(skewed internal clock)에 대하여 일정한 단위지연(unit delay)만을 반복적으로 가하면서, 상기 기준클럭과 내부클럭간의 스큐가 상기 단위지연(unit delay)량보다 작아질때까지 비교동작을 반복하여, 지연고정루프(DLL)의 초기동작을 수행하였다.
그러나, 상기한 바와 같은 종래의 경우는 단위 지연소자(unit delay)를 이용하여 반복적으로 여러번 지연시키면서, 그때그때마다 보정된 결과를 확인하는 방법을 취하였기 때문에, 필연적으로 그 반복횟수가 많아져서 DLL의 초기 록 타임(initial locktime)이 너무 오래걸리는 단점이 있었다. 예를들어, 0.2 nsec 의 단위 지연소자를 채용하고 있다고 가정할 때, 8 클럭마다 상기 지연고정루프의 위상비교부를 작동시키는 기존의 메카니즘으로 8 nsec의 지연동작(delay operation)을 수행하기 위해서는, 최소한도 40번의 반복동작, 즉 320 클럭이 지난후에나 그 동작을 완료할 수 있었다.
특히, 상기한 바와 같은 종래의 기술은 고속으로 동작하는 디바이스에서는 더욱 더 치명적인 악영향을 미침은 자명하다.
따라서, 본 발명은 상기한 바와 같은 종래의 제반 문제점을 해결하기 위하여 안출된 것으로서, 발생된 스큐의 제거를 위해, 기준클럭 또는 대상 내부클럭에 대해 단위지연(unit delay)과 더불어, 다단지연(multiple delay)을 반복적으로 병행하면서 보정결과룰 확인하여, 짧은 시간안에 DLL의 초기동작이 완료될 수 있도록 하는, 지연고정루프의 초기 록 타임 단축 장치 및 방법을 제공함에 그 목적을 두고 있다.
도 1은 본 발명에 따른 지연고정루프의 초기 록 타임 단축장치 구성을 개략적으로 나타낸 블럭도,
도 2는 도 1의 위상비교부의 일실시예 세부구성도,
도 3은 본 발명에 따른 지연고정루프 초기 록 타임 단축방법의 일실시예 수행 흐름도,
도 4a 및 도 4b는 발명에 따른 초기 록 타임 단축장치의 동작을 설명하기 위한 클럭 타이밍도.
*도면의 주요부분에 대한 부호의 설명
10 : 클럭분주부 20 : 지연클럭 모델링부
30 : 위상비교부 40 : 쉬프트 콘트롤부
50 : 지연부 60 : 구동부
31, 33, 35 : 위상비교기 32 : 단위지연기
34 : 다단지연기 36 : 버스트 쉬프트 제어 유니트
상기 목적을 달성하기 위한 본 발명의 장치는, 기준클럭 또는 내부클럭중 어느 하나를 지연시켜 스큐를 제거하기 위한 지연고정루프(DLL)의 초기 록 타임 단축 장치에 있어서, 기준클럭 제공 수단; 상기 기준클럭 제공 수단으로부터 제공되는 기준클럭과, 입력된 내부클럭의 위상을 비교하되, 어느 한 클럭에 대해 단위지연(unit delay)과 더불어, 다단지연(multiple delay)을 병행하면서 위상을 비교하는 위상비교 수단; 상기 위상비교 수단의 비교결과에 따라 지연량을 선택하는 쉬프트 콘트롤 수단; 상기 쉬프트 콘트롤 수단의 출력에 따라 지연량을 가감하여 출력하는 지연 수단; 및 상기 지연 수단에 의해 지연된 클럭에 상응하는 지연클럭모델을 상기 위상비교 수단에 내부클럭으로 제공하는 지연클럭 모델링 수단을 포함하는 것을 특징으로 한다.
한편, 상기 목적을 달성하기 위한 본 발명의 방법은, 기준클럭 또는 내부클럭중 어느 하나를 지연시켜 스큐를 제거하기 위한 지연고정루프(DLL)의 초기 록 타임 단축 방법에 있어서, 상기 기준클럭 및 내부클럭을 입력하는 제 1 단계; 상기 내부클럭과 상기 기준클럭 비교결과, 지연수단의 지연량이 과다하면, 현재의 지연량을 단위지연량만큼 감소시키는 제 2 단계; 상기 내부클럭과 상기 기준클럭 비교결과, 상기 지연수단의 지연량이 부족하면, 그 지연량을 증가시키되, 단위지연량 또는 소정의 다단지연량 중 허용되는 어느 한 지연량만큼 증가시키는 제 3 단계; 및 상기 기준클럭 및 내부클럭간의 위상차가 상기 단위지연에 의한 위상차보다 작아질 때까지 상기 제 1 단계 내지 제 3 단계를 반복수행하는 제 4 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 1은 본 발명에 따른 지연고정루프의 초기 록 타임 단축장치 구성을 개략적으로 나타낸 블록도로서, 도면에서 10은 클럭분주부, 20은 지연클럭 모델링부, 30은 위상비교부, 40은 쉬프트 콘트롤부, 50은 지연부, 60은 신호구동부를 각각 나타낸 것이다.
도면에 도시된 바와 같이, 본 발명에 따른 지연고정루프의 초기 록 타임 단축장치는, 외부로부터 입력받은 클럭을 이용하여 기준클럭을 제공하는 클럭분주부(10)와, 상기 클럭분주부(10)로부터 제공되는 기준클럭과, 입력된 내부클럭의 위상을 비교하며 어느 한 클럭에 대해 단위지연(unit delay)과 더불어, 다단지연(multiple delay)을 병행하면서 위상을 비교하는 위상비교부(30)와, 상기 위상비교부(30)의 비교결과에 따라 지연량을 선택하는 쉬프트 콘트롤부(40)와, 낸드(NAND)게이트 및 인버터 등으로 이루어지는 지연체인(delay chain)을 구비하고 있으며 상기 쉬프트 콘트롤부(40)의 출력에 따라 그 지연량이 증가 또는 감소되며 지연부(50)와, 상기 지연부(50)에 의해 지연된 현재의 클럭에 상응하는 지연클럭모델을 상기 위상비교부(30)에 제공하는 지연클럭 모델링부(20)와, 상기 지연부(50)로부터 인가되는 클럭을 외부로 출력하기 위한 DLL클럭 구동부(60)를 포함하여 구성된다.
그리고, 상기 도 1의 위상비교부의 일실시예 세부구성을 도 2에 도시하였다. 도면에서 31, 33, 및 35는 위상비교기이고, 32는 단위지연기이고, 34는 다단지연기이며, 36은 버스트 쉬프트 제어 유니트이다.
도 3을 참조하면, 상기 위상비교부(30)는, 입력되는 상기 기준클럭 및 내부클럭을 그대로 비교하여 출력하는 제 1 위상비교기(31)와, 상기 입력되는 내부클럭에 대하여 소정의 단위지연을 가하는 단위지연기(32)와, 상기 기준클럭과, 단위지연된 내부클럭을 비교하여 출력하는 제 2 위상비교기(33)와, 상기 입력되는 내부클럭에 대하여 다단지연을 가하는 다단지연기(34)와, 상기 기준클럭과 다단지연된 내부클럭을 비교하여 출력하는 제 3 위상비교기(35)와, 상기 제 3 위상비교기의 비교결과 출력에 따라 상기 지연 수단에서 다단의 쉬프트가 발생하도록 지원하는 버스트 쉬프트 제어 유니트(36)로 구성할 수 있다.
도 4a 내지 도 4c를 참조하여 본 발명의 초기 록 타임 단축장치의 동작을 설명하면 다음과 같다.
상기 본 발명에 따른 초기 록 타임 단축장치는 기준클럭(reference clock)과 입력된 내부클럭(skewed internal clock)의 에지(edge)를 비교하여 두 클럭간에 존재하는 스큐(도 4a의 △t1 참조)를 제거하는 것이다.
즉, 기준클럭 또는 대상 내부클럭에 대해 단위지연(unit delay)과 다단지연(multiple delay)을 한꺼번에 수행하면서, 직전의 지연동작이 반영된 내부클럭 신호와 상기 기준클럭 에지간의 시간차(이하 간단히 "△t2"라 함, 도 4b 참조)가 상기 두 지연동작에 의한 지연량(이하 간단히 "△tsum"라 함, △tsum= △tunit+ △tmulti)보다 크면 상기 △tsum만큼 내부클럭을 더 지연시키고, 만일 △t2가 △tsum보다 작으면 △tunit만큼만 더 지연시킨다. 그리고 이러한 동작이, 직전 지연동작이 반영된 내부클럭 신호와 상기 기준클럭 에지간의 시간차(이하 간단히 "△t3"라 함, 도 4c 참조)가 △tunit보다도 작아질 때까지 반복되도록 함으로써, 짧은 시간안에 DLL의 초기동작이 완료될 수 있도록 한다.
예를들어, 상기 △tsum이 4개의 단위 지연소자 지연량(0.2 nsec x 4)에 해당한다고 가정할 때, 8 클럭마다 상기 지연고정루프의 위상비교부를 작동시키는 메카니즘으로 8 nsec의 지연동작을 수행하기 위해서는, 10번의 반복동작, 즉 80 클럭(종래의 DLL의 초기동작 시간보다 1/4로 단축됨)안에 그 동작을 완료할 수 있게 된다.
이제, 도 3을 참조하여, 본 발명에 따른 지연고정루프 초기 록 타임 단축방법의 일실시예 수행과정을 살펴보기로 한다.
우선, 위상비교부(30)에 기준클럭과 내부클럭을 각각 입력되면(71), 내부클럭이 기준클럭보다 느린지 여부가 비교된다(72).
상기 내부클럭과 상기 기준클럭 비교결과, 내부클럭이 기준클럭보다 느리면, 즉 지연량이 과다하면, 지연부(50)의 지연체인을 직전보다 한 단위지연만큼 좌로 쉬프트시켜, 단위지연량만큼 지연량을 감소시킨후(73), 다시 비교한다(72).
또한, 상기 내부클럭과 상기 기준클럭 비교결과, 내부클럭이 기준클럭보다 빠르면, 즉 지연량이 부족하면, 현재보다 단위지연시간(1)만큼 더 지연된 클럭모델을 생성한다(74).
그리고 나서, 다시 생성된 클럭모델이 상기 기준클럭보다 느린지 여부를 확인하여(75), 그래도 빠르면 다단지연시간(m)만큼 더 지연된 클럭모델을 발생한 후에(76), 또다시 그 클럭모델이 상기 기준클럭보다 느린지 여부를 확인한다(75).
만일 이때에도 제공된 클럭모델이 느리면, 즉 지연량이 부족하면, 직전보다 다단지연시간(m+1)만큼 상기 지연부의 지연체인을 좌로 쉬프트시킨후(79), 상기 비교과정(72)으로 되돌아 간다.
반면에, 상기 다단지연시간(m)만큼 더 지연된 클럭모델이 기준클럭보다 빠르면, 즉 단위지연량만큼만 부가되면 지연량이 부족하고 다단지연량만큼 부가되면 오히려 지연량이 과다해지는 경우에는, 직전보다 단위지연시간(1)만큼만 상기 지연부의 지연체인을 좌로 쉬프트시킨후(78), 상기 비교과정(72)으로 되돌아가 상기 동작이 반복되도록 한다.
그러다가, 내부클럭이 기준클럭보다 빨라서(즉, 지연량이 부족해서)(72), 현재보다 단위지연시간(1)만큼만 더 지연시킨 클럭모델을 생성한 후(74)에, 그를 기준클럭과 비교하면, 오히려 상기 기준클럭보다 느려질때(즉, 지연량이 과다함)(75), DLL의 초기동작이 완료된다.
전술한 실시예에서는, 기준클럭을 고정시킨 채, 대상클럭을 지연시키면서 비교하는 경우만 상세히 설명하고 있으나, 당해분야의 통상의 지식을 가진자라면, 상기 대상클럭을 고정시키고 그 대신에 상기 기준클럭을 지연시키면서 양 클럭간의 스큐를 제거할 수 있음을 쉽게 이해할 수 있다. 또한, 상기 다단지연의 지연량도 본 발명이 적용되는 회로환경 및 설계자의 의도에 따라 적절히 변경하여 설계할 수 있음을 쉽게 이해할 수 있을 것이다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
전술한 바와 같은 본 발명은, 기준클럭과 비교되는 대상클럭간의 스큐가 제거되도록 보정함에 있어서, 그 보정속도를 가속화시킴으로써 DLL의 초기 동작을 빠른 시간내에 완결할 수 있도록하여, 충분한 초기동작 마진을 보장할 뿐만아니라, DLL 보정(correction) 범위가 큰 경우에도 이를 단시간내에 안정적으로 수행하도록 함으로써, 그를 채용하는 디비이스(device)의 고속동작성능을 현저하게 향상시키는 우수한 효과가 있다.

Claims (7)

  1. 기준클럭 또는 내부클럭중 어느 하나를 지연시켜 스큐를 제거하기 위한 지연고정루프(DLL)의 초기 록 타임 단축 장치에 있어서,
    기준클럭 제공 수단;
    상기 기준클럭 제공 수단으로부터 제공되는 기준클럭과, 입력된 내부클럭의 위상을 비교하되, 어느 한 클럭에 대해 단위지연(unit delay)과 더불어, 다단지연(multiple delay)을 병행하면서 위상을 비교하는 위상비교 수단;
    상기 위상비교 수단의 비교결과에 따라 지연량을 선택하는 쉬프트 콘트롤 수단;
    상기 쉬프트 콘트롤 수단의 출력에 따라 지연량을 가감하는 지연 수단; 및
    상기 지연 수단에 의해 지연된 클럭에 상응하는 지연클럭 모델을 상기 위상비교 수단에 내부클럭으로 제공하는 지연클럭 모델링 수단
    을 포함하는 지연고정루프의 초기 록 타임을 단축시키기 위한 장치.
  2. 제 1 항에 있어서,
    상기 위상비교 수단은,
    입력되는 상기 기준클럭 및 내부클럭을 그대로 비교하여 출력하는 제 1 위상비교기;
    상기 입력되는 내부클럭에 대하여 소정의 단위지연을 가하는 단위지연기;
    상기 기준클럭과, 단위지연된 내부클럭을 비교하여 출력하는 제 2 위상비교기;
    상기 입력되는 내부클럭에 대하여 다단지연을 가하는 다단지연기;
    상기 기준클럭과, 다단지연된 내부클럭을 비교하여 출력하는 제 3 위상비교기; 및
    상기 제 3 위상비교기의 비교결과 출력에 따라 상기 지연 수단에서 다단의 쉬프트가 발생하도록 지원하는 버스트 쉬프트 제어 유니트
    를 포함하는 지연고정루프의 초기 록 타임을 단축시키기 위한 장치.
  3. 제 1 항에 있어서,
    상기 위상비교 수단은,
    입력되는 상기 기준클럭 및 내부클럭을 그대로 비교하여 출력하는 제 1 위상비교기;
    상기 입력되는 기준클럭에 대하여 소정의 단위지연을 가하는 단위지연기;
    상기 내부클럭과, 단위지연된 기준클럭을 비교하여 출력하는 제 2 위상비교기;
    상기 입력되는 기준클럭에 대하여 다단지연을 가하는 다단지연기;
    상기 내부클럭과, 다단지연된 기준클럭을 비교하여 출력하는 제 3 위상비교기; 및
    상기 제 3 위상비교기의 비교결과 출력에 따라 상기 지연 수단에서 다단의 쉬프트가 발생하도록 지원하는 버스트 쉬프트 제어 유니트
    를 포함하는 지연고정루프의 초기 록 타임을 단축시키기 위한 장치.
  4. 제 1 항 내지 제 3 항중 어느 한 항에 있어서,
    상기 지연 수단으로부터 인가되는 지연클럭을 외부로 출력하기 위한 DLL클럭 구동 수단을 더 포함하는 지연고정루프의 초기 록 타임을 단축시키기 위한 장치.
  5. 기준클럭 또는 내부클럭중 어느 하나를 지연시켜 스큐를 제거하기 위한 지연고정루프(DLL)의 초기 록 타임 단축 방법에 있어서,
    상기 기준클럭 및 내부클럭을 입력하는 제 1 단계;
    상기 내부클럭과 상기 기준클럭 비교결과, 지연수단의 지연량이 과다하면, 현재의 지연량을 단위지연량만큼 감소시키는 제 2 단계;
    상기 내부클럭과 상기 기준클럭 비교결과, 상기 지연수단의 지연량이 부족하면, 그 지연량을 증가시키되, 단위지연량 또는 소정의 다단지연량 중 허용되는 어느 한 지연량만큼 증가시키는 제 3 단계; 및
    상기 기준클럭 및 내부클럭간의 위상차가 상기 단위지연에 의한 위상차보다 작아질 때까지 상기 제 1 단계 내지 제 3 단계를 반복수행하는 제 4 단계
    를 포함하는 지연고정루프의 초기 록 타임을 단축시키기 위한 방법.
  6. 제 5 항에 있어서,
    상기 제 2 단계는,
    상기 내부클럭이 상기 기준클럭보다 느린지 여부를 판단하는 제 1 과정; 및
    상기 지연수단의 지연체인을 상기 단위지연만큼 지연감소방향으로 쉬프트하는 제 2 과정
    을 포함하는 지연고정루프의 초기 록 타임을 단축시키기 위한 방법.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 제 3 단계는,
    상기 단위지연(1)시간만큼 더 지연된 클럭모델을 제공하는 제 3 과정;
    상기 제 3 과정에서 제공된 클럭모델이 상기 기준클럭보다 빠른지 여부를 확인하여, 빠르면 다단지연(m)시간만큼 지연된 클럭모델을 제공하는 제 4 과정; 및
    상기 제 4 과정에서 제공된 클럭모델이 기준클럭보다 빠른지 여부를 확인하여, 느리면 상기 지연수단의 지연체인을 지연증가방향으로 상기 단위지연량(1)만큼 쉬프트하고, 빠르면 상기 단위지연 및 다단지연량(m+1)만큼 쉬프트하는 제 5 과정
    을 포함하는 지연고정루프의 초기 록 타임을 단축시키기 위한 방법.
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