JP3281306B2 - メモリ装置のディジタル遅延同期回路 - Google Patents
メモリ装置のディジタル遅延同期回路Info
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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-
- G—PHYSICS
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
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-
- H—ELECTRICITY
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
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- Static Random-Access Memory (AREA)
- Pulse Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、外部供給のシステ
ムクロックで駆動される同期型のメモリ装置に関し、特
に、そのディジタル遅延同期回路(Digital Locked Lo
op)に関する。
ムクロックで駆動される同期型のメモリ装置に関し、特
に、そのディジタル遅延同期回路(Digital Locked Lo
op)に関する。
【０００２】
【従来の技術】同期型の半導体メモリ装置は、高速動作
を行うために外部からシステムクロックＣＬＫを受信し
てチップ内部で必要とするクロックＰＣＬＫ＿Ｍを生成
するバッファを採用している。したがって、そのクロッ
クバッファの出力に従うチップ内の各回路はシステムク
ロックに応じて動作することになる。しかしながら通常
のクロックバッファは、システムクロックＣＬＫを遅延
させてチップ内部で必要なクロックＰＣＬＫ＿Ｍを発生
させるため、システムクロックＣＬＫと内部クロックＰ
ＣＬＫ＿Ｍとには位相差が必然的に生じる。この位相差
によって、チップ内部の動作はシステムクロックＣＬＫ
よりもその位相差だけ遅くなることになる。そこで、外
部クロックＣＬＫと同位相の内部クロックＰＣＬＫ、つ
まりシステムクロックＣＬＫと完全に同期して位相差が
“０”である内部クロックＰＣＬＫを生成する研究が進
められている。
を行うために外部からシステムクロックＣＬＫを受信し
てチップ内部で必要とするクロックＰＣＬＫ＿Ｍを生成
するバッファを採用している。したがって、そのクロッ
クバッファの出力に従うチップ内の各回路はシステムク
ロックに応じて動作することになる。しかしながら通常
のクロックバッファは、システムクロックＣＬＫを遅延
させてチップ内部で必要なクロックＰＣＬＫ＿Ｍを発生
させるため、システムクロックＣＬＫと内部クロックＰ
ＣＬＫ＿Ｍとには位相差が必然的に生じる。この位相差
によって、チップ内部の動作はシステムクロックＣＬＫ
よりもその位相差だけ遅くなることになる。そこで、外
部クロックＣＬＫと同位相の内部クロックＰＣＬＫ、つ
まりシステムクロックＣＬＫと完全に同期して位相差が
“０”である内部クロックＰＣＬＫを生成する研究が進
められている。
【０００３】位相差を除く手法としてはこれまでに、位
相同期ループ(Phase locked loop：ＰＬＬ)や遅延同
期ループ(Delay locked loop：ＤＬＬ)を使用してシ
ステムクロックＣＬＫと内部クロックＰＣＬＫとのスキ
ュー(Skew)を最小化する方法が提供されている。しか
し、ＰＬＬやＤＬＬにはロッキングタイム（位相の一致
にかかる時間）があり、これを用いた手法は高速のＳＤ
ＲＡＭには不向きなうえ、デバイスが動作していないス
タンバイ(stand-by)時のスタンバイ電流を増加させると
いう短所がある。また、特定の周波数では、ＰＬＬやＤ
ＬＬを使用しない場合よりもさらに遅く内部クロックＰ
ＣＬＫが発生することもある。
相同期ループ(Phase locked loop：ＰＬＬ)や遅延同
期ループ(Delay locked loop：ＤＬＬ)を使用してシ
ステムクロックＣＬＫと内部クロックＰＣＬＫとのスキ
ュー(Skew)を最小化する方法が提供されている。しか
し、ＰＬＬやＤＬＬにはロッキングタイム（位相の一致
にかかる時間）があり、これを用いた手法は高速のＳＤ
ＲＡＭには不向きなうえ、デバイスが動作していないス
タンバイ(stand-by)時のスタンバイ電流を増加させると
いう短所がある。また、特定の周波数では、ＰＬＬやＤ
ＬＬを使用しない場合よりもさらに遅く内部クロックＰ
ＣＬＫが発生することもある。
【０００４】このような技術背景のもとに最近になっ
て、図１に示すような同期遅延ライン(synchrous Delay
Line：ＳＤＬ)を用いるディジタル遅延同期回路が開示
されている。
て、図１に示すような同期遅延ライン(synchrous Delay
Line：ＳＤＬ)を用いるディジタル遅延同期回路が開示
されている。
【０００５】遅延バッファＢＤＣがシステムクロックＣ
ＬＫを遅延させ第１クロックＰＣＬＫ＿Ｍとしてバッフ
ァリング出力すると、その第１クロックＰＣＬＫ＿Ｍ
は、メイン遅延器ＭＤＣの入力ノード、多数の位相検出
器ＤＤＣ１〜ＤＤＣｎの入力ノード、第２同期遅延ライ
ンの入力ノードへ提供される。
ＬＫを遅延させ第１クロックＰＣＬＫ＿Ｍとしてバッフ
ァリング出力すると、その第１クロックＰＣＬＫ＿Ｍ
は、メイン遅延器ＭＤＣの入力ノード、多数の位相検出
器ＤＤＣ１〜ＤＤＣｎの入力ノード、第２同期遅延ライ
ンの入力ノードへ提供される。
【０００６】メイン遅延器ＭＤＣの出力ノードには同一
遅延量の多数の単位遅延器ＦＵＤ１〜ＦＵＤｎが第１同
期遅延ラインとして縦列接続されている。これら第１同
期遅延ラインをなす各単位遅延器ＦＵＤ１〜ＦＵＤｎ
は、メイン遅延器ＭＤＣの出力ノードから提供される最
初の遅延クロックＤ１をそれぞれ遅延させていき、各遅
延クロックＤ２〜Ｄｎを出力する。
遅延量の多数の単位遅延器ＦＵＤ１〜ＦＵＤｎが第１同
期遅延ラインとして縦列接続されている。これら第１同
期遅延ラインをなす各単位遅延器ＦＵＤ１〜ＦＵＤｎ
は、メイン遅延器ＭＤＣの出力ノードから提供される最
初の遅延クロックＤ１をそれぞれ遅延させていき、各遅
延クロックＤ２〜Ｄｎを出力する。
【０００７】一方、第２同期遅延ラインは、単位遅延器
ＦＵＤ１と同じ遅延量の多数の単位遅延器ＢＵＤ１〜Ｂ
ＵＤｎを縦列接続してなる。そして、この第２同期遅延
ラインを構成する単位遅延器ＢＵＤ１〜ＢＵＤｎの入力
ノード及び出力ノードと内部クロックＰＣＬＫの出力ノ
ードとの間に、位相検出器ＤＤＣ１〜ＤＤＣｎによるイ
ネーブル信号Ｆ１〜Ｆｎの活性化に応じ第１クロックＰ
ＣＬＫ＿Ｍあるいは所定時間遅延した遅延クロックＤ
２’〜Ｄｎ’のいずれか１つを選択して伝送するスイッ
チＳＷＣ１〜ＳＷＣｎが接続されている。
ＦＵＤ１と同じ遅延量の多数の単位遅延器ＢＵＤ１〜Ｂ
ＵＤｎを縦列接続してなる。そして、この第２同期遅延
ラインを構成する単位遅延器ＢＵＤ１〜ＢＵＤｎの入力
ノード及び出力ノードと内部クロックＰＣＬＫの出力ノ
ードとの間に、位相検出器ＤＤＣ１〜ＤＤＣｎによるイ
ネーブル信号Ｆ１〜Ｆｎの活性化に応じ第１クロックＰ
ＣＬＫ＿Ｍあるいは所定時間遅延した遅延クロックＤ
２’〜Ｄｎ’のいずれか１つを選択して伝送するスイッ
チＳＷＣ１〜ＳＷＣｎが接続されている。
【０００８】これらスイッチＳＷＣ１〜ＳＷＣｎは、第
１クロックＰＣＬＫ＿Ｍと第１同期遅延ラインによる遅
延クロックＤ１〜Ｄｎとをそれぞれ入力して位相を比較
する位相検出器ＤＤＣ１〜ＤＤＣｎに従い選択的にイネ
ーブルされる。これら位相検出器ＤＤＣ１〜ＤＤＣｎ
は、入力される２つのクロックＰＣＬＫ＿Ｍ，Ｄ１〜Ｄ
ｎの位相が一致すると遅延クロックＤ１〜Ｄｎをラッチ
し、第１クロックＰＣＬＫ＿Ｍが“ロウ”のときにイネ
ーブル信号Ｆ１〜Ｆｎを活性化させる。
１クロックＰＣＬＫ＿Ｍと第１同期遅延ラインによる遅
延クロックＤ１〜Ｄｎとをそれぞれ入力して位相を比較
する位相検出器ＤＤＣ１〜ＤＤＣｎに従い選択的にイネ
ーブルされる。これら位相検出器ＤＤＣ１〜ＤＤＣｎ
は、入力される２つのクロックＰＣＬＫ＿Ｍ，Ｄ１〜Ｄ
ｎの位相が一致すると遅延クロックＤ１〜Ｄｎをラッチ
し、第１クロックＰＣＬＫ＿Ｍが“ロウ”のときにイネ
ーブル信号Ｆ１〜Ｆｎを活性化させる。
【０００９】図２に動作タイミング図を示し説明する。
なお、図中の例ではｎ＝１４である。
なお、図中の例ではｎ＝１４である。
【００１０】まず、最初にシステムクロックＣＬＫが入
力されると遅延バッファＢＤＣから、そのクロックパル
スを遅延及びレベル変換した第１クロックＰＣＬＫ＿Ｍ
が発生される。この第１クロックＰＣＬＫ＿Ｍは、遅延
バッファＢＤＣに相応する遅延量のメイン遅延器ＭＤＣ
により遅延され、最初の遅延クロックＤ１として出力さ
れる。また第１クロックＰＣＬＫ＿Ｍは、多数の位相検
出器ＤＤＣ１〜ＤＤＣ１４及び第２同期遅延ラインの単
位遅延器ＢＵＤ１へも入力される。
力されると遅延バッファＢＤＣから、そのクロックパル
スを遅延及びレベル変換した第１クロックＰＣＬＫ＿Ｍ
が発生される。この第１クロックＰＣＬＫ＿Ｍは、遅延
バッファＢＤＣに相応する遅延量のメイン遅延器ＭＤＣ
により遅延され、最初の遅延クロックＤ１として出力さ
れる。また第１クロックＰＣＬＫ＿Ｍは、多数の位相検
出器ＤＤＣ１〜ＤＤＣ１４及び第２同期遅延ラインの単
位遅延器ＢＵＤ１へも入力される。
【００１１】遅延クロックＤ１は、メイン遅延器ＭＤＣ
の出力ノードから縦列接続された第１同期遅延ラインを
なす単位遅延器ＦＵＤ１〜ＦＵＤ１４によって所定単位
遅延量ずつ順次遅延されていき、図２のような遅延クロ
ックＤ２，Ｄ３，Ｄ４，…，Ｄ１４とされる。このとき
の各単位遅延器ＦＵＤ１〜ＦＵＤ１４の遅延量は互いに
同一である。このようにして発生された遅延クロックＤ
１，Ｄ２，Ｄ３，…，Ｄ１４は、それぞれ対応する位相
検出器ＤＤＣ１〜ＤＤＣ１４へ供給される。
の出力ノードから縦列接続された第１同期遅延ラインを
なす単位遅延器ＦＵＤ１〜ＦＵＤ１４によって所定単位
遅延量ずつ順次遅延されていき、図２のような遅延クロ
ックＤ２，Ｄ３，Ｄ４，…，Ｄ１４とされる。このとき
の各単位遅延器ＦＵＤ１〜ＦＵＤ１４の遅延量は互いに
同一である。このようにして発生された遅延クロックＤ
１，Ｄ２，Ｄ３，…，Ｄ１４は、それぞれ対応する位相
検出器ＤＤＣ１〜ＤＤＣ１４へ供給される。
【００１２】位相検出器ＤＤＣ１は、遅延バッファＢＤ
Ｃによる第１クロックＰＣＬＫ＿Ｍとメイン遅延器ＭＤ
Ｃによる遅延クロックＤ１との位相を比較し、また他の
位相検出器ＤＤＣ２〜ＤＤＣ１４は、遅延バッファＢＤ
Ｃによる第１クロックＰＣＬＫ＿Ｍと第１同期遅延ライ
ン上の各単位遅延器ＦＵＤ１〜ＦＵＤ１４による遅延ク
ロックＤ２〜Ｄ１４との位相をそれぞれ比較する。この
ように第１クロックＰＣＬＫ＿Ｍを共通入力して遅延ク
ロックＤ１〜Ｄ１４をそれぞれ比較する位相検出器ＤＤ
Ｃ１〜ＤＤＣ１４は、比較する２つのクロックの位相が
一致する場合にイネーブル信号Ｆ１〜Ｆ１４を活性化さ
せる。たとえば図２に示したように、第１クロックＰＣ
ＬＫ＿Ｍと単位遅延器ＦＵＤ１２による遅延クロックＤ
１２の位相が一致していれば位相検出器ＤＤＣ１２が遅
延クロックＤ１２をラッチし、そして、第１クロックＰ
ＣＬＫ＿Ｍのレベルが論理“ロウ”の期間にイネーブル
信号Ｆ１２を活性化させる。
Ｃによる第１クロックＰＣＬＫ＿Ｍとメイン遅延器ＭＤ
Ｃによる遅延クロックＤ１との位相を比較し、また他の
位相検出器ＤＤＣ２〜ＤＤＣ１４は、遅延バッファＢＤ
Ｃによる第１クロックＰＣＬＫ＿Ｍと第１同期遅延ライ
ン上の各単位遅延器ＦＵＤ１〜ＦＵＤ１４による遅延ク
ロックＤ２〜Ｄ１４との位相をそれぞれ比較する。この
ように第１クロックＰＣＬＫ＿Ｍを共通入力して遅延ク
ロックＤ１〜Ｄ１４をそれぞれ比較する位相検出器ＤＤ
Ｃ１〜ＤＤＣ１４は、比較する２つのクロックの位相が
一致する場合にイネーブル信号Ｆ１〜Ｆ１４を活性化さ
せる。たとえば図２に示したように、第１クロックＰＣ
ＬＫ＿Ｍと単位遅延器ＦＵＤ１２による遅延クロックＤ
１２の位相が一致していれば位相検出器ＤＤＣ１２が遅
延クロックＤ１２をラッチし、そして、第１クロックＰ
ＣＬＫ＿Ｍのレベルが論理“ロウ”の期間にイネーブル
信号Ｆ１２を活性化させる。
【００１３】イネーブル信号Ｆ１２が活性化されるとス
イッチＳＷＣ１２がターンオンされ、第１クロックＰＣ
ＬＫ＿Ｍを遅延させていく第２同期遅延ラインの単位遅
延器ＢＵＤ１２による遅延クロックＤ１２’が内部クロ
ックＰＣＬＫの出力ノードへ送り出される。つまり、位
相検出器ＤＤＣ１２のイネーブル信号Ｆ１２に従って、
内部クロックＰＣＬＫは、第１クロックＰＣＬＫ＿Ｍを
単位遅延器ＢＵＤ１〜ＢＵＤ１１を通して遅延させた遅
延クロックＤ１２’として出力される。その出力される
内部クロックＰＣＬＫに、メイン遅延器ＭＤＣによる遅
延はない。
イッチＳＷＣ１２がターンオンされ、第１クロックＰＣ
ＬＫ＿Ｍを遅延させていく第２同期遅延ラインの単位遅
延器ＢＵＤ１２による遅延クロックＤ１２’が内部クロ
ックＰＣＬＫの出力ノードへ送り出される。つまり、位
相検出器ＤＤＣ１２のイネーブル信号Ｆ１２に従って、
内部クロックＰＣＬＫは、第１クロックＰＣＬＫ＿Ｍを
単位遅延器ＢＵＤ１〜ＢＵＤ１１を通して遅延させた遅
延クロックＤ１２’として出力される。その出力される
内部クロックＰＣＬＫに、メイン遅延器ＭＤＣによる遅
延はない。
【００１４】このようにして出力される内部クロックＰ
ＣＬＫは、システムクロックＣＬＫの２周期以降からは
遅延差なくシステムクロックＣＬＫと同位相で出力され
る。したがって、ＰＬＬやＤＬＬの場合に比べて外部ク
ロックＣＬＫと内部クロックＰＣＬＫとの位相一致にか
かる時間が短くてすむ。
ＣＬＫは、システムクロックＣＬＫの２周期以降からは
遅延差なくシステムクロックＣＬＫと同位相で出力され
る。したがって、ＰＬＬやＤＬＬの場合に比べて外部ク
ロックＣＬＫと内部クロックＰＣＬＫとの位相一致にか
かる時間が短くてすむ。
【００１５】図３には、図１のようなディジタル遅延同
期回路の詳細を示してある。この図３では遅延バッファ
ＢＤＣが図示略されており、また、メイン遅延器ＭＤＣ
による遅延クロックＤ１を比較する位相検出器ＤＤＣ１
は、同期遅延ラインの終端まで同期が合わなかった場合
に位相検出器ＤＤＣｎのキャリ出力を受けて第１クロッ
クＰＣＬＫ＿Ｍを内部クロックＰＣＬＫとしてバイパス
させるバイパス手段ＢＰになっている。すなわち、シス
テムクロックＣＬＫの周期が同期遅延ラインの遅延時間
よりも長い場合には、バイパス手段ＢＰによりスイッチ
ＳＷＣ１がオンとされ、第１クロックＰＣＬＫ＿Ｍが内
部クロックＰＣＬＫとしてバイパス出力される。
期回路の詳細を示してある。この図３では遅延バッファ
ＢＤＣが図示略されており、また、メイン遅延器ＭＤＣ
による遅延クロックＤ１を比較する位相検出器ＤＤＣ１
は、同期遅延ラインの終端まで同期が合わなかった場合
に位相検出器ＤＤＣｎのキャリ出力を受けて第１クロッ
クＰＣＬＫ＿Ｍを内部クロックＰＣＬＫとしてバイパス
させるバイパス手段ＢＰになっている。すなわち、シス
テムクロックＣＬＫの周期が同期遅延ラインの遅延時間
よりも長い場合には、バイパス手段ＢＰによりスイッチ
ＳＷＣ１がオンとされ、第１クロックＰＣＬＫ＿Ｍが内
部クロックＰＣＬＫとしてバイパス出力される。
【００１６】図３の例において、位相検出器ＤＤＣ２〜
ＤＤＣｎは同一構成であり、ＰＭＯＳ＆ＮＭＯＳトラン
ジスタからなるＣＭＯＳの伝送スイッチＳ１，Ｓ２と、
ラッチのためのインバータＩ１，Ｉ２，Ｉ３，Ｉ４，Ｉ
５と、反転のためのインバータＩ６と、ＮＡＮＤゲート
Ｎ１，Ｎ２と、からなる。また、図３の回路では、２つ
のインバータを直列接続してなる内部遅延器ＩＤが、内
部クロックＰＣＬＫのレベルと出力時点をより正確にす
るために最終出力端に設置される。
ＤＤＣｎは同一構成であり、ＰＭＯＳ＆ＮＭＯＳトラン
ジスタからなるＣＭＯＳの伝送スイッチＳ１，Ｓ２と、
ラッチのためのインバータＩ１，Ｉ２，Ｉ３，Ｉ４，Ｉ
５と、反転のためのインバータＩ６と、ＮＡＮＤゲート
Ｎ１，Ｎ２と、からなる。また、図３の回路では、２つ
のインバータを直列接続してなる内部遅延器ＩＤが、内
部クロックＰＣＬＫのレベルと出力時点をより正確にす
るために最終出力端に設置される。
【００１７】図４のタイミング図に図３の回路の動作を
示してある（ｎ＝１４の例）。
示してある（ｎ＝１４の例）。
【００１８】システムクロックＣＬＫが入力されると遅
延バッファＢＤＣを経て第１クロックＰＣＬＫ＿Ｍが入
力ノードＮ１へ印加される。するとメイン遅延器ＭＤＣ
により、４つのインバータ分の遅延が施されて遅延クロ
ックＤ１が発生される。また第１クロックＰＣＬＫ＿Ｍ
は、第２同期遅延ライン内の単位遅延器ＢＵＤ１〜ＢＵ
Ｄ１４によって順次遅延され、遅延クロックＤ１’〜Ｄ
１４’がそれぞれ発生されることになる。これら遅延ク
ロックＤ１’〜Ｄ１４’はメイン遅延器ＭＤＣによる遅
延のないクロックであり、スイッチＳＷＣ１〜ＳＷＣ１
４がイネーブル信号Ｆ１〜Ｆ１４によってスイッチオン
されない限りパスされることはない。
延バッファＢＤＣを経て第１クロックＰＣＬＫ＿Ｍが入
力ノードＮ１へ印加される。するとメイン遅延器ＭＤＣ
により、４つのインバータ分の遅延が施されて遅延クロ
ックＤ１が発生される。また第１クロックＰＣＬＫ＿Ｍ
は、第２同期遅延ライン内の単位遅延器ＢＵＤ１〜ＢＵ
Ｄ１４によって順次遅延され、遅延クロックＤ１’〜Ｄ
１４’がそれぞれ発生されることになる。これら遅延ク
ロックＤ１’〜Ｄ１４’はメイン遅延器ＭＤＣによる遅
延のないクロックであり、スイッチＳＷＣ１〜ＳＷＣ１
４がイネーブル信号Ｆ１〜Ｆ１４によってスイッチオン
されない限りパスされることはない。
【００１９】メイン遅延器ＭＤＣから出力される遅延ク
ロックＤ１は、第１同期遅延ライン内で２つのインバー
タを直列接続してなる単位遅延器ＦＵＤ１〜ＦＵＤ１４
により順次遅延され、遅延クロックＤ２〜Ｄ１４として
出力される。これら単位遅延器ＦＵＤ１〜ＦＵＤ１４か
らそれぞれ出力される遅延クロックＤ２〜Ｄ１４は、対
応する位相検出器ＤＤＣ２〜ＤＤＣ１４の第１伝送スイ
ッチＳ１へ供給される。
ロックＤ１は、第１同期遅延ライン内で２つのインバー
タを直列接続してなる単位遅延器ＦＵＤ１〜ＦＵＤ１４
により順次遅延され、遅延クロックＤ２〜Ｄ１４として
出力される。これら単位遅延器ＦＵＤ１〜ＦＵＤ１４か
らそれぞれ出力される遅延クロックＤ２〜Ｄ１４は、対
応する位相検出器ＤＤＣ２〜ＤＤＣ１４の第１伝送スイ
ッチＳ１へ供給される。
【００２０】その第１伝送スイッチＳ１を構成するＮＭ
ＯＳトランジスタのゲート端子に第１クロックＰＣＬＫ
＿Ｍが提供され、ＰＭＯＳトランジスタのゲート端子に
は第１クロックＰＣＬＫ＿ＭをインバータＩＮＴで反転
させたクロックが提供される。そして、第１伝送スイッ
チＳ１の出力は、第１ラッチ部Ｉ１，Ｉ２により反転ラ
ッチされ、インバータＩ５を通して第２伝送スイッチＳ
２へ送られる。したがって、第１クロックＰＣＬＫ＿Ｍ
が論理“ハイ”のときに第１ラッチ部Ｉ１，Ｉ２に遅延
クロックＤ２〜Ｄ１４がそれぞれラッチされ、該ラッチ
信号が第２伝送スイッチＳ２のターンオンで出力され
る。
ＯＳトランジスタのゲート端子に第１クロックＰＣＬＫ
＿Ｍが提供され、ＰＭＯＳトランジスタのゲート端子に
は第１クロックＰＣＬＫ＿ＭをインバータＩＮＴで反転
させたクロックが提供される。そして、第１伝送スイッ
チＳ１の出力は、第１ラッチ部Ｉ１，Ｉ２により反転ラ
ッチされ、インバータＩ５を通して第２伝送スイッチＳ
２へ送られる。したがって、第１クロックＰＣＬＫ＿Ｍ
が論理“ハイ”のときに第１ラッチ部Ｉ１，Ｉ２に遅延
クロックＤ２〜Ｄ１４がそれぞれラッチされ、該ラッチ
信号が第２伝送スイッチＳ２のターンオンで出力され
る。
【００２１】第２伝送スイッチＳ２は、第１クロックＰ
ＣＬＫ＿Ｍの論理“ロウ”レベルでスイッチオンし、そ
のときの伝送信号が第２ラッチ部Ｉ３，Ｉ４にラッチさ
れる。該第２ラッチ部Ｉ３，Ｉ４の出力Ｌ２〜Ｌ１４
が、２つのＮＡＮＤゲートＮ１，Ｎ２及びインバータ１
６から構成されるキャリ発生部へ入力され、キャリ信号
Ｔ３〜Ｔ１４とイネーブル信号Ｆ２〜Ｆ１４が発生され
る。
ＣＬＫ＿Ｍの論理“ロウ”レベルでスイッチオンし、そ
のときの伝送信号が第２ラッチ部Ｉ３，Ｉ４にラッチさ
れる。該第２ラッチ部Ｉ３，Ｉ４の出力Ｌ２〜Ｌ１４
が、２つのＮＡＮＤゲートＮ１，Ｎ２及びインバータ１
６から構成されるキャリ発生部へ入力され、キャリ信号
Ｔ３〜Ｔ１４とイネーブル信号Ｆ２〜Ｆ１４が発生され
る。
【００２２】このキャリ発生部は、キャリ信号Ｔ２〜Ｔ
１４が論理“ハイ”で第２ラッチ部Ｉ３，Ｉ４の出力が
論理“ロウ”のときに、イネーブル信号Ｆ２〜Ｆ１４を
活性化させるとともに後段へのキャリ信号Ｔ３〜Ｔ１４
をディスエーブルさせる。たとえば、キャリ信号Ｔ３が
“ハイ”、第２ラッチ部Ｉ３，Ｉ４の出力Ｌ３が“ロ
ウ”であれば、ＮＡＮＤゲートＮ１の出力は“ハイ”、
ＮＡＮＤゲートＮ２の出力は“ロウ”となる。したがっ
て、イネーブル信号Ｆ３は“ロウ”となりスイッチＳＷ
Ｃ３がオンし、キャリ信号Ｔ４は“ロウ”となって次段
をディスエーブルにする。これ以外の場合はイネーブル
信号Ｆ３は“ハイ”の非活性状態にあり、またキャリ信
号Ｔ４は“ハイ”の活性状態にある。このようにイネー
ブル信号Ｆ３が活性化されるとき、遅延クロックＤ３と
第１クロックＰＣＬＫ＿Ｍとは位相が一致した同期状態
にある。
１４が論理“ハイ”で第２ラッチ部Ｉ３，Ｉ４の出力が
論理“ロウ”のときに、イネーブル信号Ｆ２〜Ｆ１４を
活性化させるとともに後段へのキャリ信号Ｔ３〜Ｔ１４
をディスエーブルさせる。たとえば、キャリ信号Ｔ３が
“ハイ”、第２ラッチ部Ｉ３，Ｉ４の出力Ｌ３が“ロ
ウ”であれば、ＮＡＮＤゲートＮ１の出力は“ハイ”、
ＮＡＮＤゲートＮ２の出力は“ロウ”となる。したがっ
て、イネーブル信号Ｆ３は“ロウ”となりスイッチＳＷ
Ｃ３がオンし、キャリ信号Ｔ４は“ロウ”となって次段
をディスエーブルにする。これ以外の場合はイネーブル
信号Ｆ３は“ハイ”の非活性状態にあり、またキャリ信
号Ｔ４は“ハイ”の活性状態にある。このようにイネー
ブル信号Ｆ３が活性化されるとき、遅延クロックＤ３と
第１クロックＰＣＬＫ＿Ｍとは位相が一致した同期状態
にある。
【００２３】図４では、第１同期遅延ラインの遅延クロ
ックＤ１２が第１クロックＰＣＬＫ＿Ｍと一致する場合
を示してある。したがって、位相検出器ＤＤＣ１２の第
２ラッチ部Ｉ３，Ｉ４の出力Ｌ１２から後は論理“ロ
ウ”出力となっており、且つキャリ信号Ｔ１３から後の
ディスエーブルにより、イネーブル信号Ｆ１２だけが論
理“ロウ”に活性化されている。これに従い第２同期遅
延ラインの遅延クロックＤ１２’が、スイッチＳＷＣ１
２を通過し内部クロックＰＣＬＫとして内部遅延器ＩＤ
を通し出力される。
ックＤ１２が第１クロックＰＣＬＫ＿Ｍと一致する場合
を示してある。したがって、位相検出器ＤＤＣ１２の第
２ラッチ部Ｉ３，Ｉ４の出力Ｌ１２から後は論理“ロ
ウ”出力となっており、且つキャリ信号Ｔ１３から後の
ディスエーブルにより、イネーブル信号Ｆ１２だけが論
理“ロウ”に活性化されている。これに従い第２同期遅
延ラインの遅延クロックＤ１２’が、スイッチＳＷＣ１
２を通過し内部クロックＰＣＬＫとして内部遅延器ＩＤ
を通し出力される。
【００２４】
【発明が解決しようとする課題】上記のディジタル遅延
同期回路は、正確な内部クロックを発生させる点で優れ
ているが、同期遅延ラインをなす多数の単位遅延器及び
多数の位相検出器を要するために消費電力が多くなると
いう課題がある。すなわち、図３に示す回路構成から分
かるように、特定の位相検出器の同期検出で内部クロッ
クが出力された後にも、その後続にある第１及び第２同
期遅延ライン内の単位遅延器及び位相検出器は依然とし
て動作するからである。つまり、図４の波形Ｌ１２以降
の波形Ｌ１３，Ｌ１４が全て論理“ロウ”レベルへ遷移
することからわかるように、位相検出器内のラッチ部を
なすインバータは、伝送スイッチを通して提供されるク
ロックによってトランジションしてラッチ動作し、これ
を反転させて出力するため、電力消費が大きい。特に、
単位遅延器の遅延量を小さくして正確な内部クロックを
得る同期型のＤＲＡＭでは、インバータ構成の単位遅延
器及び位相検出器を相当数設けることになるので、解決
すべき課題となっている。
同期回路は、正確な内部クロックを発生させる点で優れ
ているが、同期遅延ラインをなす多数の単位遅延器及び
多数の位相検出器を要するために消費電力が多くなると
いう課題がある。すなわち、図３に示す回路構成から分
かるように、特定の位相検出器の同期検出で内部クロッ
クが出力された後にも、その後続にある第１及び第２同
期遅延ライン内の単位遅延器及び位相検出器は依然とし
て動作するからである。つまり、図４の波形Ｌ１２以降
の波形Ｌ１３，Ｌ１４が全て論理“ロウ”レベルへ遷移
することからわかるように、位相検出器内のラッチ部を
なすインバータは、伝送スイッチを通して提供されるク
ロックによってトランジションしてラッチ動作し、これ
を反転させて出力するため、電力消費が大きい。特に、
単位遅延器の遅延量を小さくして正確な内部クロックを
得る同期型のＤＲＡＭでは、インバータ構成の単位遅延
器及び位相検出器を相当数設けることになるので、解決
すべき課題となっている。
【００２５】
【課題を解決するための手段】本発明では、同期遅延ラ
インを用いるディジタル遅延同期回路において、内部ク
ロックの発生に関与している同期検出した位相検出器の
後続の位相検出器のラッチ動作を停止する回路構成を提
供する。あるいは、内部クロックの発生に関与している
同期検出した位相検出器の後続の位相検出器に加えて単
位遅延器の動作までも停止する回路構成を提供する。
インを用いるディジタル遅延同期回路において、内部ク
ロックの発生に関与している同期検出した位相検出器の
後続の位相検出器のラッチ動作を停止する回路構成を提
供する。あるいは、内部クロックの発生に関与している
同期検出した位相検出器の後続の位相検出器に加えて単
位遅延器の動作までも停止する回路構成を提供する。
【００２６】この目的のために本発明によれば、外部ク
ロックから得られた第１クロックを遅延させるメイン遅
延器及び該メイン遅延器の出力を遅延させていき多数の
遅延クロックを出力する縦列接続の単位遅延器からなる
第１同期遅延ラインと、前記第１クロックを遅延させて
いき多数の遅延クロックを出力する縦列接続の単位遅延
器からなる第２同期遅延ラインと、前記第１同期遅延ラ
インによる各遅延クロックと前記第１クロックとを位相
比較した結果に基づき前記第２同期遅延ラインによる遅
延クロックのいずれかを内部クロックとして出力する多
数の位相検出器及びスイッチと、を備えたメモリ装置の
ディジタル遅延同期回路において、前記位相検出器は、
前記第１クロックに応じて前記第１同期遅延ラインによ
る遅延クロックをラッチするラッチ部を備えて前記スイ
ッチのイネーブル信号を発生し且つ後続の位相検出器の
出力を非活性とするとともに、前記イネーブル信号の発
生にともない前記後続の位相検出器におけるラッチ部の
動作を停止させる動作抑止部を備えることを特徴とす
る。
ロックから得られた第１クロックを遅延させるメイン遅
延器及び該メイン遅延器の出力を遅延させていき多数の
遅延クロックを出力する縦列接続の単位遅延器からなる
第１同期遅延ラインと、前記第１クロックを遅延させて
いき多数の遅延クロックを出力する縦列接続の単位遅延
器からなる第２同期遅延ラインと、前記第１同期遅延ラ
インによる各遅延クロックと前記第１クロックとを位相
比較した結果に基づき前記第２同期遅延ラインによる遅
延クロックのいずれかを内部クロックとして出力する多
数の位相検出器及びスイッチと、を備えたメモリ装置の
ディジタル遅延同期回路において、前記位相検出器は、
前記第１クロックに応じて前記第１同期遅延ラインによ
る遅延クロックをラッチするラッチ部を備えて前記スイ
ッチのイネーブル信号を発生し且つ後続の位相検出器の
出力を非活性とするとともに、前記イネーブル信号の発
生にともない前記後続の位相検出器におけるラッチ部の
動作を停止させる動作抑止部を備えることを特徴とす
る。
【００２７】このような位相検出器の動作抑止部は、ラ
ッチ部の動作を停止させる前には遅延クロックの位相反
転手段として動作するようにしておくとよい。たとえば
動作抑止部は、後続の位相検出器の出力を非活性とする
キャリ信号と遅延クロックとを演算するＮＡＮＤ回路か
ら構成することができる。また、第１及び第２同期遅延
ラインの単位遅延器は、同期検出した位相検出器から後
続の位相検出器へ提供されるキャリ信号に応じて前段の
単位遅延器からの出力に対する遅延動作を停止させる動
作抑止部を備えるものとすることができ、この単位遅延
器の動作抑止部は、前段の単位遅延器の出力及び位相検
出器によるキャリ信号を演算する論理ゲート及びインバ
ータからなるものとすることができる。その論理ゲート
はＮＡＮＤ回路とするとよい。
ッチ部の動作を停止させる前には遅延クロックの位相反
転手段として動作するようにしておくとよい。たとえば
動作抑止部は、後続の位相検出器の出力を非活性とする
キャリ信号と遅延クロックとを演算するＮＡＮＤ回路か
ら構成することができる。また、第１及び第２同期遅延
ラインの単位遅延器は、同期検出した位相検出器から後
続の位相検出器へ提供されるキャリ信号に応じて前段の
単位遅延器からの出力に対する遅延動作を停止させる動
作抑止部を備えるものとすることができ、この単位遅延
器の動作抑止部は、前段の単位遅延器の出力及び位相検
出器によるキャリ信号を演算する論理ゲート及びインバ
ータからなるものとすることができる。その論理ゲート
はＮＡＮＤ回路とするとよい。
【００２８】具体的に位相検出器は、第１クロックの論
理状態に応じて遅延クロックを通過させる第１伝送スイ
ッチと、該第１伝送スイッチの出力及び前段の位相検出
器からのキャリ信号をＮＡＮＤ演算する動作抑止部と、
該動作抑止部の出力をラッチする第１ラッチ部と、該第
１ラッチ部の出力を前記第１クロックの論理状態に応じ
て通過させる第２伝送スイッチと、該第２伝送スイッチ
の出力をラッチする第２ラッチ部と、該第２ラッチ部の
出力及び前記キャリ信号に基づいてイネーブル信号を発
生するとともに後段の位相検出器へキャリ信号を発生す
るキャリ発生部と、を備えてなるものとすることが可能
である。
理状態に応じて遅延クロックを通過させる第１伝送スイ
ッチと、該第１伝送スイッチの出力及び前段の位相検出
器からのキャリ信号をＮＡＮＤ演算する動作抑止部と、
該動作抑止部の出力をラッチする第１ラッチ部と、該第
１ラッチ部の出力を前記第１クロックの論理状態に応じ
て通過させる第２伝送スイッチと、該第２伝送スイッチ
の出力をラッチする第２ラッチ部と、該第２ラッチ部の
出力及び前記キャリ信号に基づいてイネーブル信号を発
生するとともに後段の位相検出器へキャリ信号を発生す
るキャリ発生部と、を備えてなるものとすることが可能
である。
【００２９】あるいは本発明によれば、外部クロックか
ら第１クロックを遅延出力する遅延バッファと、前記第
１クロックを遅延させるメイン遅延器及び該メイン遅延
器の出力を遅延させて多数の遅延クロックを出力する単
位遅延器の縦列接続からなる第１同期遅延ラインと、前
記第１クロックを遅延させて多数の遅延クロックを出力
する単位遅延器の縦列接続からなる第２同期遅延ライン
と、前記第１同期遅延ラインによる遅延クロックを前記
第１クロックに従いラッチするラッチ部を備えて該ラッ
チ部の出力に従いイネーブル信号及び後段へのキャリ信
号を発生するとともに、前段からのキャリ信号に従い前
記ラッチ部の動作を停止させる動作抑止部を備えた多数
の位相検出器と、前記イネーブル信号に従い前記第２同
期遅延ラインによる遅延クロックを内部クロックとして
出力する多数のスイッチと、を有することを特徴とする
ディジタル遅延同期回路が提供される。
ら第１クロックを遅延出力する遅延バッファと、前記第
１クロックを遅延させるメイン遅延器及び該メイン遅延
器の出力を遅延させて多数の遅延クロックを出力する単
位遅延器の縦列接続からなる第１同期遅延ラインと、前
記第１クロックを遅延させて多数の遅延クロックを出力
する単位遅延器の縦列接続からなる第２同期遅延ライン
と、前記第１同期遅延ラインによる遅延クロックを前記
第１クロックに従いラッチするラッチ部を備えて該ラッ
チ部の出力に従いイネーブル信号及び後段へのキャリ信
号を発生するとともに、前段からのキャリ信号に従い前
記ラッチ部の動作を停止させる動作抑止部を備えた多数
の位相検出器と、前記イネーブル信号に従い前記第２同
期遅延ラインによる遅延クロックを内部クロックとして
出力する多数のスイッチと、を有することを特徴とする
ディジタル遅延同期回路が提供される。
【００３０】このときの位相検出器は、第１同期遅延ラ
インによる遅延クロックを第１クロックの第１論理で伝
送する第１伝送スイッチと、該第１伝送スイッチの出力
及び前段からのキャリ信号をＮＡＮＤ演算する動作抑止
部と、該動作抑止部の出力をラッチする第１ラッチ部
と、該第１ラッチ部の出力を前記第１クロックの第２論
理で伝送する第２伝送スイッチと、該第２伝送スイッチ
の出力をラッチする第２ラッチ部と、該第２ラッチ部の
出力及び前記前段からのキャリ信号を論理演算してイネ
ーブル信号及び後段へのキャリ信号を発生するキャリ発
生部と、から構成することができる。また、外部クロッ
クの周期が第１同期遅延ラインの遅延時間よりも長い場
合に第１クロックを内部クロックとして出力するバイパ
ス手段を構成しておくとよい。第１及び第２同期遅延ラ
インの単位遅延器は、同期検出した位相検出器から後続
の位相検出器へ提供されるキャリ信号に応じて前段の単
位遅延器からの出力に対する遅延動作を停止させる動作
抑止部を備えるものとすることができ、この単位遅延器
の動作抑止部は、前段の単位遅延器の出力及び位相検出
器によるキャリ信号を演算する論理ゲート及びインバー
タからなるものとすることができる。その論理ゲートは
ＮＡＮＤ回路とするとよい。
インによる遅延クロックを第１クロックの第１論理で伝
送する第１伝送スイッチと、該第１伝送スイッチの出力
及び前段からのキャリ信号をＮＡＮＤ演算する動作抑止
部と、該動作抑止部の出力をラッチする第１ラッチ部
と、該第１ラッチ部の出力を前記第１クロックの第２論
理で伝送する第２伝送スイッチと、該第２伝送スイッチ
の出力をラッチする第２ラッチ部と、該第２ラッチ部の
出力及び前記前段からのキャリ信号を論理演算してイネ
ーブル信号及び後段へのキャリ信号を発生するキャリ発
生部と、から構成することができる。また、外部クロッ
クの周期が第１同期遅延ラインの遅延時間よりも長い場
合に第１クロックを内部クロックとして出力するバイパ
ス手段を構成しておくとよい。第１及び第２同期遅延ラ
インの単位遅延器は、同期検出した位相検出器から後続
の位相検出器へ提供されるキャリ信号に応じて前段の単
位遅延器からの出力に対する遅延動作を停止させる動作
抑止部を備えるものとすることができ、この単位遅延器
の動作抑止部は、前段の単位遅延器の出力及び位相検出
器によるキャリ信号を演算する論理ゲート及びインバー
タからなるものとすることができる。その論理ゲートは
ＮＡＮＤ回路とするとよい。
【００３１】あるいはまた本発明によれば、外部クロッ
クから第１クロックを発生し、これを第１同期遅延ライ
ンと第２同期遅延ラインとに通し順次遅延させてそれぞ
れ多数の遅延クロックを発生し、前記第１クロックと前
記第１同期遅延ラインによる遅延クロックとの位相を位
相検出器で比較した結果に基づいて前記第２同期遅延ラ
インによる遅延クロックのいずれかを内部クロックとし
て出力するディジタル遅延同期回路において、前記第１
同期遅延ラインによる各遅延クロックに対しそれぞれ位
相検出器を設けるともに、前記第１クロックと前記第１
同期遅延ラインによる遅延クロックとの同期を検出した
位相検出器の後続の位相検出器におけるラッチ動作を停
止させる動作抑止部を備えることを特徴とする。
クから第１クロックを発生し、これを第１同期遅延ライ
ンと第２同期遅延ラインとに通し順次遅延させてそれぞ
れ多数の遅延クロックを発生し、前記第１クロックと前
記第１同期遅延ラインによる遅延クロックとの位相を位
相検出器で比較した結果に基づいて前記第２同期遅延ラ
インによる遅延クロックのいずれかを内部クロックとし
て出力するディジタル遅延同期回路において、前記第１
同期遅延ラインによる各遅延クロックに対しそれぞれ位
相検出器を設けるともに、前記第１クロックと前記第１
同期遅延ラインによる遅延クロックとの同期を検出した
位相検出器の後続の位相検出器におけるラッチ動作を停
止させる動作抑止部を備えることを特徴とする。
【００３２】その動作抑止部は、各位相検出器に１ずつ
備えられ、ラッチ動作を停止させる前にはラッチ動作の
ために遅延クロックの位相反転手段として動作するもの
としておくとよい。具体的に位相検出器は、第１クロッ
クの論理状態に応じて遅延クロックを通過させる第１伝
送スイッチと、該第１伝送スイッチの出力及び前段の位
相検出器からのキャリ信号をＮＡＮＤ演算する動作抑止
部と、該動作抑止部の出力をラッチする第１ラッチ部
と、該第１ラッチ部の出力を前記第１クロックの論理状
態に応じて通過させる第２伝送スイッチと、該第２伝送
スイッチの出力をラッチする第２ラッチ部と、該第２ラ
ッチ部の出力及び前記キャリ信号に基づいてイネーブル
信号を発生するとともに後段の位相検出器へキャリ信号
を発生するキャリ発生部と、を備えてなるものとするこ
とができる。そのキャリ発生部は、２つのＮＡＮＤゲー
ト及び１つのインバータから構成すればよい。
備えられ、ラッチ動作を停止させる前にはラッチ動作の
ために遅延クロックの位相反転手段として動作するもの
としておくとよい。具体的に位相検出器は、第１クロッ
クの論理状態に応じて遅延クロックを通過させる第１伝
送スイッチと、該第１伝送スイッチの出力及び前段の位
相検出器からのキャリ信号をＮＡＮＤ演算する動作抑止
部と、該動作抑止部の出力をラッチする第１ラッチ部
と、該第１ラッチ部の出力を前記第１クロックの論理状
態に応じて通過させる第２伝送スイッチと、該第２伝送
スイッチの出力をラッチする第２ラッチ部と、該第２ラ
ッチ部の出力及び前記キャリ信号に基づいてイネーブル
信号を発生するとともに後段の位相検出器へキャリ信号
を発生するキャリ発生部と、を備えてなるものとするこ
とができる。そのキャリ発生部は、２つのＮＡＮＤゲー
ト及び１つのインバータから構成すればよい。
【００３３】さらに本発明によれば、外部クロックから
得られた第１クロックを遅延させるメイン遅延器及び該
メイン遅延器の出力を遅延させていき多数の遅延クロッ
クを出力する縦列接続の単位遅延器からなる第１同期遅
延ラインと、前記第１クロックを遅延させていき多数の
遅延クロックを出力する縦列接続の単位遅延器からなる
第２同期遅延ラインと、前記第１同期遅延ラインによる
遅延クロックと前記第１クロックとを位相比較して同期
しているとイネーブル信号を発生するとともに後段へキ
ャリ信号を送る多数の位相検出器と、前記イネーブル信
号に従い前記第２同期遅延ラインによる遅延クロックを
内部クロックとして出力する多数のスイッチと、を備え
たメモリ装置のディジタル遅延同期回路において、前記
第１及び第２遅延ラインの単位遅延器を論理ゲート及び
インバータから構成し、前記論理ゲートは、前段の単位
遅延器の出力及び位相検出器によるキャリ信号を演算す
るようにしてあり、同期検出した位相検出器によるキャ
リ信号に応じて後続の単位遅延器の動作が停止されるよ
うになっていることを特徴とする。
得られた第１クロックを遅延させるメイン遅延器及び該
メイン遅延器の出力を遅延させていき多数の遅延クロッ
クを出力する縦列接続の単位遅延器からなる第１同期遅
延ラインと、前記第１クロックを遅延させていき多数の
遅延クロックを出力する縦列接続の単位遅延器からなる
第２同期遅延ラインと、前記第１同期遅延ラインによる
遅延クロックと前記第１クロックとを位相比較して同期
しているとイネーブル信号を発生するとともに後段へキ
ャリ信号を送る多数の位相検出器と、前記イネーブル信
号に従い前記第２同期遅延ラインによる遅延クロックを
内部クロックとして出力する多数のスイッチと、を備え
たメモリ装置のディジタル遅延同期回路において、前記
第１及び第２遅延ラインの単位遅延器を論理ゲート及び
インバータから構成し、前記論理ゲートは、前段の単位
遅延器の出力及び位相検出器によるキャリ信号を演算す
るようにしてあり、同期検出した位相検出器によるキャ
リ信号に応じて後続の単位遅延器の動作が停止されるよ
うになっていることを特徴とする。
【００３４】その単位遅延器の論理ゲートはＮＡＮＤゲ
ートとすることができる。位相検出器は、第１クロック
の論理状態に応じて遅延クロックを通過させる第１伝送
スイッチと、該第１伝送スイッチの出力をラッチする第
１ラッチ部と、該第１ラッチ部の出力を前記第１クロッ
クの論理状態に応じて通過させる第２伝送スイッチと、
該第２伝送スイッチの出力をラッチする第２ラッチ部
と、該第２ラッチ部の出力及び前記キャリ信号に基づい
てイネーブル信号を発生するとともに後段の位相検出器
へキャリ信号を発生するキャリ発生部と、を備えてなる
ものとすることができ、その第１伝送スイッチの出力及
び前段の位相検出器からのキャリ信号を演算して第１ラ
ッチ部へ出力するＮＡＮＤ回路を有するものとしておく
とよい。
ートとすることができる。位相検出器は、第１クロック
の論理状態に応じて遅延クロックを通過させる第１伝送
スイッチと、該第１伝送スイッチの出力をラッチする第
１ラッチ部と、該第１ラッチ部の出力を前記第１クロッ
クの論理状態に応じて通過させる第２伝送スイッチと、
該第２伝送スイッチの出力をラッチする第２ラッチ部
と、該第２ラッチ部の出力及び前記キャリ信号に基づい
てイネーブル信号を発生するとともに後段の位相検出器
へキャリ信号を発生するキャリ発生部と、を備えてなる
ものとすることができ、その第１伝送スイッチの出力及
び前段の位相検出器からのキャリ信号を演算して第１ラ
ッチ部へ出力するＮＡＮＤ回路を有するものとしておく
とよい。
【００３５】またさらに本発明によれば、外部クロック
から第１クロックを遅延出力する遅延バッファと、前記
第１クロックを遅延させるメイン遅延器及び該メイン遅
延器の出力を遅延させて多数の遅延クロックを出力する
単位遅延器の縦列接続からなる第１同期遅延ラインと、
前記第１クロックを遅延させて多数の遅延クロックを出
力する単位遅延器の縦列接続からなる第２同期遅延ライ
ンと、前記第１同期遅延ラインによる遅延クロックを前
記第１クロックに従いラッチするラッチ部を備えて該ラ
ッチ部の出力に従いイネーブル信号及び後段へのキャリ
信号を発生する位相検出器と、前記イネーブル信号に従
い前記第２同期遅延ラインによる遅延クロックを内部ク
ロックとして出力する多数のスイッチと、を備えてな
り、前記第１及び第２同期遅延ラインの単位遅延器は、
前段の単位遅延器の出力及び位相検出器によるキャリ信
号に基づいて、同期検出した位相検出器の後続の単位遅
延器の動作を停止する動作抑止部を有することを特徴と
するディジタル遅延同期回路が提供される。このような
単位遅延器の動作抑止部はＮＡＮＤ回路からなるものと
することができる。
から第１クロックを遅延出力する遅延バッファと、前記
第１クロックを遅延させるメイン遅延器及び該メイン遅
延器の出力を遅延させて多数の遅延クロックを出力する
単位遅延器の縦列接続からなる第１同期遅延ラインと、
前記第１クロックを遅延させて多数の遅延クロックを出
力する単位遅延器の縦列接続からなる第２同期遅延ライ
ンと、前記第１同期遅延ラインによる遅延クロックを前
記第１クロックに従いラッチするラッチ部を備えて該ラ
ッチ部の出力に従いイネーブル信号及び後段へのキャリ
信号を発生する位相検出器と、前記イネーブル信号に従
い前記第２同期遅延ラインによる遅延クロックを内部ク
ロックとして出力する多数のスイッチと、を備えてな
り、前記第１及び第２同期遅延ラインの単位遅延器は、
前段の単位遅延器の出力及び位相検出器によるキャリ信
号に基づいて、同期検出した位相検出器の後続の単位遅
延器の動作を停止する動作抑止部を有することを特徴と
するディジタル遅延同期回路が提供される。このような
単位遅延器の動作抑止部はＮＡＮＤ回路からなるものと
することができる。
【００３６】そして本発明によれば、外部クロックから
第１クロックを発生し、これを第１同期遅延ラインと第
２同期遅延ラインとに通し順次遅延させてそれぞれ多数
の遅延クロックを発生し、前記第１クロックと前記第１
同期遅延ラインによる遅延クロックとの位相を位相検出
器で比較した結果に基づいて前記第２同期遅延ラインに
よる遅延クロックのいずれかを内部クロックとして出力
するディジタル遅延同期回路において、前記第１及び第
２同期遅延ラインの単位遅延器は、同期検出した位相検
出器から後続の位相検出器へ提供されるキャリ信号に応
じて前段の単位遅延器からの出力に対する遅延動作を停
止させる動作抑止部を備えることを特徴とする。その動
作抑止部は、キャリ信号及び前段の単位遅延器の出力を
演算するＮＡＮＤ回路とすることができる。
第１クロックを発生し、これを第１同期遅延ラインと第
２同期遅延ラインとに通し順次遅延させてそれぞれ多数
の遅延クロックを発生し、前記第１クロックと前記第１
同期遅延ラインによる遅延クロックとの位相を位相検出
器で比較した結果に基づいて前記第２同期遅延ラインに
よる遅延クロックのいずれかを内部クロックとして出力
するディジタル遅延同期回路において、前記第１及び第
２同期遅延ラインの単位遅延器は、同期検出した位相検
出器から後続の位相検出器へ提供されるキャリ信号に応
じて前段の単位遅延器からの出力に対する遅延動作を停
止させる動作抑止部を備えることを特徴とする。その動
作抑止部は、キャリ信号及び前段の単位遅延器の出力を
演算するＮＡＮＤ回路とすることができる。
【００３７】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して説明する。
付図面を参照して説明する。
【００３８】図５に第１の実施形態の回路図を、図６に
その動作タイミング図を示す。
その動作タイミング図を示す。
【００３９】図５の回路では図３同様に、遅延バッファ
ＢＤＣは省略されており、メイン遅延器ＭＤＣから出力
される遅延クロックＤ１の位相検出器ＤＤＣ１として、
同期遅延ラインの終端まで同期が合わなかった場合に最
終の位相検出器ＤＤＣｎのキャリ出力を受けて、第１ク
ロックＰＣＬＫ＿Ｍを内部クロックＰＣＬＫとしてバイ
パスさせるバイパス手段ＢＰが設けられている。また、
最終出力端の内部遅延器ＩＤも設けられている。
ＢＤＣは省略されており、メイン遅延器ＭＤＣから出力
される遅延クロックＤ１の位相検出器ＤＤＣ１として、
同期遅延ラインの終端まで同期が合わなかった場合に最
終の位相検出器ＤＤＣｎのキャリ出力を受けて、第１ク
ロックＰＣＬＫ＿Ｍを内部クロックＰＣＬＫとしてバイ
パスさせるバイパス手段ＢＰが設けられている。また、
最終出力端の内部遅延器ＩＤも設けられている。
【００４０】この図５の回路において、すべて同構造の
位相検出器ＤＤＣ２〜ＤＤＣｎは、ＰＭＯＳ＆ＮＭＯＳ
トランジスタによるＣＭＯＳ伝送スイッチＳ１，Ｓ２
と、ラッチ構成をなすインバータＩ１，Ｉ２，Ｉ３，Ｉ
４と、キャリ及びイネーブル信号出力のためのインバー
タＩ６及びＮＡＮＤゲートＮ１，Ｎ２と、内部クロック
ＰＣＬＫを発生させた位相検出器ＤＤＣ２〜ＤＤＣｎの
後続の位相検出器の内部ラッチ動作を停止させる動作抑
止部ＰＳ２と、を備えている。
位相検出器ＤＤＣ２〜ＤＤＣｎは、ＰＭＯＳ＆ＮＭＯＳ
トランジスタによるＣＭＯＳ伝送スイッチＳ１，Ｓ２
と、ラッチ構成をなすインバータＩ１，Ｉ２，Ｉ３，Ｉ
４と、キャリ及びイネーブル信号出力のためのインバー
タＩ６及びＮＡＮＤゲートＮ１，Ｎ２と、内部クロック
ＰＣＬＫを発生させた位相検出器ＤＤＣ２〜ＤＤＣｎの
後続の位相検出器の内部ラッチ動作を停止させる動作抑
止部ＰＳ２と、を備えている。
【００４１】本例の動作抑止部ＰＳ２，ＰＳ３，ＰＳ
４，…，ＰＳｎは、位相検出器ＤＤＣ２〜ＤＤＣｎのラ
ッチ動作を抑止して消費電力をセーブするための機能を
もつもので、２入力のＮＡＮＤゲートから構成される。
このＮＡＮＤゲートの一方の入力は第１伝送スイッチＳ
１の出力とされ、他方の入力は前段から入ってくるキャ
リ信号Ｔ２〜Ｔｎとされる。たとえば、動作抑止部ＰＳ
３のＮＡＮＤゲートは、第１伝送スイッチＳ１の伝送ク
ロック及び前段の位相検出器ＤＤＣ２からのキャリ信号
Ｔ３を演算する。この動作抑止部ＰＳ２〜ＰＳｎの出力
が、インバータＩ１，Ｉ２からなる第１ラッチ部へ提供
される。
４，…，ＰＳｎは、位相検出器ＤＤＣ２〜ＤＤＣｎのラ
ッチ動作を抑止して消費電力をセーブするための機能を
もつもので、２入力のＮＡＮＤゲートから構成される。
このＮＡＮＤゲートの一方の入力は第１伝送スイッチＳ
１の出力とされ、他方の入力は前段から入ってくるキャ
リ信号Ｔ２〜Ｔｎとされる。たとえば、動作抑止部ＰＳ
３のＮＡＮＤゲートは、第１伝送スイッチＳ１の伝送ク
ロック及び前段の位相検出器ＤＤＣ２からのキャリ信号
Ｔ３を演算する。この動作抑止部ＰＳ２〜ＰＳｎの出力
が、インバータＩ１，Ｉ２からなる第１ラッチ部へ提供
される。
【００４２】動作抑止部ＰＳ２〜ＰＳｎでは、前段の位
相検出器で２信号の位相が同期すればキャリ信号Ｔ３〜
Ｔｎが論理“ロウ”となるので、ＮＡＮＤ演算した出力
は遅延クロックＤ３〜Ｄｎの論理状態を問わず論理“ハ
イ”になる。したがって、入力が論理“ハイ”に固定さ
れて第１ラッチ部Ｉ１，Ｉ２は、ラッチ動作を行うこと
なくディスエーブルとなり、当該位相検出器のラッチ動
作を停止する。これにより、同期検出した位相検出器の
後続の位相検出器の内部ラッチ動作は全て停止され、電
力消費が抑制される。
相検出器で２信号の位相が同期すればキャリ信号Ｔ３〜
Ｔｎが論理“ロウ”となるので、ＮＡＮＤ演算した出力
は遅延クロックＤ３〜Ｄｎの論理状態を問わず論理“ハ
イ”になる。したがって、入力が論理“ハイ”に固定さ
れて第１ラッチ部Ｉ１，Ｉ２は、ラッチ動作を行うこと
なくディスエーブルとなり、当該位相検出器のラッチ動
作を停止する。これにより、同期検出した位相検出器の
後続の位相検出器の内部ラッチ動作は全て停止され、電
力消費が抑制される。
【００４３】図６の動作タイミングに、ｎ＝１４で、位
相検出器ＤＤＣ１２において位相同期した場合の例を示
してある。
相検出器ＤＤＣ１２において位相同期した場合の例を示
してある。
【００４４】システムクロックＣＬＫが遅延バッファＢ
ＤＣ（図示略）へ入力されて第１クロックＰＣＬＫ＿Ｍ
が入力ノードＮ１に提供されると、メイン遅延器ＭＤＣ
の４つのインバータによる遅延を経て最初の遅延クロッ
クＤ１が出力される。また、第１クロックＰＣＬＫ＿Ｍ
は第２同期遅延ライン内の縦列接続された多数の単位遅
延器ＢＵＤ１〜ＢＵＤ１４により順次遅延され、遅延ク
ロックＤ１’〜Ｄ１４’がそれぞれ出力される。たとえ
ば、１単位遅延器による遅延時間は０．５ナノ秒ほどで
ある。遅延クロックＤ１’〜Ｄ１４’はメイン遅延器Ｍ
ＤＣの遅延を経ていない出力であり、スイッチＳＷＣ１
〜ＳＷＣ１４のいずれかがイネーブル信号Ｆ１〜Ｆ１４
によりスイッチオンされない限りパスされることはな
い。
ＤＣ（図示略）へ入力されて第１クロックＰＣＬＫ＿Ｍ
が入力ノードＮ１に提供されると、メイン遅延器ＭＤＣ
の４つのインバータによる遅延を経て最初の遅延クロッ
クＤ１が出力される。また、第１クロックＰＣＬＫ＿Ｍ
は第２同期遅延ライン内の縦列接続された多数の単位遅
延器ＢＵＤ１〜ＢＵＤ１４により順次遅延され、遅延ク
ロックＤ１’〜Ｄ１４’がそれぞれ出力される。たとえ
ば、１単位遅延器による遅延時間は０．５ナノ秒ほどで
ある。遅延クロックＤ１’〜Ｄ１４’はメイン遅延器Ｍ
ＤＣの遅延を経ていない出力であり、スイッチＳＷＣ１
〜ＳＷＣ１４のいずれかがイネーブル信号Ｆ１〜Ｆ１４
によりスイッチオンされない限りパスされることはな
い。
【００４５】一方、メイン遅延器ＭＤＣから出力される
遅延クロックＤ１は、第１同期遅延ライン内で２つのイ
ンバータを直列接続してなる単位遅延器ＦＵＤ１〜ＦＵ
Ｄ１４により順次遅延され、遅延クロックＤ２〜Ｄ１４
として出力される。これら単位遅延器ＦＵＤ１〜ＦＵＤ
１４による遅延クロックＤ２〜Ｄ１４が、それぞれ対応
する位相検出器ＤＤＣ２〜ＤＤＣ１４の第１伝送スイッ
チＳ１へ供給される。
遅延クロックＤ１は、第１同期遅延ライン内で２つのイ
ンバータを直列接続してなる単位遅延器ＦＵＤ１〜ＦＵ
Ｄ１４により順次遅延され、遅延クロックＤ２〜Ｄ１４
として出力される。これら単位遅延器ＦＵＤ１〜ＦＵＤ
１４による遅延クロックＤ２〜Ｄ１４が、それぞれ対応
する位相検出器ＤＤＣ２〜ＤＤＣ１４の第１伝送スイッ
チＳ１へ供給される。
【００４６】位相検出器ＤＤＣ２〜ＤＤＣ１４ｎ内の第
１伝送スイッチＳ１はＣＭＯＳのトランスミッションゲ
ートであり、ＮＭＯＳトランジスタのゲート端子に第１
クロックＰＣＬＫ＿Ｍが印加され、ＰＭＯＳトランジス
タのゲート端子に第１クロックＰＣＬＫ＿Ｍがインバー
タＩＮＴで反転されて印加される。これら第１伝送スイ
ッチＳ１による伝送信号は動作抑止部ＰＳ２〜ＰＳ１４
へ入力され、キャリ信号Ｔ２〜Ｔ１４とＮＡＮＤ演算さ
れた後に第１ラッチ部Ｉ１，Ｉ２へ出力される。
１伝送スイッチＳ１はＣＭＯＳのトランスミッションゲ
ートであり、ＮＭＯＳトランジスタのゲート端子に第１
クロックＰＣＬＫ＿Ｍが印加され、ＰＭＯＳトランジス
タのゲート端子に第１クロックＰＣＬＫ＿Ｍがインバー
タＩＮＴで反転されて印加される。これら第１伝送スイ
ッチＳ１による伝送信号は動作抑止部ＰＳ２〜ＰＳ１４
へ入力され、キャリ信号Ｔ２〜Ｔ１４とＮＡＮＤ演算さ
れた後に第１ラッチ部Ｉ１，Ｉ２へ出力される。
【００４７】すなわち、第１クロックＰＣＬＫ＿Ｍが論
理“ハイ”のときに第１伝送スイッチＳ１がターンオン
し、遅延クロックＤ２〜Ｄ１４がＮＡＮＤゲートへ印加
される。前段の位相検出器で位相が一致していなければ
ＮＡＮＤゲートには論理“ハイ”のキャリ信号が印加さ
れるので、該動作抑止部ＰＳ２〜ＰＳ１４のＮＡＮＤゲ
ートは、遅延クロックＤ２〜Ｄ１４を反転させてそのま
ま出力する。つまりＮＡＮＤゲートは、位相反転手段と
して動作する。
理“ハイ”のときに第１伝送スイッチＳ１がターンオン
し、遅延クロックＤ２〜Ｄ１４がＮＡＮＤゲートへ印加
される。前段の位相検出器で位相が一致していなければ
ＮＡＮＤゲートには論理“ハイ”のキャリ信号が印加さ
れるので、該動作抑止部ＰＳ２〜ＰＳ１４のＮＡＮＤゲ
ートは、遅延クロックＤ２〜Ｄ１４を反転させてそのま
ま出力する。つまりＮＡＮＤゲートは、位相反転手段と
して動作する。
【００４８】第１ラッチ部Ｉ１，Ｉ２は、ＮＡＮＤゲー
トから反転出力される遅延クロックＤ２〜Ｄ１４を第２
伝送スイッチＳ２のターンオンまでそれぞれラッチして
いる。第２伝送スイッチＳ２は第１クロックＰＣＬＫ＿
Ｍの論理“ロウ”レベルに応じてターンオンし、第１ラ
ッチ部Ｉ１，Ｉ２のラッチ信号を伝送する。
トから反転出力される遅延クロックＤ２〜Ｄ１４を第２
伝送スイッチＳ２のターンオンまでそれぞれラッチして
いる。第２伝送スイッチＳ２は第１クロックＰＣＬＫ＿
Ｍの論理“ロウ”レベルに応じてターンオンし、第１ラ
ッチ部Ｉ１，Ｉ２のラッチ信号を伝送する。
【００４９】このように図５の構成によれば、第１ラッ
チ部Ｉ１，Ｉ２の出力を反転させる図３のインバータＩ
５が、動作抑止部ＰＳ２〜ＰＳ１４のＮＡＮＤゲートの
反転作用により省かれている。したがって、簡単な構成
でパワーセーブの効果を得られる。
チ部Ｉ１，Ｉ２の出力を反転させる図３のインバータＩ
５が、動作抑止部ＰＳ２〜ＰＳ１４のＮＡＮＤゲートの
反転作用により省かれている。したがって、簡単な構成
でパワーセーブの効果を得られる。
【００５０】第２伝送スイッチＳ２の伝送出力は第２ラ
ッチ部Ｉ３，Ｉ４でラッチされ、そのラッチ信号Ｌ２〜
Ｌ１４は、２つのＮＡＮＤゲートＮ１，Ｎ２及びインバ
ータＩ６からなるキャリ発生部へ送られる。キャリ発生
部は、キャリ信号Ｔ２〜Ｔ１４が論理“ハイ”でラッチ
出力Ｌ２〜Ｌ１４が論理“ロウ”のときのみ、イネーブ
ル信号Ｆ２〜Ｆ１４を活性化させるとともにキャリ信号
Ｔ３〜Ｔ１４をディスエーブルにする。たとえば、キャ
リ信号Ｔ３が“ハイ”、ラッチ信号Ｌ３が“ロウ”であ
れば、位相検出器ＤＤＣ３のＮＡＮＤゲートＮ２からイ
ネーブル信号Ｆ３が論理“ロウ”で活性出力されてスイ
ッチＳＷＣ３がターンオンする一方、キャリ信号Ｔ４は
“ロウ”になってディスエーブルを示す。イネーブル信
号Ｆ３が活性化されると、遅延クロックＤ３’が内部遅
延器ＩＤを通し内部クロックＰＣＬＫとして出力され
る。
ッチ部Ｉ３，Ｉ４でラッチされ、そのラッチ信号Ｌ２〜
Ｌ１４は、２つのＮＡＮＤゲートＮ１，Ｎ２及びインバ
ータＩ６からなるキャリ発生部へ送られる。キャリ発生
部は、キャリ信号Ｔ２〜Ｔ１４が論理“ハイ”でラッチ
出力Ｌ２〜Ｌ１４が論理“ロウ”のときのみ、イネーブ
ル信号Ｆ２〜Ｆ１４を活性化させるとともにキャリ信号
Ｔ３〜Ｔ１４をディスエーブルにする。たとえば、キャ
リ信号Ｔ３が“ハイ”、ラッチ信号Ｌ３が“ロウ”であ
れば、位相検出器ＤＤＣ３のＮＡＮＤゲートＮ２からイ
ネーブル信号Ｆ３が論理“ロウ”で活性出力されてスイ
ッチＳＷＣ３がターンオンする一方、キャリ信号Ｔ４は
“ロウ”になってディスエーブルを示す。イネーブル信
号Ｆ３が活性化されると、遅延クロックＤ３’が内部遅
延器ＩＤを通し内部クロックＰＣＬＫとして出力され
る。
【００５１】位相同期時のパワーセーブ状態について詳
細に説明する。図６では、第１同期遅延ラインにおける
遅延クロックＤ１２の位相が第１クロックＰＣＬＫ＿Ｍ
の位相と一致する場合を示してあり、これにより、第２
ラッチ部Ｉ３，Ｉ４の出力Ｌ１２が論理“ロウ”で活
性、キャリ信号Ｔ１３は論理“ロウ”で非活性を示して
いる。したがって、イネーブル信号Ｆ１２に従い第２同
期遅延ラインの遅延クロックＤ１２’がスイッチＳＷＣ
１２から内部クロックＰＣＬＫとして出力される。この
とき図６に示すように、キャリ信号Ｔ１３が“ロウ”に
ディスエーブルされると、後続の位相検出器ＰＳ１３以
降の第２ラッチ部Ｉ３，Ｉ４の出力Ｌ１３，Ｌ１４は論
理遷移することがない（矢示ＥＦＦ１，ＥＦＦ２）。こ
れによりパワーセーブ効果が得られている。
細に説明する。図６では、第１同期遅延ラインにおける
遅延クロックＤ１２の位相が第１クロックＰＣＬＫ＿Ｍ
の位相と一致する場合を示してあり、これにより、第２
ラッチ部Ｉ３，Ｉ４の出力Ｌ１２が論理“ロウ”で活
性、キャリ信号Ｔ１３は論理“ロウ”で非活性を示して
いる。したがって、イネーブル信号Ｆ１２に従い第２同
期遅延ラインの遅延クロックＤ１２’がスイッチＳＷＣ
１２から内部クロックＰＣＬＫとして出力される。この
とき図６に示すように、キャリ信号Ｔ１３が“ロウ”に
ディスエーブルされると、後続の位相検出器ＰＳ１３以
降の第２ラッチ部Ｉ３，Ｉ４の出力Ｌ１３，Ｌ１４は論
理遷移することがない（矢示ＥＦＦ１，ＥＦＦ２）。こ
れによりパワーセーブ効果が得られている。
【００５２】このパワーセーブは、ＮＡＮＤゲートから
なる動作抑止部ＰＳ１３，ＰＳ１４により実現されるも
のである。すなわち、キャリ信号Ｔ１３が論理“ロウ”
になると、ＮＡＮＤ演算を行う動作抑止部ＰＳ１３は常
時論理“ハイ”出力になり、第１ラッチ部Ｉ１，Ｉ２の
入力が論理“ハイ”に固定され、第２ラッチ部Ｉ３，Ｉ
４の入力は論理“ロウ”に固定される。同様のことが後
続の全位相検出器で実行され、第１，第２ラッチ部がデ
ィスエーブル状態になってラッチ動作を行わずに位相検
出器のラッチ動作が停止される結果、パワーセーブが実
現される。
なる動作抑止部ＰＳ１３，ＰＳ１４により実現されるも
のである。すなわち、キャリ信号Ｔ１３が論理“ロウ”
になると、ＮＡＮＤ演算を行う動作抑止部ＰＳ１３は常
時論理“ハイ”出力になり、第１ラッチ部Ｉ１，Ｉ２の
入力が論理“ハイ”に固定され、第２ラッチ部Ｉ３，Ｉ
４の入力は論理“ロウ”に固定される。同様のことが後
続の全位相検出器で実行され、第１，第２ラッチ部がデ
ィスエーブル状態になってラッチ動作を行わずに位相検
出器のラッチ動作が停止される結果、パワーセーブが実
現される。
【００５３】図７は、第２の実施形態を示した回路図で
あり、各単位遅延器の構造を変更することにより、位相
検出器のみならず単位遅延器の内部動作までも抑止し、
より好適なパワーセーブを実現してある。図８は、図７
の回路の動作タイミング図である。なお図７には、要部
を抜き出して示してある。
あり、各単位遅延器の構造を変更することにより、位相
検出器のみならず単位遅延器の内部動作までも抑止し、
より好適なパワーセーブを実現してある。図８は、図７
の回路の動作タイミング図である。なお図７には、要部
を抜き出して示してある。
【００５４】位相検出器ＤＤＣ１０〜ＤＤＣ１３は図３
の従来例同様の構成をもつ（上記実施形態の構造を採用
することも可）。図３の構成と異なるのは、第１，第２
遅延ラインの単位遅延器ＦＵＤ９〜ＦＵＤ１３，ＢＵＤ
９〜ＢＵＤ１３が、動作抑止部のＮＡＮＤゲートＧ１と
インバータＩ１０の組合せで構成されている点である。
そのＮＡＮＤゲートＧ１は、前段の単位遅延器の出力を
一方の入力とし、そして、該前段の単位遅延器以前の位
相検出器による都合の良いタイミングのキャリ信号を他
方の入力としている（点線のように結線することも
可）。これにより、第１クロックＰＣＬＫ＿Ｍに一致し
た遅延クロックを出力した単位遅延器よりも後の単位遅
延器の動作がキャリ信号に従い抑止され、その動作の止
まった単位遅延器に対応した位相検出器の動作も抑止さ
れ、消費電力が抑えられる。
の従来例同様の構成をもつ（上記実施形態の構造を採用
することも可）。図３の構成と異なるのは、第１，第２
遅延ラインの単位遅延器ＦＵＤ９〜ＦＵＤ１３，ＢＵＤ
９〜ＢＵＤ１３が、動作抑止部のＮＡＮＤゲートＧ１と
インバータＩ１０の組合せで構成されている点である。
そのＮＡＮＤゲートＧ１は、前段の単位遅延器の出力を
一方の入力とし、そして、該前段の単位遅延器以前の位
相検出器による都合の良いタイミングのキャリ信号を他
方の入力としている（点線のように結線することも
可）。これにより、第１クロックＰＣＬＫ＿Ｍに一致し
た遅延クロックを出力した単位遅延器よりも後の単位遅
延器の動作がキャリ信号に従い抑止され、その動作の止
まった単位遅延器に対応した位相検出器の動作も抑止さ
れ、消費電力が抑えられる。
【００５５】たとえば図示の例の場合、単位遅延器ＦＵ
Ｄ１２，ＢＵＤ１２よりも前の位相検出器ＤＤＣ９が同
期検出となり、これによるキャリ信号Ｔ９が非活性を示
すと、単位遅延器ＦＵＤ１２，ＢＵＤ１２のＮＡＮＤゲ
ートＧ１には論理“ロウ”が提供されて出力が論理“ハ
イ”に固定されるので、インバータＩ１０の出力も論理
“ロウ”に固定される。これにより位相検出器ＤＤＣ１
３の動作が抑止され、後続の単位遅延器ＦＵＤ１３〜Ｆ
ＵＤｎ，ＢＵＤ１３〜ＢＵＤｎ及び位相検出器ＤＤＣ１
４〜ＤＤＣｎの動作が停止する。したがって、高効率の
パワーセーブが達成される。
Ｄ１２，ＢＵＤ１２よりも前の位相検出器ＤＤＣ９が同
期検出となり、これによるキャリ信号Ｔ９が非活性を示
すと、単位遅延器ＦＵＤ１２，ＢＵＤ１２のＮＡＮＤゲ
ートＧ１には論理“ロウ”が提供されて出力が論理“ハ
イ”に固定されるので、インバータＩ１０の出力も論理
“ロウ”に固定される。これにより位相検出器ＤＤＣ１
３の動作が抑止され、後続の単位遅延器ＦＵＤ１３〜Ｆ
ＵＤｎ，ＢＵＤ１３〜ＢＵＤｎ及び位相検出器ＤＤＣ１
４〜ＤＤＣｎの動作が停止する。したがって、高効率の
パワーセーブが達成される。
【００５６】図８（ｎ＝１４の例）に示すように、シス
テムクロックＣＬＫが遅延バッファＢＤＣへ提供される
と第１クロックＰＣＬＫ＿Ｍが生成され、メイン遅延器
ＭＤＣ（図示略）を経ることで遅延クロックＤ１が出力
される。また、第１クロックＰＣＬＫ＿Ｍが第２同期遅
延ライン内の単位遅延器ＢＵＤ１〜ＢＵＤ１４のＮＡＮ
ＤゲートＧ１及びインバータＩ１０により順次遅延さ
れ、遅延クロックＤ１’〜Ｄ１４’が出力される。たと
えば、その１単位遅延器の遅延時間は０．５ナノ秒ほど
である。これらが、イネーブル信号Ｆ１〜Ｆ１４に従う
スイッチＳＷＣ１〜ＳＷＣ１４のスイッチオンで内部ク
ロックＰＣＬＫとして出力される。
テムクロックＣＬＫが遅延バッファＢＤＣへ提供される
と第１クロックＰＣＬＫ＿Ｍが生成され、メイン遅延器
ＭＤＣ（図示略）を経ることで遅延クロックＤ１が出力
される。また、第１クロックＰＣＬＫ＿Ｍが第２同期遅
延ライン内の単位遅延器ＢＵＤ１〜ＢＵＤ１４のＮＡＮ
ＤゲートＧ１及びインバータＩ１０により順次遅延さ
れ、遅延クロックＤ１’〜Ｄ１４’が出力される。たと
えば、その１単位遅延器の遅延時間は０．５ナノ秒ほど
である。これらが、イネーブル信号Ｆ１〜Ｆ１４に従う
スイッチＳＷＣ１〜ＳＷＣ１４のスイッチオンで内部ク
ロックＰＣＬＫとして出力される。
【００５７】メイン遅延器ＭＤＣから出力される最初の
遅延クロックＤ１は、第１同期遅延ライン内の単位遅延
器ＦＵＤ１〜ＦＵＤ１４により順次遅延され、遅延クロ
ックＤ２〜Ｄ１４が出力される。これらが位相検出器Ｄ
ＤＣ２〜ＤＤＣ１４の第１伝送スイッチＳ１へ供給され
る。この第１伝送スイッチＳ１は、上記同様、第１クロ
ックＰＣＬＫ＿Ｍ及びその反転クロック／ＰＣＬＫ＿Ｍ
によりスイッチングする。第１伝送スイッチＳ１の出力
信号は第１ラッチ部Ｉ１，Ｉ２，Ｉ５でラッチされ、第
１クロックＰＣＬＫ＿Ｍの“ロウ”による第２伝送スイ
ッチＳ２のターンオンで第２ラッチ部Ｉ３，Ｉ４へ送り
出される。この第２ラッチ部の出力Ｌ２〜Ｌ１４は、２
つのＮＡＮＤゲートＮ１，Ｎ２及びインバータＩ６から
なるキャリ発生部へ提供され、前のキャリ信号Ｔ２〜Ｔ
１４に応じてイネーブル信号Ｆ２〜Ｆ１４及びキャリ信
号が発生される。
遅延クロックＤ１は、第１同期遅延ライン内の単位遅延
器ＦＵＤ１〜ＦＵＤ１４により順次遅延され、遅延クロ
ックＤ２〜Ｄ１４が出力される。これらが位相検出器Ｄ
ＤＣ２〜ＤＤＣ１４の第１伝送スイッチＳ１へ供給され
る。この第１伝送スイッチＳ１は、上記同様、第１クロ
ックＰＣＬＫ＿Ｍ及びその反転クロック／ＰＣＬＫ＿Ｍ
によりスイッチングする。第１伝送スイッチＳ１の出力
信号は第１ラッチ部Ｉ１，Ｉ２，Ｉ５でラッチされ、第
１クロックＰＣＬＫ＿Ｍの“ロウ”による第２伝送スイ
ッチＳ２のターンオンで第２ラッチ部Ｉ３，Ｉ４へ送り
出される。この第２ラッチ部の出力Ｌ２〜Ｌ１４は、２
つのＮＡＮＤゲートＮ１，Ｎ２及びインバータＩ６から
なるキャリ発生部へ提供され、前のキャリ信号Ｔ２〜Ｔ
１４に応じてイネーブル信号Ｆ２〜Ｆ１４及びキャリ信
号が発生される。
【００５８】たとえば、キャリ信号Ｔ１０が“ハイ”、
ラッチ出力Ｌ１１が“ロウ”であれば、ＮＡＮＤゲート
Ｎ２によるイネーブル信号Ｆ１１が“ロウ”でスイッチ
ＳＷＣ２のオンになり、キャリ信号Ｔ１１は“ロウ”の
ディスエーブル状態となる。
ラッチ出力Ｌ１１が“ロウ”であれば、ＮＡＮＤゲート
Ｎ２によるイネーブル信号Ｆ１１が“ロウ”でスイッチ
ＳＷＣ２のオンになり、キャリ信号Ｔ１１は“ロウ”の
ディスエーブル状態となる。
【００５９】図８には遅延クロックＤ１１の位相が第１
クロックＰＣＬＫ＿Ｍに一致する場合が示してあり、ラ
ッチ出力Ｌ１１が論理“ロウ”になっている。したがっ
て、キャリ信号Ｔ１１が“ロウ”にディスエーブルさ
れ、イネーブル信号Ｆ１１は活性化される。これによ
り、第２同期遅延ラインの遅延クロックＤ１１’が対応
するスイッチＳＷＣ１１を通し内部クロックＰＣＬＫと
して出力されるとともに、キャリ信号Ｔ１１〜Ｔ１３が
“ロウ”のディスエーブルとなって単位遅延器へ提供さ
れるので、遅延クロックＤ１４，Ｄ１４’の発生が抑止
される。この単位遅延器及び位相検出器の動作停止によ
り、有効なパワーセーブが得られる（矢示ＥＦＦ１，Ｅ
ＦＦ２）。
クロックＰＣＬＫ＿Ｍに一致する場合が示してあり、ラ
ッチ出力Ｌ１１が論理“ロウ”になっている。したがっ
て、キャリ信号Ｔ１１が“ロウ”にディスエーブルさ
れ、イネーブル信号Ｆ１１は活性化される。これによ
り、第２同期遅延ラインの遅延クロックＤ１１’が対応
するスイッチＳＷＣ１１を通し内部クロックＰＣＬＫと
して出力されるとともに、キャリ信号Ｔ１１〜Ｔ１３が
“ロウ”のディスエーブルとなって単位遅延器へ提供さ
れるので、遅延クロックＤ１４，Ｄ１４’の発生が抑止
される。この単位遅延器及び位相検出器の動作停止によ
り、有効なパワーセーブが得られる（矢示ＥＦＦ１，Ｅ
ＦＦ２）。
【００６０】
【発明の効果】本発明によれば、キャリ信号に従う動作
抑止部を同期遅延ラインの単位遅延器及び／又は位相検
出器に設けたことにより、位相同期を検出した位相検出
器よりも後の単位遅延器、位相検出器の動作が抑止され
るので、正確な内部クロックの発生とともに消費電力も
抑えられ、同期型メモリの低電力化に貢献する。
抑止部を同期遅延ラインの単位遅延器及び／又は位相検
出器に設けたことにより、位相同期を検出した位相検出
器よりも後の単位遅延器、位相検出器の動作が抑止され
るので、正確な内部クロックの発生とともに消費電力も
抑えられ、同期型メモリの低電力化に貢献する。
【図１】従来の同期遅延ラインを用いたディジタル遅延
同期回路のブロック図。
同期回路のブロック図。
【図２】図１の回路の動作タイミング図。
【図３】従来のディジタル遅延同期回路の詳細を示した
回路図。
回路図。
【図４】図３の回路の動作タイミング図。
【図５】本発明の第１実施形態に係るディジタル遅延同
期回路の回路図。
期回路の回路図。
【図６】図５の回路の動作タイミング図。
【図７】本発明の第２実施形態に係るディジタル遅延同
期回路の回路図。
期回路の回路図。
【図８】図７の回路の動作タイミング図。
ＦＵＤ，ＢＵＤ 単位遅延器 ＤＤＣ 位相検出器 Ｔ１〜Ｔｎ キャリ信号 ＣＬＫ システムクロック（外部クロック） ＰＣＬＫ＿Ｍ 第１クロック Ｄ１〜Ｄｎ，Ｄ１’〜Ｄｎ’ 遅延クロック ＰＣＬＫ 内部クロック
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｇ１１Ｃ 11/34 ３６２Ｓ (56)参考文献 特開 平７−262076（ＪＰ，Ａ) 特開 昭64−67029（ＪＰ，Ａ) 特開 平８−237091（ＪＰ，Ａ) 特開 平10−150350（ＪＰ，Ａ) 特開 平10−126254（ＪＰ，Ａ) 特開 平10−13395（ＪＰ，Ａ) 特開 平９−186584（ＪＰ，Ａ) 特開 平８−36437（ＪＰ，Ａ) 特開 平５−218820（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 1/12 G06F 1/10 G11C 11/407 G11C 11/413 H03K 5/13 H03L 7/081
Claims (17)
- 【請求項１】 外部クロックから得られた第１クロック
を遅延させるメイン遅延器及び該メイン遅延器の出力を
遅延させていき多数の遅延クロックを出力する縦列接続
の単位遅延器からなる第１同期遅延ラインと、前記第１
クロックを遅延させていき多数の遅延クロックを出力す
る縦列接続の単位遅延器からなる第２同期遅延ライン
と、前記第１同期遅延ラインによる各遅延クロックと前
記第１クロックとを位相比較した結果に基づき前記第２
同期遅延ラインによる遅延クロックのいずれかを内部ク
ロックとして出力する多数の位相検出器及びスイッチ
と、を備えたメモリ装置のディジタル遅延同期回路にお
いて、 前記位相検出器は、前記第１クロックに応じて前記第１
同期遅延ラインによる遅延クロックをラッチするラッチ
部を備えて前記スイッチのイネーブル信号を発生し且つ
後続の位相検出器の出力を非活性とするとともに、前記
イネーブル信号の発生にともない前記後続の位相検出器
におけるラッチ部の動作を停止させる動作抑止部を備え
ることを特徴とするディジタル遅延同期回路。 - 【請求項２】 位相検出器の動作抑止部は、ラッチ部の
動作を停止させる前には遅延クロックの位相反転手段と
して動作する請求項１記載のディジタル遅延同期回路。 - 【請求項３】 動作抑止部は、後続の位相検出器の出力
を非活性とするキャリ信号と遅延クロックとを演算する
ＮＡＮＤ回路から構成される請求項２記載のディジタル
遅延同期回路。 - 【請求項４】 位相検出器は、第１クロックの論理状態
に応じて遅延クロックを通過させる第１伝送スイッチ
と、該第１伝送スイッチの出力及び前段の位相検出器か
らのキャリ信号をＮＡＮＤ演算する動作抑止部と、該動
作抑止部の出力をラッチする第１ラッチ部と、該第１ラ
ッチ部の出力を前記第１クロックの論理状態に応じて通
過させる第２伝送スイッチと、該第２伝送スイッチの出
力をラッチする第２ラッチ部と、該第２ラッチ部の出力
及び前記キャリ信号に基づいてイネーブル信号を発生す
るとともに後段の位相検出器へキャリ信号を発生するキ
ャリ発生部と、を備えてなる請求項３記載のディジタル
遅延同期回路。 - 【請求項５】 第１及び第２同期遅延ラインの単位遅延
器が、同期検出した 位相検出器から後続の位相検出器へ
提供されるキャリ信号に応じて前段の単位遅延器からの
出力に対する遅延動作を停止させる動作抑止部を備える
請求項３又は請求項４記載のディジタル遅延同期回路。 - 【請求項６】 単位遅延器の動作抑止部が、前段の単位
遅延器の出力及び位相検出器によるキャリ信号を演算す
る論理ゲート及びインバータからなる請求項５記載のデ
ィジタル遅延同期回路。 - 【請求項７】 論理ゲートがＮＡＮＤ回路である請求項
６記載のディジタル遅延同期回路。 - 【請求項８】 外部クロックから第１クロックを遅延出
力する遅延バッファと、前記第１クロックを遅延させる
メイン遅延器及び該メイン遅延器の出力を遅延させて多
数の遅延クロックを出力する単位遅延器の縦列接続から
なる第１同期遅延ラインと、前記第１クロックを遅延さ
せて多数の遅延クロックを出力する単位遅延器の縦列接
続からなる第２同期遅延ラインと、前記第１同期遅延ラ
インによる遅延クロックを前記第１クロックに従いラッ
チするラッチ部を備えて該ラッチ部の出力に従いイネー
ブル信号及び後段へのキャリ信号を発生するとともに、
前段からのキャリ信号に従い前記ラッチ部の動作を停止
させる動作抑止部を備えた多数の位相検出器と、前記イ
ネーブル信号に従い前記第２同期遅延ラインによる遅延
クロックを内部クロックとして出力する多数のスイッチ
と、を有することを特徴とするディジタル遅延同期回
路。 - 【請求項９】 位相検出器は、第１同期遅延ラインによ
る遅延クロックを第１クロックの第１論理で伝送する第
１伝送スイッチと、該第１伝送スイッチの出力及び前段
からのキャリ信号をＮＡＮＤ演算する動作抑止部と、該
動作抑止部の出力をラッチする第１ラッチ部と、該第１
ラッチ部の出力を前記第１クロックの第２論理で伝送す
る第２伝送スイッチと、該第２伝送スイッチの出力をラ
ッチする第２ラッチ部と、該第２ラッチ部の出力及び前
記前段からのキャリ信号を論理演算してイネーブル信号
及び後段へのキャリ信号を発生するキャリ発生部と、か
ら構成される請求項８記載のディジタル遅延同期回路。 - 【請求項１０】 外部クロックの周期が第１同期遅延ラ
インの遅延時間よりも長い場合に第１クロックを内部ク
ロックとして出力するバイパス手段をもつ請 求項８又は
請求項９記載のディジタル遅延同期回路。 - 【請求項１１】 第１及び第２同期遅延ラインの単位遅
延器が、同期検出した位相検出器から後続の位相検出器
へ提供されるキャリ信号に応じて前段の単位遅延器から
の出力に対する遅延動作を停止させる動作抑止部を備え
る請求項８〜１０のいずれか１項に記載のディジタル遅
延同期回路。 - 【請求項１２】 単位遅延器の動作抑止部が、前段の単
位遅延器の出力及び位相検出器によるキャリ信号を演算
する論理ゲート及びインバータからなる請求項１１記載
のディジタル遅延同期回路。 - 【請求項１３】 論理ゲートがＮＡＮＤ回路である請求
項１２記載のディジタル遅延同期回路。 - 【請求項１４】 外部クロックから第１クロックを発生
し、これを第１同期遅延ラインと第２同期遅延ラインと
に通し順次遅延させてそれぞれ多数の遅延クロックを発
生し、前記第１クロックと前記第１同期遅延ラインによ
る遅延クロックとの位相を位相検出器で比較した結果に
基づいて前記第２同期遅延ラインによる遅延クロックの
いずれかを内部クロックとして出力するディジタル遅延
同期回路において、 前記第１同期遅延ラインによる各遅延クロックに対しそ
れぞれ位相検出器を設けるともに、前記第１クロックと
前記第１同期遅延ラインによる遅延クロックとの同期を
検出した位相検出器の後続の位相検出器におけるラッチ
動作を停止させる動作抑止部を備えたことを特徴とする
ディジタル遅延同期回路。 - 【請求項１５】 動作抑止部は、各位相検出器に１ずつ
備えられ、ラッチ動作を停止させる前にはラッチ動作の
ために遅延クロックの位相反転手段として動作する請求
項１４記載のディジタル遅延同期回路。 - 【請求項１６】 位相検出器は、第１クロックの論理状
態に応じて遅延クロックを通過させる第１伝送スイッチ
と、該第１伝送スイッチの出力及び前段の位相検出器か
らのキャリ信号をＮＡＮＤ演算する動作抑止部と、該動
作抑止部の出力をラッチする第１ラッチ部と、該第１ラ
ッチ部の出力を前記第１クロックの論理状態に応じて通
過させる第２伝送スイッチと、該第２伝送スイッチの出
力をラッチする第２ラッチ部と、該第２ラッチ部の出力
及び前記キャリ信号に基づいてイネーブル信号を発生す
るとともに後段の位相検出器へキャリ信号を発生するキ
ャリ発生部と、を備えてなる請求項１５記載のディジタ
ル遅延同期回路。 - 【請求項１７】 キャリ発生部は、２つのＮＡＮＤゲー
ト及び１つのインバータから構成される請求項１６記載
のディジタル遅延同期回路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1996P67416 | 1996-12-18 | ||
| KR1019960067415A KR100228528B1 (ko) | 1996-12-18 | 1996-12-18 | 동기형 반도체 메모리 장치의 전력소모를 저감하기 위한 디지탈 지연 동기회로 |
| KR1019960067416A KR100206725B1 (ko) | 1996-12-18 | 1996-12-18 | 전력소모를 저감하기 위한 디지탈 지연 동기회로 |
| KR1996P67415 | 1996-12-18 |
Publications (2)
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|---|---|
| JPH10254580A JPH10254580A (ja) | 1998-09-25 |
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ID=26632373
Family Applications (1)
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|---|---|---|---|
| JP34949297A Expired - Lifetime JP3281306B2 (ja) | 1996-12-18 | 1997-12-18 | メモリ装置のディジタル遅延同期回路 |
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| Country | Link |
|---|---|
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| JP (1) | JP3281306B2 (ja) |
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|---|---|---|---|---|
| KR100310460B1 (ko) * | 1998-12-30 | 2001-11-15 | 박종섭 | 지연고정루프의 초기 록 타임 단축 장치 및 방법 |
| FR2823340A1 (fr) * | 2001-04-04 | 2002-10-11 | St Microelectronics Sa | Stockage d'un code binaire immuable dans un circuit integre |
| JP2003023343A (ja) * | 2001-07-10 | 2003-01-24 | Mitsubishi Electric Corp | 遅延信号生成回路 |
| DE10136338A1 (de) * | 2001-07-26 | 2003-02-20 | Infineon Technologies Ag | Verzögerungsschaltung |
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| KR100542696B1 (ko) * | 2003-11-13 | 2006-01-11 | 주식회사 하이닉스반도체 | 반도체 장치의 리페어 퓨즈 박스 |
| KR100514414B1 (ko) * | 2003-11-20 | 2005-09-09 | 주식회사 하이닉스반도체 | 지연 동기 루프 |
| KR100537202B1 (ko) * | 2004-05-06 | 2005-12-16 | 주식회사 하이닉스반도체 | 지연고정루프의 지연고정상태 정보의 이용이 가능한반도체 소자 |
| US7786775B2 (en) * | 2005-04-28 | 2010-08-31 | Sanyo Electric Co., Ltd. | Delay circuit |
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|---|---|---|---|---|
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| KR100224690B1 (ko) * | 1997-02-05 | 1999-10-15 | 윤종용 | 위상동기 지연회로 |
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-
1997
- 1997-12-18 JP JP34949297A patent/JP3281306B2/ja not_active Expired - Lifetime
- 1997-12-18 US US08/990,486 patent/US6222894B1/en not_active Expired - Lifetime
Also Published As
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