JP5055448B2

JP5055448B2 - ディレイロックループのディレイロック状態の情報の使用が可能な半導体素子

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Publication number: JP5055448B2
Application number: JP2011040461A
Authority: JP
Inventors: 鍾太郭
Original assignee: SK Hynix Inc
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Priority date: 2004-05-06
Filing date: 2011-02-25
Publication date: 2012-10-24
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Description

この発明は、半導体回路技術に関し、特にディレイロックループ(delay locked loop)（以下、「ＤＬＬ」と称する)回路に関し、さらに詳細には、階層的遅延ライン構造のＤＬＬ回路のディレイロック状態を検出する技術に関する。

一般に、システムや回路において、クロック信号は、動作タイミングを合せるためのレファレンスとして用いられており、エラー無しでより速い動作を保障するために使用されることもある。外部から入力されるクロック信号が内部で使用される際に、内部回路によるクロック信号の時間遅延（これをクロックスキューという）が生じるが、このような時間遅延を補償し、内部クロックが外部クロックと同じ位相を有するようにするために、ＤＬＬ回路が使用されている。

一方、ＤＬＬ回路は、従来広く使用されていたフェーズロックループ（ＰＬＬ）回路に比べて、雑音の影響をより少なく受けるという長所を有しているため、ＳＤＲＡＭ(Synchronous DRAM)、ＤＤＲ−ＳＤＲＡＭ(Double Data Rate Synchronous DRAM)を初めとする同期式半導体メモリに広く使用されている。同期式半導体メモリ素子において、レジスタ制御ＤＬＬは、基本的に外部クロックを受け取ってクロック経路及びデータ経路の遅延成分を補償し、予めネガティブ遅延を反映することによって、データの出力が外部クロックと同期されるようにする機能を行う。

一方、最近では、このようなＤＬＬにおいて、最小可変遅延時間(minimum variable delay time)ｔ_UDを縮め、ジッタ(jitter)を最小化する方向に研究が持続されており、その一環としてコース遅延ライン(coarse delay line)（粗遅延ライン）とファイン遅延ライン(fine delay line)（微細遅延ライン）とを含んでなる階層的遅延ライン構造を使用したＤＬＬが提案された。

図５は、従来技術に係る階層的遅延ラインを備えたＤＬＬのブロック図である。

図５を参照して説明すれば、従来技術に係るＤＬＬ回路１０００は、外部クロックCLKをバッファリングして外部クロックCLKの立上りエッジ（又は、立下りエッジ）に同期したソースクロックiclkを生成するクロックバッファ１００と、ソースクロックiclkを入力としてプログラム可能な多数の単位コース遅延（粗遅延）セルを含むコース遅延ライン１１０と、コース遅延ライン１１０から出力されたコース遅延クロックcd_clkを入力としてプログラム可能な多数の単位ファイン遅延（微細遅延）セルを含むファイン遅延ライン１２０と、ファイン遅延ライン１２０から出力されたファイン遅延クロックfd_clkを入力として実際のクロック信号経路の遅延分量をモデリングした遅延モデル１３０と、ソースクロックiclkと遅延モデル１３０から出力されたフィードバッククロックfb_clkとの位相を比較するための第１位相比較器１４０と、第１位相比較器１４０から出力されたコース遅延制御用の位相比較信号pc_out1によって、コース遅延ライン１１０の遅延量を制御するためのコース遅延制御部１５０と、コース遅延制御部１５０から出力されたコース遅延調整終了信号cd_endに応答して、ソースクロックiclkとフィードバッククロックfb_clkとの位相を比較するための第２位相比較器１６０と、第２位相比較器１６０から出力されたファイン遅延制御用の位相比較信号pc_out2によって、ファイン遅延ライン１２０の遅延量を制御するためのファイン遅延制御部１７０と、ファイン遅延ライン１２０から出力されたファイン遅延クロックfd_clkを入力としてＤＬＬクロックdll_clkを生成するＤＬＬドライバ１８０とを備えて構成されている。

ここで、遅延モデル１３０は、実際のクロックバッファ１００、データ出力バッファ（図示せず）、クロック信号ライン（図示せず）などの遅延時間または経路と同じ遅延条件を有し、しばしば「レプリカ遅延」と呼ばれる。

上述したように構成された従来技術に係るＤＬＬ回路１０００は、まず、第１位相比較器１４０及びコース遅延制御部１５０によりコース遅延ライン１１０の遅延量を調節する動作を行い、粗いけれども早くディレイロック状態に近接させたコース遅延クロックｃｄ_ｃｌｋを確保し、次いで、第２位相比較器１６０及びファイン遅延制御部１７０によりファイン遅延ライン１２０の遅延量を調節する動作を行なうことによって、微細にその位相を合せて行く。

ところが、従来技術に係るＤＬＬ回路１０００は、外部クロックCLKと内部クロックfb_clkとの位相が互いに一致する瞬間、すなわちディレイロック状態になる瞬間を判断する構造を有していない。したがって、ＤＬＬブロック内で、又は半導体素子内の他のブロックでＤＬＬのディレイロック状態の情報を使用し、他のいろいろな動作を行わせる余地がなかった。

一方、従来の階層的遅延ラインを備えたＤＬＬ回路の中には、前記図５に示されたブロック構成と異なるブロック構成を有するＤＬＬ回路も存在するが、そのように一部構成上に相違点があっても、階層的遅延ラインを備えたＤＬＬの場合、前記のような問題点を伴わざるを得なかった。

米国特許第６、４９９、１１１号明細書

この発明は、上述した従来技術の問題点に鑑みてなされたものであって、その目的とするところは、階層的遅延ラインを備えたディレイロックループ（ＤＬＬ）回路のディレイロック状態を検出し、ディレイロック状態の情報の使用が可能な半導体素子を提供することにある。

上記目的を達成するため、この発明によれば、外部クロックと内部遅延クロックの位相関係を表すコース遅延制御用の位相比較信号に応じてコース遅延調整を行うコース遅延ライン及びコース遅延調整の終了後に外部クロックと内部遅延クロックの位相関係を表すファイン遅延制御用の位相比較信号に応じてファイン遅延調整を行うファイン遅延ラインを備えた階層的遅延ライン構造のディレイロックループブロックと、前記ディレイロックループブロックから出力される前記コース遅延制御用の位相比較信号及びコース遅延調整終了信号に応答して、コース遅延調整終了時点での比較対象クロックの位相状態を記憶するための位相状態記憶手段と、前記ディレイロックループブロックから出力される前記コース遅延制御用の位相比較信号、前記ファイン遅延制御用の位相比較信号、前記コース遅延調整終了信号及び前記位相状態記憶手段から出力される位相状態信号に応答して、ファイン遅延調整によって前記ファイン遅延制御用の位相比較信号の遷移時点を検出し、その時点にアサートされるディレイロック信号を生成するためのディレイロック状態検出手段とを備えてなる半導体素子を提供する。

この発明は、階層的遅延ラインを備えたＤＬＬにおいて、コース遅延調節動作を終了する時点での内部クロックと外部クロックとの位相がどのような関係にあるかを予め記憶しておき、ファイン遅延調節動作を行って内部クロックと外部クロックとの位相が既に記憶された以前の位相状態とは異なり、位相が同じになる時点を検出し、この時点にＤＬＬがディレイロック状態になったことを示す内部信号をアサートするようにする。

この発明によれば、ディレイロック時点を簡単に明確に検出でき、これによってＤＬＬブロック内において、又は半導体素子内の他のブロックにおいて、ＤＬＬのディレイロック状態の情報を使用して他のいろいろな動作を行わせることのできる根拠を設けた。また、ディレイロック状態の情報を使用すれば、半導体素子の不必要な動作を防止して、電力消耗を大幅に減らすことができるという効果を奏する。

この発明の一実施形態に係る半導体素子のブロック図である。図２の位相状態記憶部の構成を例示する回路図である。階層的遅延ライン構造のＤＬＬブロック内の位相比較対象クロックのコース遅延調整終了時点での位相状態に係る位相比較信号及び位相状態信号の論理レベルを説明するための図である。階層的遅延ライン構造のＤＬＬブロック内の位相比較対象クロックのコース遅延調整終了時点での位相状態に係る位相比較信号及び位相状態信号の論理レベルを説明するための図である。図２のディレイロック状態検出部の回路構成を例示する図である。従来技術に係る階層的遅延ラインを備えたＤＬＬのブロック図である。

以下、この発明の最も好ましい実施形態を、添付の図面を参照しながら説明する。

図１は、この発明の実施形態に係る半導体素子のブロック図である。

図１を参照すれば、この実施形態に係る半導体素子２０００は、コース遅延ライン及びファイン遅延ラインを含む階層的遅延ライン構造のＤＬＬブロック１０００と、階層的遅延ライン構造のＤＬＬブロック１０００から出力されたコース遅延制御用の位相比較信号pc_out1及びコース遅延調整終了信号cd_endに応答して、コース遅延調整終了時点でのソースクロックiclkに対するフィードバッククロックfb_clkの位相状態を記憶するための位相状態記憶部２００と、ＤＬＬブロック１０００から出力されたコース遅延制御用の位相比較信号pc_out1、コース遅延調整終了信号cd_end、ファイン遅延制御用の位相比較信号pc_out2及び位相状態記憶部２００から出力された位相状態信号lock_selに応答して、ファイン遅延調整による前記位相比較信号pc_out2の遷移時点を検出して、その時点にアサートされるディレイロック信号lock_inを生成するためのディレイロック状態検出部３００とを備えて構成される。

すなわち、この実施形態に係る半導体素子は、コース遅延ライン及びファイン遅延ラインを備えた階層的遅延ライン構造のＤＬＬブロック１０００に対して、ディレイロック状態を示すことのできるディレイロック信号lock_inを生成するための位相状態記憶部２００とディレイロック状態検出部３００とを追加した。

位相状態記憶部２００とディレイロック状態検出部３００は、階層的遅延ライン構造のＤＬＬブロック１０００から出力された位相比較信号pc_out1と、コース遅延調整終了信号cd_endとを用いる。

図２は、図１の位相状態記憶部２００の構成を示す回路図である。

図２を参照すれば、位相状態格納部２００は、コース遅延調整終了信号cd_endに応答して位相比較信号pc_out1をスイッチングするスイッチング部２１０と、スイッチング部２１０の出力信号をラッチするラッチ部２２０と含んで構成されている。

ここで、スイッチング部２１０は、位相比較信号pc_out1を入力とするインバータＩＮＶ１と、コース遅延調整終了信号cd_endを入力とするインバータＩＮＶ２と、コース遅延調整終了信号cd_end及びインバータＩＮＶ２の出力信号に制御されて、インバータＩＮＶ１の出力信号を選択的にラッチ部２２０に伝達するためのトランスファーゲートＴＧとを含む。

また、ラッチ部２２０は、スイッチング部２１０の出力信号を入力とするインバータラッチＩＮＶ３及びＩＮＶ４と、インバータラッチＩＮＶ３及びＩＮＶ４の出力信号を入力として位相状態信号lock_selを出力するインバータＩＮＶ５とを備える。

図３ａ及び図３ｂは、階層的遅延ライン構造のＤＬＬブロック１０００内の位相比較対象クロックであるソースクロックiclkとフィードバッククロックfb_clkとのコース遅延調整終了時点における位相状態に応じて、位相比較信号pc_out1及び位相状態信号lock_selがいかなる論理レベルを呈するかを説明するための図である。

図３ａを参照すれば、コース遅延調整終了信号cd_endが論理レベルハイにアサートされた時点、すなわち、コース遅延調整が完了した時点において、フィードバッククロックfb_clkの立上りエッジがソースクロックiclkの立上りエッジより先行する位相を有する場合には、コース遅延制御用の位相比較信号pc_out1は論理レベルハイＨを呈し、この時位相状態信号lock_selは論理レベルローＬを呈する。

他方、図３ｂを参照すれば、コース遅延調整が完了した時点でフィードバッククロックfb_clkの立上りエッジがソースクロックiclkの立上りエッジより遅れた位相を有する場合には、コース遅延制御用の位相比較信号pc_out1は論理レベルローＬを呈し、この時位相状態信号lock_selは論理レベルハイＨを呈する。

図４は、図１のディレイロック状態検出部３００の回路構成を示す回路図である。

図４を参照すれば、ディレイロック状態検出部３００は、ファイン遅延調整過程でフィードバッククロックfb_clkの位相がソースクロックiclkの位相に比べ、初めて遅れる時点を検出するための第１遷移検出部３１０と、ファイン遅延調整過程でフィードバッククロックfb_clkの位相がソースクロックiclkの位相に比べ、初めて先行する時点を検出するための第２遷移検出部３２０と、第１遷移検出部３１０及び第２遷移検出部３２０の共通出力ノードＡに接続されて、ディレイロック信号lock_inを出力する出力部３３０とを含んで構成されている。

ここで、出力部３３０は、第１遷移検出部３１０及び第２遷移検出部３２０の共通出力ノードＡに現れる信号をラッチするラッチ部と、リセット信号に応答して共通出力ノードＡを初期化するためのリセット部とを有している。ラッチ部は、共通出力ノードＡに接続されたインバータラッチＩＮＶ１１及びＩＮＶ１２で実現でき、リセット部は、リセット信号をゲート入力とし電源電圧端と共通出力ノードＡとの間に接続されたＰＭＯＳトランジスタＮ７で実現できる。

一方、第１遷移検出部３１０は、位相状態信号lock_selを入力とするインバータＩＮＶ６と、インバータＩＮＶ６の出力信号及びコース遅延調整終了信号cd_endを入力とするＮＡＮＤゲートＮＡＮＤ１と、ＮＡＮＤゲートＮＡＮＤ１の出力信号を入力とするインバータＩＮＶ７と、位相比較信号pc_out2を入力とするインバータＩＮＶ８と、周期クロックperiodic_clkをクロック入力とし、位相比較信号pc_out1をデータ入力とするフリップフロップＦ/Ｆと、共通出力ノードＡと接地電圧端との間に直列に接続され、それぞれ、インバータＩＮＶ７の出力信号、インバータＩＮＶ８の出力信号、フリップフロップＦ/Ｆの出力信号pc_out1_ffをゲート入力とするＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３とを含んで構成されている。

また、第２遷移検出部３２０は、位相状態信号lock_sel及びコース遅延調整終了信号cd_endを入力とするＮＡＮＤゲートＮＡＮＤ２と、ＮＡＮＤゲートＮＡＮＤ２の出力信号を入力とするインバータＩＮＶ９と、フリップフロップＦ/Ｆの出力信号pc_out1_ffを入力とするインバータＩＮＶ１０と、共通出力ノードＡと接地電圧端との間に直列に接続され、それぞれ、インバータＩＮＶ９の出力信号、位相比較信号pc_out2、インバータＩＮＶ１０の出力信号をゲート入力とするＮＭＯＳトランジスタＮ４、Ｎ５、Ｎ６とを含んで構成されている。

以下、図１〜図４を参照して、この実施形態に係る半導体素子の動作を説明する。

まず、階層的遅延ライン構造のＤＬＬブロック１０００において、コース遅延調整終了信号cd_endがアサートされる時までコース遅延調整過程を行う。コース遅延調整終了信号cd_endは、初期状態から論理レベルローを呈するが、フィードバッククロックfb-clkの位相がソースクロックiclkの位相に一定程度以内に近接するようになると、論理レベルハイにアサートされる。

次いで、コース遅延調整終了信号cd_endがアサートされることよって、コース遅延調整過程が終了され、ファイン遅延調整が開始される。ところが、コース遅延調整過程が終了される時点におけるフィードバッククロックfb-clkとソースクロックiclkとの位相関係は、図３ａ及び図３ｂに示すように、２つの場合が存在する。

コース遅延調整終了信号cd_endが論理レベルハイにアサートされる前に、図２に示す位相状態記憶部２００のトランスファーゲートＴＧが開かれていると、位相比較信号pc_out1が反転され位相状態信号lock_selとして出力されたが、コース遅延調整終了信号cd_endが論理レベルハイにアサートされると、トランスファゲートＴＧが閉められ、位相比較信号pc_out1を遮断して、最終的な出力値がラッチ部２２０に記憶される。コース遅延調整が完了した時点でフィードバッククロックfb_clkの立上りエッジがソースクロックiclkの立ち上がりエッジより先行する位相を有する場合は、図３ａのように、位相比較信号pc_out1は、論理レベルハイＨを呈し、位相状態信号lock_selは論理レベルローＬを呈するようになる。他方、コース遅延調整が完了した時点でフィードバッククロックfb_clkの立上りエッジがソースクロックiclkの立上りエッジより遅れた位相を有する場合は、図３ｂに示すように、位相比較信号pc_out1は、論理レベルローＬを呈し、位相状態信号lock_selは、論理レベルハイＨを呈する。すなわち、位相状態信号lock_selは、コース遅延調整が完了した時点におけるフィードバッククロックfb_clkとソースクロックiclkとの位相状態に関する情報を有していることになる。

コース遅延調整終了信号cd_endが論理レベルハイにアサートされた後には、階層的遅延ライン構造のＤＬＬブロック１０００で、ファイン遅延調整過程を行うことになる。コース遅延調整が完了した時点でフィードバッククロックfb_clkの立上りエッジがソースクロックiclkの立上りエッジより先行した位相を有する場合は、図３ａに示すように、コース遅延制御用の位相比較信号pc_out1が論理レベルハイＨを呈し、位相状態信号lock_selは論理レベルローＬを呈しており、そのとき同じくファイン遅延制御用の位相比較信号pc_out2も論理レベルハイＨを呈していて、位相状態信号lock_selは論理レベルローＬを呈している訳であるから、ファイン遅延ラインに対する遅延調整によって、フィードバッククロックfb_clkの位相を少しずつ後に押す過程を行うようになり、このような過程を繰り返して行っていけば、ある瞬間にはフィードバッククロックfb_clkの立上りエッジがソースクロックiclkの立上りエッジより遅れる状態が生じるようになる。この時、ファイン遅延制御用の位相比較信号pc_out2が論理レベルハイから論理レベルローに遷移され、ファイン遅延調整が完了する。一方、コース遅延調整が完了した時点でフィードバッククロックfb_clkの立上りエッジがソースクロックiclkの立上りエッジより遅れた位相を有する場合は、図３ｂに示すように、コース遅延制御用の位相比較信号pc_out1が論理レベルローＬを呈し、位相状態信号lock_selは論理レベルハイＨを呈しており、そのとき同じくファイン遅延制御用の位相比較信号pc_out2も論理レベルローＬを呈していて、位相状態信号lock_selは論理レベルハイＨを呈している訳であるから、ファイン遅延ラインに対する遅延調整によって、フィードバッククロックfb_clkの位相を少しずつ前に引く過程を行うようになり、このような過程を繰り返して行っていけば、ある瞬間にはフィードバッククロックfb_clkの立上りエッジがソースクロックiclkの立上りエッジより先行する状態が生じるようになる。この時、ファイン遅延制御用の位相比較信号pc_out2が論理レベルローからハイに遷移され、ファイン遅延調整が完了する。

この発明では、このようにファイン遅延調整過程で用いられるファイン遅延制御用の位相比較信号pc_out2の遷移時点を検出し、その時点をディレイロック状態として認識するようにする。

前記図４に示されたディレイロック状態検出部３００は、コース遅延調整過程が完了した時点に記憶された位相状態信号lock_selを基準として、ファイン遅延調整過程でファイン遅延制御用の位相比較信号pc_out2が遷移される時点を検出して、ディレイロック信号lock_inを生成する回路である。

以下、ディレイロック状態検出部３００の動作を説明する。

まず、初期動作時リセット信号が論理レベルローにパルス化してアサートされれば、ＰＭＯＳトランジスタＮ７がターンオンされ共通出力ノードＡを論理レベルハイに初期化する。したがって、ディレイロック信号lock_inは、論理レベルロー状態を呈するようになる。この時、コース遅延調整終了信号cd_endは、論理レベルロー状態であるので、位相比較信号pc_out1の論理値に関係なく、第１遷移検出部３１０及び第２遷移検出部３２０で接地電圧端と共通出力ノードＡとの間がオープンされて、共通出力ノードＡが放電されない。

次いで、階層的遅延ライン構造のＤＬＬブロック１０００において、コース遅延調整過程を行うことになる。このとき、上述したようにコース遅延調整終了信号cd_endが論理レベルハイにアサートされるまでは、位相状態信号lock_sel及び位相比較信号pc_out1の論理値と関係なく、共通出力ノードＡの論理値が変化しない。

次いで、コース遅延調整終了信号cd_endが論理レベルハイにアサートされれば、階層的遅延ライン構造のＤＬＬブロック１０００では、コース遅延調整過程を終了し、ファイン遅延調整過程を行うことになる。

ここで、コース遅延調整過程が完了した時点で、フィードバッククロックfb_clkの立上りエッジがソースクロックiclkの立上りエッジより先行する位相を有する場合は、図３ａに示すように、位相比較信号pc_out1が論理レベルハイＨであり、位相状態信号lock_selが論理レベルローＬであるので、第１遷移検出部３１０のＮＭＯＳトランジスタＮ１がターンオンされる。また、周期クロックperiodic_clk（例えば、８ｔ_CKごとに論理レベルハイにアサートされるクロック）の立上りエッジが発生する時点ごとに、位相比較信号pc_out1をラッチするフリップフロップＦ／Ｆの出力信号pc_out1_ffも論理レベルハイ状態になって、ＮＭＯＳトランジスタＮ３もまたターンオン状態となる。このような状態でファイン遅延調整過程を繰り返しながら、ファイン遅延制御用の位相比較信号pc_out2が論理レベルローに遷移すれば、ＮＭＯＳトランジスタＮ２もターンオンされ、共通出力ノードＡを放電させて、最終的な出力であるディレイロック信号lock_inは、論理レベルハイにアサートされる。一方、このように第１遷移検出部３１０が動作する間、第２遷移検出部３２０のＮＭＯＳトランジスタＮ４はターンオフ状態を維持するので、共通出力ノードＡに影響を与えない。

他方、コース遅延調整過程が完了した時点でフィードバッククロックfb_clkの立上りエッジがソースクロックiclkの立上りエッジより遅い位相を有する場合は、図３ｂに示すように、位相比較信号pc_out1が論理レベルローであり、位相状態信号lock_selが論理レベルハイであるので、第２遷移検出部３２０のＮＭＯＳトランジスタＮ４がターンオンされ、フリップフロップＦ／Ｆの出力信号pc_out1_ffも論理レベルロー状態になってＮＭＯＳトランジスタＮ６もまたターンオン状態となる。このような状態でファイン遅延調整過程を繰り返しながら、ファイン遅延制御用の位相比較信号pc_out2が論理レベルハイに遷移すれば、ＮＭＯＳトランジスタＮ５もターンオンされ、共通出力ノードＡを放電させて、最終的な出力であるディレイロック信号lock_inは、論理レベルハイにアサートされる。一方、このように第２遷移検出部３２０が動作する間、第１遷移検出部３１０のＮＭＯＳトランジスタＮ１は、ターンオフ状態を維持するので、共通出力ノードＡに影響を与えない。

すなわち、第１遷移検出部３１０と第２遷移検出部３２０とは、コース遅延調整が完了した時点でのフィードバッククロックfb_clkとソースクロックiclkとの位相関係に応じて、排他的に動作し、ファイン遅延調整過程で用いられるファイン遅延制御用の位相比較信号pc_out2の遷移時点を検出する。

なお、この発明は、上記した実施形態に限られるものではなく、この発明の技術的思想から逸脱しない範囲内で、多様に変更して実施することが可能である。例えば、上述した実施形態では図５に示された従来技術同様のブロック構成を有する階層的遅延ライン構造のＤＬＬ回路を例として説明したが、この発明はそれに対して一部構成上に相違点があっても、階層的遅延ラインを有する構造の場合であれば、採用が可能である。このような趣旨で、位相比較器を一つだけ使用する場合にも、この発明を採用することができる。また、上述した実施形態で用いられたトランスファゲート及びＮＭＯＳトランジスタは、他のスイッチング素子でもって代替することができる。

１０００…階層的遅延ライン構造のＤＬＬブロック
２００ …位相状態記憶部
３００ …ディレイロック状態検出部

Claims

外部クロックと内部遅延クロックの位相関係を表すコース遅延制御用の位相比較信号に応じてコース遅延調整を行うコース遅延ライン及びコース遅延調整の終了後に外部クロックと内部遅延クロックの位相関係を表すファイン遅延制御用の位相比較信号に応じてファイン遅延調整を行うファイン遅延ラインを有する階層的遅延ライン構造のディレイロックループブロックと、
前記ディレイロックループブロックから出力される前記コース遅延制御用の位相比較信号及びコース遅延調整終了信号に応答して、コース遅延調整終了時点での比較対象クロックの位相状態を記憶するための位相状態記憶手段と、
前記ディレイロックループブロックから出力される前記コース遅延制御用の位相比較信号、前記ファイン遅延制御用の位相比較信号、前記コース遅延調整終了信号及び前記位相状態の記憶手段から出力される位相状態信号に応答して、ファイン遅延調整によって前記ファイン遅延制御用の位相比較信号の遷移時点を検出し、その時点にアサートされるディレイロック信号を生成するためのディレイロック状態検出手段と
を備えてなり、
前記ディレイロック状態検出手段は、
ファイン遅延調整過程で前記ファイン遅延制御用の位相比較信号が論理レベルハイからローに遷移される時点を検出するための第１遷移検出部と、
ファイン遅延調整過程で前記ファイン遅延制御用の位相比較信号が論理レベルローからハイに遷移される時点を検出するための第２遷移検出部と、
前記第１遷移検出部及び第２遷移検出部の共通出力ノードに接続されて、前記ディレイロック信号を出力する出力部とを含んでなる
ことを特徴とする半導体素子。
請求項１に記載の半導体素子において、
前記位相状態記憶手段は、
前記コース遅延調整終了信号に応答して、前記コース遅延制御用の位相比較信号をスイッチングするためのスイッチング部と、
前記スイッチング部の出力信号をラッチするためのラッチ部とを含んでなる
ことを特徴とする半導体素子。
請求項１に記載の半導体素子において、
前記出力部は、
前記第１遷移検出部及び第２遷移検出部の共通出力ノードに係る信号をラッチするラッチ部と、
リセット信号に応答して、前記共通出力ノードを初期化するリセット部とを含んでなる
ことを特徴とする半導体素子。
請求項３に記載の半導体素子において、
前記第１遷移検出部及び第２遷移検出部は、それぞれ、
前記コース遅延調整終了信号及び前記位相状態信号により制御される第１スイッチング素子と、
現在の前記ファイン遅延制御用の位相比較信号により制御される第２スイッチング素子と、
ラッチされる以前の前記コース遅延制御用の位相比較信号により制御される第３スイッチング素子とを含んでなり、
前記第１スイッチング素子、第２スイッチング素子及び第３スイッチング素子は、前記第１遷移検出部及び第２遷移検出部の共通出力ノードと接地電圧端との間に直列に接続されている
ことを特徴とする半導体素子。
請求項３に記載の半導体素子において、
前記第１遷移検出部は、
前記位相状態信号を入力とする第１インバータと、
前記インバータの出力信号及び前記コース遅延調整終了信号を入力とする第１ＮＡＮＤゲートと、
前記第１ＮＡＮＤゲートの出力信号を入力とする第２インバータと、
前記ファイン遅延制御用の位相比較信号を入力とする第３インバータと、
前記ディレイロックループブロックの比較動作周期ごとに前記コース遅延制御用の位相比較信号をラッチするためのフリップフロップと、
前記共通出力ノードと接地電圧端との間に直列に接続され、それぞれ、前記第２インバータの出力信号、前記第３インバータの出力信号、前記フリップフロップの出力信号をゲート入力とする第１ＮＭＯＳトランジスタ、第２ＮＭＯＳトランジスタ及び第３ＮＭＯＳトランジスタとを含んでなる
ことを特徴とする半導体素子。
請求項５に記載の半導体素子において、
前記第２遷移検出部は、
前記位相状態信号及び前記コース遅延調整終了信号を入力とする第２ＮＡＮＤゲートと、
前記第２ＮＡＮＤゲートの出力信号を入力とする第４インバータと、
前記フリップフロップの出力信号を入力とする第５インバータと、
前記共通出力ノードと前記接地電圧端との間に直列に接続され、それぞれ、前記第４インバータの出力信号、前記ファイン遅延制御用の位相比較信号、前記第５インバータの出力信号をゲート入力とする第４ＮＭＯＳトランジスタ、第５ＮＭＯＳトランジスタ及び第６ＮＭＯＳトランジスタとを含んでなる
ことを特徴とする半導体素子。
請求項２に記載の半導体素子において、
前記位相状態記憶手段の前記スイッチング部は、
前記コース遅延制御用の位相比較信号を入力とする第１インバータと、
前記コース遅延調整終了信号を入力とする第２インバータと、
前記コース遅延調整終了信号及び前記第２インバータの出力信号により制御されて、前記第１インバータの出力信号を選択的に前記ラッチ部に伝達するトランスファゲートとを含んでなる
ことを特徴とする半導体素子。
請求項７に記載の半導体素子において、
前記位相状態記憶手段の前記ラッチ部は、
前記スイッチング部の出力信号を入力とするインバータラッチと、
前記インバータラッチの出力信号を入力として前記位相状態信号を出力する第３インバータとを含んでなる
ことを特徴とする半導体素子。
請求項３に記載の半導体素子において、
前記出力部の前記ラッチ部は、
前記第１遷移検出部及び第２遷移検出部の共通出力ノードに接続されたインバータラッチを含んでなる
ことを特徴とする半導体素子。
請求項３に記載の半導体素子において、
前記出力部の前記リセット部は、
前記リセット信号をゲート入力とし、電源電圧端と前記第１遷移検出部及び第２遷移検出部の共通出力ノードとの間に接続されたＰＭＯＳトランジスタを含んでなる
ことを特徴とする半導体素子。