KR100743493B1 - 적응식 지연 고정 루프 - Google Patents

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Abstract

지연 고정 루프는 제어 회로, 지연 라인 및 국부 클럭 발생기를 포함한다. 제어 회로는 입력 클럭 신호에 대해 출력 클럭 신호의 위상이 앞서는지 뒤지는지 여부에 상응하는 복수의 위상 조절 신호를 국부 클럭 신호에 동기하여 생성하며, 입력 클럭 신호에 대한 출력 클럭 신호의 록 상태를 판단하고, 그 판단 결과에 따라 분주 제어 신호를 생성하도록 구성된다. 지연 라인은 입력 클럭 신호를 복수의 위상 조절 신호에 따라 가변하는 양만큼 지연시켜 출력 클럭 신호를 생성하도록 구성된다. 국부 클럭 발생기는 국부 클럭 신호를 생성하며, 분주 제어 신호에 따라 국부 클럭 신호를 생성하는 빈도가 조절되도록 구성된다.

Description

적응식 지연 고정 루프{Adaptive Delay Locked Loop}
도 1은 본 발명의 일 실시예에 따른 지연 고정 루프의 블록도이다.
도 2는 도 1의 지연 고정 루프의 지연 라인을 예시한 회로도이다.
도 3은 도 1의 지연 고정 루프의 지연 라인을 예시한 블록도이다.
도 4는 도 3의 지연 고정 루프의 코어스 지연 라인을 예시한 회로도이다.
도 5는 본 발명의 일 실시예에 따른 지연 고정 루프에서 출력 클럭 신호의 위상을 제어하는 위상 조절 신호를 생성하는 빈도를 조절하는 회로를 예시한 회로도이다.
도 6은 출력 클럭 신호가 록될 때 도 5의 제어 회로의 동작을 설명하기 위한 타이밍도이다.
도 7은 출력 클럭 신호가 록 상태를 벗어났을 때 도 5의 제어 회로의 동작을 설명하기 위한 타이밍도이다.
도 8은 본 발명의 일 실시예에 따른 지연 고정 루프의 동작을 설명하기 위한 타이밍도이다.
도 9는 본 발명의 일 실시예에 따른 지연 고정 루프가 동작을 설명하기 위한 순서도이다.
<도면의 주요 부분에 대한 부호의 설명>
13 : 지연 14 : 제어 회로
15 : 국부 클럭 발생기 18 : 위상 검출기
131, 135 : 코어스 지연 라인 50 : 제어 회로
51 : 위상 조절 신호 생성기 52 : 논리 회로
본 발명은 지연 고정 루프(delay locked loop)에 관한 것으로, 더욱 상세하게는 빠른 로킹 시간 및 작은 뱅뱅 지터를 가지는 지연 고정 루프에 관한 것이다.
클럭에 동기되어 데이터를 전송하는 반도체 시스템에서는 클럭 신호와 데이터 신호 간의 동기가 매우 중요하다. 예를 들어, 클럭 신호의 에지에서 데이터 값을 판단하는 시스템에서는 클럭 신호의 에지가 데이터 펄스의 센터(center)에 위치하도록 클럭 신호의 위상과 주파수를 조절하여야 한다. 이렇게 클럭이 어긋나는 현상을 클럭 스큐(clock skew)라고 한다.
클럭 스큐는 전송선로에서 클럭 신호가 전파되는 시간의 불일치로 일어나기도 하지만, 클럭 신호가 칩 내부 회로를 통과하는데 걸리는 지연 시간 때문에 일어나기도 한다. 반도체 메모리 장치는 통상적으로 구동 능력이 큰 클럭 드라이버를 이용하여 여러 내부 회로들에 내부 클럭 신호를 공급한다. 그런데, 외부에서 제공되는 클럭 신호를 입력받아 그대로 반도체 메모리 장치 내부 회로들을 구동한다면 클럭 드라이버를 통과하는데 걸리는 지연 시간만큼 칩 외부와 내부의 클럭 신호들 간에 클럭 스큐가 발생하고, 데이터의 출력도 그러한 지연 시간만큼 늦어지게 된다. 지연 고정 루프는 기준이 되는 외부 클럭 신호와 내부 클럭 신호 사이의 위상차를 검출하고, 그러한 위상차를 보상하여 내부 클럭 신호가 외부 클럭 신호와 동기하도록 만들기 위한 것이다.
지연 고정 루프는 내부 클럭 신호의 위상을 주기적이며 단계적으로 변경시킨다. 일반적으로 반도체 장치의 동작 초기에는 위상차가 크므로 지연 고정 루프는 큰 폭으로(coarsely) 위상을 보상한다. 지연 고정 루프의 출력 신호의 위상은 원하는 기준 위상에 대해 정확히 록(lock)될 수 없기 때문에 기준 위상에 대해 앞섰다가(lead) 뒤섰다가(lag) 하는 뱅뱅 지터(bang-bang jitter)현상이 일어나는데, 만약 큰 폭의 위상 보상이 계속될 경우에는 그러한 뱅뱅 지터 현상이 심하게 발생한다.
이를 막기 위해 종래의 지연 고정 루프는 두 개의 동작 단계로 나뉘어 동작한다. 지연 고정 루프는 작동 시작 후 일정 구간, 즉 초기 로킹 단계(initial locking phase)동안에 큰 위상 간격으로(coarsely) 위상 보상을 한다. 이후의 구간, 즉 정상 로킹 단계(normal locking phase)에는 세밀한 위상 간격으로(finely) 위상을 보상한다. 이때, 지연 고정 루프의 위상 업데이트 빈도는 루프 대역폭에 의해 제한되므로, 초기 로킹 단계 동안에는 짧은 로킹 타임을 위해 상기 루프 대역폭에 가까운 빈도로 위상을 업데이트하고, 정상 로킹 단계에는 뱅뱅 지터를 줄이기 위해 상기 루프 대역폭보다 훨씬 낮은 빈도로 위상을 업데이트한다.
반도체 회로의 동작 빈도는 갈수록 빨라짐에도, 내부 클럭 신호가 공급되어야 하는 회로의 지연은 줄어들고 있지 않아 보상해야할 위상차는 점점 커지고 있다. 따라서, 초기 로킹 단계에서 루프 대역폭에 가까운 업데이트 빈도로 위상을 업데이트하는 것도 충분하지 않다.
상기 정상 로킹 단계에서 만약 클럭 신호가 어떠한 이유로 인해 록에서 벗어날(lock drift) 경우에, 종래의 지연 고정 루프는 세밀한 위상 간격과 느린 위상 업데이트 빈도로 클럭 신호의 위상을 업데이트한다. 따라서, 종래의 지연 고정 루프는 클럭 신호가 다시 록되는 데에 초기 로킹 단계의 경우보다 훨씬 더 많은 사이클이 필요하다.
통상적으로, 지연 고정 루프는 잘못된 위상 업데이트를 피하기 위해 상기 동작 클럭 신호가 지연 고정 루프의 대역폭보다 크지 않도록 설정해야 한다. 또, 반도체 장치의 클럭 속도는 급격히 증가하고 있지만 상기 대역폭은 그만큼 커지지 못하고 있다. 지연 고정 루프가 반도체 장치의 동작 초기에 내부 클럭 신호를 록하는데 걸리는 시간은 지연 고정 루프 동작의 수십 사이클 정도로, 그 동안에는 반도체 장치의 동작의 무결성은 보장될 수 없다.
종래의 지연 고정 루프는 위상 업데이트 빈도는 루프 대역폭에 제한되고 루프 대역폭은 늘리기 어려우며, 큰 위상 간격으로 업데이트할 경우 로킹 시간은 줄어드나 뱅뱅 지터가 커지고, 작은 위상 간격으로 업데이트할 경우에는 뱅뱅 지터는 줄일 수 있으나 로킹 시간이 오래 걸린다.
본 발명의 목적은 루프 대역폭에 제한받지 않고 로킹 시간과 뱅뱅 지터를 모두 줄일 수 있는 지연 고정 루프를 제공하는 것이다.
본 발명의 다른 목적은 루프 대역폭에 제한받지 않고 로킹 시간과 뱅뱅 지터를 모두 줄일 수 있도록 클럭 신호를 생성하는 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 지연 고정 루프는 제어 회로, 지연 라인 및 국부 클럭 발생기를 포함한다. 상기 제어 회로는 입력 클럭 신호에 대해 출력 클럭 신호의 위상이 앞서는지 뒤지는지 여부에 상응하는 복수의 위상 조절 신호를 국부 클럭 신호에 동기하여 생성하며, 상기 입력 클럭 신호에 대한 상기 출력 클럭 신호의 록 상태를 판단하고, 그 판단 결과에 따라 분주 제어 신호를 생성하도록 구성된다. 상기 지연 라인은 상기 입력 클럭 신호를 상기 복수의 위상 조절 신호에 따라 가변하는 양만큼 지연시켜 상기 출력 클럭 신호를 생성하도록 구성된다. 상기 국부 클럭 발생기는 상기 국부 클럭 신호를 생성하며, 상기 분주 제어 신호에 따라 상기 국부 클럭 신호를 생성하는 빈도가 조절되도록 구성된다.
상기 제어 회로는 상기 복수의 위상 조절 신호의 상태를 바탕으로 상기 출력 클럭 신호의 록 상태를 판단하는 논리 회로를 포함할 수 있다. 이때, 상기 논리 회로는, 상기 복수의 위상 조절 신호 중 어느 한 위상 조절 신호가 소정의 회수 이상 연속으로 발생한 후에 다른 위상 조절 신호가 발생하는 경우에 상기 출력 클럭 신호가 록된 상태로 판단하도록 구성될 수 있다. 더 나아가, 상기 논리 회로는 상기 출력 클럭 신호가 록된 상태라고 판단된 후에, 상기 복수의 위상 조절 신호 중 어느 한 위상 조절 신호가 소정의 회수 이상 연속으로 발생하는 경우에 상기 출력 클럭 신호가 록되지 않은 상태로 판단하도록 구성될 수 있다.
상기 제어 회로는 상기 출력 클럭 신호가 록된 상태로 판단될 경우에 상기 분주 제어 신호가 제1 값을 갖도록 설정하고, 상기 출력 클럭 신호가 록되지 않은 상태로 판단될 경우에 상기 분주 제어 신호가 제2 값을 갖도록 설정하도록 구성되고, 상기 국부 클럭 발생기는 상기 분주 제어 신호가 제1 값을 가지는 동안에는 상대적으로 낮은 주파수를 가지고 상기 국부 클럭 신호를 생성하고, 상기 분주 제어 신호가 제2 값을 가지는 동안에는 상대적으로 높은 주파수를 가지고 상기 국부 클럭 신호를 생성하도록 구성될 수 있다.
상기 지연 라인은 상기 지연 고정 루프의 동작 단계에 따라 다른 위상폭을 가지고 상기 출력 클럭 신호의 위상을 업데이트하도록 구성될 수 있다.
실시예에 따라, 상기 지연 라인은 상대적으로 큰 위상 변화폭을 가지는 복수의 코어스(coarse) 지연 신호들을 생성하는 코어스 지연 라인, 상기 복수의 코어스 지연 신호들 중 적어도 두 개의 코어스 지연 신호들을 선택하여 출력하는 선택기 및 상기 선택된 코어스 지연 신호들을 보간하여 상대적으로 작은 위상 변화폭을 가지는 상기 출력 클럭 신호를 생성하는 보간기를 포함할 수 있다.
실시예에 따라, 상기 지연 라인은 상기 지연 라인은 상대적으로 큰 위상 변화폭을 가지는 하나의 코어스 지연 신호를 생성하는 코어스 지연 라인, 상기 코어스 지연 신호 및 상기 코어스 지연 신호를 복수의 다른 지연 시간들만큼 지연하여 생성한 복수의 2차 지연 신호들 중에 하나의 신호를 선택하여 상기 출력 클럭 신호로 출력하는 위상 배합기를 포함할 수 있다.
본 발명의 다른 실시예에 따른 지연 고정 루프는 지연 라인 및 제어 회로를 포함한다. 상기 지연 라인은 입력 클럭 신호를 위상 조절 신호에 따라 가변되는 양만큼 지연시켜 출력 클럭 신호를 생성하도록 구성된다. 상기 제어 회로는 상기 입력 클럭 신호에 대한 상기 출력 클럭 신호의 록 여부를 판단하고, 록 상태에서는 상기 위상 조절 신호를 상대적으로 느린 빈도로 생성하며, 록되지 않은 상태에서는 상기 위상 조절 신호를 상대적으로 빠른 빈도로 생성하도록 구성된다.
상기 위상 조절 신호는 제1 위상 조절 신호 및 제2 위상 조절 신호이며, 상기 제어 회로는 상기 제1 및 제2 위상 조절 신호가 발생되는 상태를 바탕으로 상기 입력 클럭 신호와 상기 출력 클럭 신호의 위상 사이의 상대적인 차이를 판단하는 논리 회로를 포함할 수 있다.
상기 논리 회로는 상기 제1 및 제2 위상 조절 신호가 발생되는 상태를 바탕으로 상기 입력 클럭 신호에 대해 상기 출력 클럭 신호가 록된 상태인지, 또는 록되지 않은 상태인지를 판단하고, 판단 결과에 따라 분주 제어 신호의 값을 설정하여 출력하도록 구성될 수 있다. 이때, 상기 제어 회로는, 상기 분주 제어 신호가 상기 출력 클럭 신호가 록 상태임을 나타낼 때에는 상기 제1 및 제2 위상 조절 신호를 상기 지연 고정 루프의 루프 대역폭보다는 빠르고 상기 제어 회로가 정상적으로 동작할 수 있는 최대 주파수보다는 낮은 빈도로 생성하고, 상기 분주 제어 신호가 상기 출력 클럭 신호가 록되지 않은 상태임을 나타낼 때에는 상기 제1 및 제2 위상 조절 신호를 상기 지연 고정 루프의 루프 대역폭보다 느린 빈도로 생성하도록 구성될 수 있다.
본 발명의 다른 실시예에 따른 지연 고정 루프를 이용한 출력 클럭 신호 생성 방법은, 입력 클럭 신호에 대해 출력 클럭 신호의 위상이 앞서는지 뒤지는지 여부에 상응하는 복수의 위상 조절 신호를 국부 클럭 신호에 동기하여 생성하는 단계, 상기 복수의 위상 조절 신호의 상태를 바탕으로 상기 입력 클럭 신호에 대한 상기 출력 클럭 신호의 록 여부를 판단하는 단계, 상기 록 여부를 판단한 결과에 따라 분주 제어 신호를 생성하는 단계, 상기 분주 제어 신호에 따라 생성되는 빈도가 조절되도록 상기 국부 클럭 신호를 생성하는 단계 및 상기 입력 클럭 신호를 상기 복수의 위상 조절 신호에 따라 가변하는 양만큼 지연시켜 상기 출력 클럭 신호를 생성하는 단계를 포함한다.
상기 록 여부를 판단하는 단계는 상기 복수의 위상 조절 신호 중 어느 한 위상 조절 신호가 소정의 회수 이상 연속으로 발생한 후에 다른 위상 조절 신호가 발생하는 경우에 상기 출력 클럭 신호가 록된 상태로 판단하는 단계 및 상기 출력 클럭 신호가 록된 상태라고 판단된 후에, 상기 복수의 위상 조절 신호 중 어느 한 위상 조절 신호가 소정의 회수 이상 연속으로 발생하는 경우에 상기 출력 클럭 신호가 록되지 않은 상태로 판단하는 단계를 포함할 수 있다.
상기 국부 클럭 신호를 생성하는 단계는 상기 분주 제어 신호가 제1 값을 가지는 동안에는 상기 지연 고정 루프의 루프 대역폭보다 낮은 주파수를 가지고 상기 국부 클럭 신호를 생성하고, 상기 분주 제어 신호가 제2 값을 가지는 동안에는 상 기 루프 대역폭보다는 높지만 상기 입력 클럭 신호의 주파수보다는 낮은 주파수를 가지고 상기 국부 클럭 신호를 생성하는 단계를 포함할 수 있다.
본 발명의 다른 실시예에 따른, 코어스 로킹(coarse locking) 모드와 파인 로킹(fine locking) 모드의 동작 모드를 가지는 지연 고정 루프를 이용하여 출력 클럭 신호를 생성하는 방법에 있어서, 상기 지연 고정 루프가 파인 로킹 모드로 동작하면서 상기 입력 및 출력 클럭 신호들 간의 위상차를 계속 추적하여 출력 클럭 신호가 록되지 않은 상태로 판단하는 동안에는, 상대적으로 빠른 위상 업데이트 빈도와 상대적으로 작은 위상폭을 가지고 상기 출력 클럭 신호의 위상을 업데이트하는 단계 및 상기 지연 고정 루프가 파인 로킹 모드로 동작하면서 상기 입력 및 출력 클럭 신호들 간의 위상차를 계속 추적하여 상기 출력 클럭 신호가 록된 상태로 판단하는 동안에는, 상대적으로 느린 위상 업데이트 빈도와 상대적으로 작은 위상폭을 가지고 상기 출력 클럭 신호의 위상을 업데이트하는 단계를 포함한다.
상기 상대적으로 빠른 업데이트 빈도는 상기 지연 고정 루프의 루프 대역폭보다 빠른 위상 업데이트 빈도이고, 상기 상대적으로 느린 업데이트 빈도는 상기 루프 대역폭보다 느린 위상 업데이트 빈도일 수 있다.
실시예에 따라 상기 출력 클럭 신호 생성 방법은, 상기 지연 고정 루프가 코어스 로킹 모드로 동작하는 동안에는, 상대적으로 빠른 위상 업데이트 빈도와 상대적으로 큰 위상폭을 가지고 상기 출력 클럭 신호의 위상을 업데이트하는 단계를 더 포함할 수도 있다.
실시예에 따라 상기 출력 클럭 신호 생성 방법은, 상기 지연 고정 루프가 파 인 로킹 모드로 동작하는 도중에, 상기 출력 클럭 신호가 록된 상태를 벗어난 정도가 소정의 위상차 이상인 것으로 판단한 경우에는, 상기 출력 클럭 신호가 록된 상태로 판단될 때까지 상기 출력 클럭 신호의 위상을 상기 루프 대역폭보다 빠른 위상 업데이트 빈도와 상기 상대적으로 큰 위상폭을 가지고 업데이트하는 단계를 더 포함할 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것 으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 지연 고정 루프의 블록도이다. 도 1을 참조하면, 지연 고정 루프는 레지스터 제어형(Register controlled type) 지연 고정 루프(10)로, 입력 버퍼(input buffer)(11), 듀티 정정 회로/멀티플렉서(duty cycle corrector & multiplexer, DCC & MUX)(12), 지연 라인(delay line)(13), 제어회로(control logic)(14), 국부 클럭 발생기(local clock generator)(15), 클럭 구동기(clock driver)(16), 리플리카(replica path)(17) 및 위상 검출기(phase detector)(18)를 포함한다.
입력 클럭 신호(INPUT CLOCK)는 입력 버퍼(11)를 거쳐 듀티 정정 회로(12)에 입력된다. 듀티 정정 회로(12)는 상기 리플리카(17)의 출력을 인가받아 입력 클럭 신호(INPUT CLOCK)의 듀티비(duty ratio)를 정정한다. 실시예에 따라 상기 듀티 정정 회로(12)는 상기 리플리카(17)의 출력이 아닌 듀티 정정 회로(12) 자체의 출력을 바탕으로 입력 클럭 신호(INPUT CLOCK)의 듀티비를 정정할 수도 있다.
상기 지연 라인(13)은 상기 제어 회로(14)의 제어를 받아 소정의 위상 지연을 가지는 출력 클럭 신호(OUTPUT CLOCK)를 생성한다. 실시예에 따라, 상기 지연 라인(13)은 출력 클럭 신호(OUTPUT CLOCK)의 위상을 지연 고정 루프의 동작 모드에 따라 큰 위상폭을 가지고 변경하거나(coarsely) 또는 미세한 위상폭을 가지고 변경할(finely) 수 있다.
상기 클럭 구동기(16)는 상기 출력 클럭 신호(OUTPUT CLOCK)를 입력받아 증폭하여 출력 클럭 신호(OUTPUT CLOCK)를 필요로 하는 회로, 예를 들어 데이터 출력 회로(DATA OUTPUT CIRCUIT)에 전달한다.
상기 리플리카(17)는, 상기 클럭 구동기(16)로부터 출력 클럭 신호를 필요로 하는 회로까지 출력 클럭 신호(OUTPUT CLOCK)가 전달되는 동안 지연되는 지연 시간만큼, 상기 지연 라인(13)에서 출력된 상기 출력 클럭 신호(OUTPUT CLOCK)를 지연시켜 위상 검출기(18)에 전달한다.
상기 위상 검출기(18)는 입력 클럭 신호(INPUT CLOCK)와 리플리카(17)에서 지연된 출력 클럭 신호(DELAYED OUTPUT CLOCK)를 인가받아 두 클럭 신호들의 위상차를 검출하고, 위상차 신호를 바탕으로 위상 검출 신호(PD)를 생성한다. 상기 위상 검출 신호(PD)는 상기 제어 회로(14)에 제공된다.
상기 제어 회로(14)는 상기 지연된 출력 클럭 신호(DELAYED OUTPUT CLOCK)가 입력 클럭 신호(INPUT CLOCK)에 비해 위상이 뒤지는 경우에는 제1 위상 조절 신호(UP)를 출력한다. 반대로 지연된 출력 클럭 신호(DELAYED OUTPUT CLOCK)가 입력 클럭 신호(INPUT CLOCK)에 비해 위상이 앞서는 경우에는 제2 위상 조절 신호(DN)를 출력한다. 상기 위상 조절 신호들(UP 및 DN)은 상기 국부 클럭 발생기(15)의 가변하는 국부 클럭 신호(CLKN)에 동기된 펄스의 형태로 생성될 수 있다. 상기 위상 조절 신호들(UP 및 DN)은 상기 지연 라인(13)에 제공된다.
상기 제어 회로(14)는 또한, 상기 출력 클럭 신호(OUTPUT CLOCK)가 록되었거나 또는 록에서 벗어난 것으로 판단될 때 분주 제어 신호(PUPDN)의 값을 변경한다. 예를 들어, 상기 제어 회로(14)는 상기 위상 조절 신호들(UP 및 DN) 중 어느 한 위상 조절 신호가 연속하여 동일하게 발생하다 다른 위상 조절 신호가 발생할 때 출력 클럭 신호(OUTPUT CLOCK)가 록된 상태로 판단하여 제1 상태를 갖는 분주 제어 신호(PUPDN)를 생성한다. 또, 출력 클럭 신호(OUTPUT CLOCK)가 록된 상태에서 어느 한 위상 조절 신호가 소정 회수 이상 연속적으로 발생하면, 출력 클럭 신호(OUTPUT CLOCK)가 록되지 않은 상태로 판단하여 제2 상태를 갖는 분주 제어 신호(PUPDN)를 생성한다.
상기 국부 클럭 발생기(15)는 상기 분주 제어 신호(PUPDN) 및 로킹 모드 (locking mode)에 따라 다른 주파수를 갖는 국부 클럭 신호(CLKN)를 생성하여 상기 제어 회로(14)에 제공한다. 이때, 상기 국부 클럭 발생기(15)는 빠른 로킹이 필요할 때에는 지연 고정 루프(10)의 루프 대역폭보다 높은 주파수를 가진 국부 클럭 신호를 출력하고, 그 외의 경우에는 상기 루프 대역폭보다 낮은 주파수를 가진 국부 클럭 신호를 출력한다. 상기 국부 클럭 신호의 주파수의 최대값은 상기 제어 회로(14)가 정상적으로 동작할 수 있는 최대 주파수라고 할 수 있다.
도 2는 도 1의 지연 고정 루프의 지연 라인을 예시한 회로도이다. 도 2를 참조하면, 상기 지연 라인(13)은 코어스 지연 라인(131), 위상 선택기(133) 및 위상 보간기(134)를 포함한다.
상기 코어스 지연 라인(131)은 소정의 지연 시간(td)을 갖는 직렬로 연결된 복수의 지연 셀(132)을 가지며, 상기 지연 셀(132) 사이의 탭에서 지연된 신호들을 얻을 수 있는 탭 지연 라인(tapped delay line)으로 구성된다. 상기 코어스 지연 라인(131)에서 출력되는 복수개의 지연 신호들(DELAYED SIGNALS)은 상기 위상 선택기(133)에 입력된다. 상기 위상 선택기(133)는 상기 제어 회로(14)로부터 상기 위상 조절 신호들(UP 및 DN)도 제공받으며, 상기 위상 조절 신호들(UP 및 DN)에 따라 지연 신호들(DELAYED SIGNALS) 중에서 적어도 두 개의 지연 신호들(SELECTED SIGNALS)을 선택하여 상기 위상 보간기(134)에 출력한다.
상기 위상 보간기(134)는 상기 제어 회로(14)로부터 상기 위상 조절 신호들(UP 및 DN)도 제공받으며, 상기 위상 조절 신호들(UP 및 DN)에 따라 상기 선택된 적어도 두 개의 지연 신호들(SELECTED SIGNALS)을 위상 보간으로 합성하여 출력 클 럭 신호(OUTPUT CLOCK)를 생성한다.
도 3은 도 1의 지연 고정 루프의 지연 라인을 예시한 블록도이다. 도 3을 참조하면, 지연 라인(13)은 각각 소정의 지연 시간(td2)을 가지는 복수의 지연 셀(136)을 가지며 대략적으로 지연된 하나의 (coarsely delayed) 출력 신호(DELAYED SIGNAL)를 생성하는 코어스 지연 라인(135), 위상 조절 신호들(UP 및 DN)을 바탕으로 상기 코어스 지연 라인(135)의 출력 신호의 지연시간을 결정하는 쉬프트 레지스터(137), 상기 코어스 지연 라인(135)의 출력 신호(DELAYED SIGNAL)를 이용하여 미세하게 지연된(finely delayed) 출력 클럭 신호(OUTPUT CLOCK)를 생성하는 위상 배합기(phase blender)(138)를 포함한다.
상기 위상 배합기(138)는 상기 코어스 지연 라인의 출력 신호를 각기 지연 시간(td3)만큼 지연시켜 2 내지 3 개의 지연 신호들을 생성한 후에, 상기 지연 신호들을 위상 보간하여 출력 클럭 신호(OUTPUT CLOCK)를 생성하도록 구성된다.
도 4는 도 3의 지연 고정 루프의 지연 라인을 예시한 회로도이다. 도 4를 참조하면, 쉬프트 레지스터(135)의 출력 중에 논리 'H'에 해당하는 출력에 의해 하나의 지연 셀(136)이 선택되고, 입력 클럭 신호(INPUT CLOCK)가 지연되는 경로가 선택된다. 입력 클럭 신호(INPUT CLOCK)가 지연되는 경로는 굵은 화살표들로 표시되어 있다. 위상 조절 신호(UP/DN)에 기초하여 상기 쉬프트 레지스터(135)의 데이터를 쉬프트시킴으로써 입력 클럭 신호(INPUT CLOCK)가 지연되는 시간을 조절할 수 있다.
도 5는 본 발명의 일 실시예에 따른 지연 고정 루프에서 출력 클럭 신호의 위상을 제어하는 위상 조절 신호를 생성하는 빈도를 조절하는 회로를 예시한 회로도이다. 도 5를 참조하면, 제어 회로(50)는 위상 조절 신호 생성기(51)와 논리 회로(52)를 포함한다. 상기 논리회로(52)는 제1 레지스터(53), 제2 레지스터(54), 제1 논리유닛(55) 및 제2 논리유닛(56)을 포함한다.
상기 위상 조절 신호 생성기(51)는 위상 검출 신호(PD)를 입력받고, 상기 위상 검출 신호(PD)의 논리 상태에 각각 상응하는 각각 제1 위상 조절 신호(UP) 및 제2 위상 조절 신호(DN)를 생성하여 출력한다. 상기 제1 및 제2 위상 제어신호(UP, DN)는 듀티비(duty ratio)가 1보다 작은 펄스 신호일 수 있다. 상기 제1 및 제2 위상 조절 신호(UP, DN)는 상기 논리 회로(52) 내의 상기 제1 및 제2 레지스터(53, 54)에 각각 제공된다. 상기 위상 조절 신호 생성기(51)는 상기 제1 및 제2 위상 조절 신호(UP, DN)를 오류없이 상기 제1 및 제2 레지스터(53, 54)에 전달하기 위해, 클럭 신호(CLKN)를 소정의 시간(td4)만큼 지연시킨 신호에 동기되어 동작할 수 있다.
상기 제1 레지스터(53)는 직렬로 연결된 복수의 D 플립플롭(D flip-flop) (531, 532, 533, 534)을 포함하며, 상기 제2 레지스터(54)는 직렬로 연결된 또 다른 복수의 D 플립플롭(D flip-flop)(541, 542, 543, 544)을 포함한다. 상기 D 플립플롭들의 수는 상기 위상 조절 신호들이 몇 번 연속하는 경우를 검출할 것인가에 따라 결정된다. 도 5의 제어 회로는 4 개의 D 플립플롭을 이용하여 어느 위상 조절 신호가 연속하여 3 번 발생하는 경우를 검출할 수 있다. 상기 제1 및 제2 레지스터 (53, 54)에서 상기 제1 및 제2 위상 검출 신호를 직접 입력받는 D 플립플롭들(531, 541)은 상기 클럭 신호(CLKN)에 따라 동작한다. 상기 클럭 신호(CLKN)는 상기 도 1의 국부 클럭 신호(CLKN)에 상응할 수 있다.
상기 D 플립플롭들(532, 533, 534, 542, 543, 544)은 제2 논리회로(56)의 출력 신호에 동기되어 동작한다. 상기 제1 및 제2 위상 조절 신호(UP, DN)들은 펄스 신호이며, 동시에 고레벨을 가지지 않는다. 따라서, 상기 제1 및 제2 위상 조절 신호들을 NOR 연산시키면, 어느 한 위상 조절 신호가 발생하였을 때마다 펄스를 가지는 출력 신호가 생성된다. 상기 D 플립플롭들(532, 533, 534, 542, 543, 544)은 상기 출력 신호에 따라, 어느 한 위상 조절 신호가 입력될 때마다 각각 저장하고 있던 데이터를 다음 D 플립플롭으로 전달한다.
상기 제1 논리회로(55)는 상기 D플립플롭들(532, 533, 534, 542, 543, 544)의 데이터를 입력받아, 어느 한 위상 조절 신호에 대응하는 데이터들이 모두 1일 때, 즉 상기 제1 위상 조절 신호(UP)가 세 번 연속하여 발생하거나 상기 제2 위상 조절 신호(DN)가 세 번 연속하여 발생할 때, 분주 제어 신호(PUPDN)의 논리값을 변경한다.
상기 제어 회로(50)는 연속하는 위상 조절 신호(UP, DN)를 감지함으로써 출력 클럭 신호의 록 여부를 판단할 수 있고, 판단 결과에 따라 출력 클럭 신호의 위상을 제어하는 위상 조절 신호(UP, DN)를 생성하는 빈도를 조절할 수 있다.
예를 들어, 어느 한 위상 조절 신호라도 세 번 이상 연속하여 발생하면 분주 제어 신호(PUPDN)의 논리값은 '하이'가 되며, 도 1의 국부 클럭 발생기는 국부 클 럭 신호(CLKN)를 루프 대역폭보다 빨리 생성한다. 따라서, 상기 위상 조절 신호 생성기(51)도 위상 조절 신호(UP, DN)를 빠르게 생성한다. 그러다가 다른 위상 조절 신호가 발생하면 분주 제어 신호(PUPDN)의 논리값은 '로우'가 되며, 도 1의 국부 클럭 발생기는 국부 클럭 신호(CLKN)를 루프 대역폭보다 느리게 생성한다. 따라서, 상기 위상 조절 신호 생성기(51)도 위상 조절 신호를 느리게 생성한다.
도 6은 출력 클럭 신호가 록될 때 도 5의 제어 회로의 동작을 설명하기 위한 타이밍도이다. 도 6을 참조하면, 위에서부터 차례로 국부 클럭 신호(CLKN), 분주 제어 신호(PUPDN), 위상 검출 신호(PD), 제1 위상 조절 신호(UP) 및 제2 위상 조절 신호(DN)가 나타나 있다.
T1 시점에서 출력 클럭 신호의 위상이 뒤진다고 가정한다. 출력 클럭 신호의 위상은 조금씩 앞당겨지고, T2 시점에서 출력 클럭 신호의 위상이 입력 클럭 신호의 위상과 동일해지지만, 위상 검출 신호(PD)는 T2 시점에서 곧바로 바뀌지는 않는다. T1 ~ T3 구간동안, 위상 검출 신호(PD)는 출력 클럭 신호의 위상이 뒤진(lag) 것으로 나타내고, 제1 위상 조절 신호(UP)가 연속적으로 발생한다. 따라서, 분주 제어 신호(PUPDN)는 논리 '하이'상태가 되고 국부 클럭 신호(CLKN)는 높은 주파수를 가지며, 제1 위상 조절 신호(UP)는 빠른 속도로 생성된다.
T3 시점에서 위상 검출 신호(PD)가 논리 '로우'로 바뀌면서 출력 클럭 신호의 위상이 앞선(lead) 상태임이 감지된다. 제2 위상 조절 신호(DN)가 한 차례 발생한 뒤, T4 시점에서 상기 제어 회로는 출력 클럭 신호가 록되었다고 판단하고 상기 분주 제어 신호(PUPDN)를 논리 '로우'상태로 바꾼다.
상기 분주 제어 신호(PUPDN)의 논리값이 바뀌는 T4 시점 이후부터, 국부 클럭 신호(CLKN)의 주파수가 낮아진다. 출력 클럭 신호의 위상은 입력 클럭 신호의 위상과 정확하게 일치할 수 없으므로, 위상 검출 신호(PD)의 논리값은 느리고 반복적으로 바뀌고 상기 위상 조절 신호들(UP, DN)도 느리고 반복하여 생성된다. 따라서, 출력 클럭 신호는 최소한의 뱅뱅 지터를 가진다.
도 7은 출력 클럭 신호가 록 상태를 벗어났을 때 도 5의 제어 회로의 동작을 설명하기 위한 타이밍도이다. 도 7을 참조하면, 도 6과 마찬가지로 위에서부터 차례로 국부 클럭 신호(CLKN), 분주 제어 신호(PUPDN), 위상 검출 신호(PD), 제1 위상 조절 신호(UP) 및 제2 위상 조절 신호(DN)가 나타나 있다.
T5 시점에서 어떤 이유로 출력 클럭 신호가 록 상태를 벗어나 그 위상이 뒤쳐진다고(lag) 가정한다. 위상 검출 신호(PD)는 논리 '하이'상태로 바뀌고 국부 클럭 신호(CLKN)의 다음 펄스부터 제1 위상 조절 신호(UP)가 발생하기 시작한다. T5 ~ T6 구간에서 소정의 회수 이상 연속하여 제1 위상 조절 신호(UP)가 발생한다. T6 시점에서 상기 제어 회로는 출력 클럭 신호가 록 상태를 벗어났다고 판단하고, 상기 분주 제어 신호(PUPDN)를 논리 '하이'상태로 바꾼다.
상기 분주 제어 신호(PUPDN)의 논리값이 바뀌는 T6 시점 이후부터, 국부 클럭 신호(CLKN)의 주파수가 높아지고, 제1 위상 조절 신호(UP)가 발생하는 속도도 이에 따라 빨라진다. 따라서, 출력 클럭 신호의 위상은 빠르게 업데이트된다.
도 6 및 도 7의 각 시점들은 후술하는 도 8의 각 시점들과 관련될 수 있다.
도 8은 본 발명의 일 실시예에 따른 지연 고정 루프의 동작을 설명하기 위한 타이밍도이다. 도 8을 참조하면, 가로축은 시간을 나타내며, 세로축은 입력 및 출력 클럭 신호의 상대적인 위상차를 나타낸다. 지연 고정 루프는 출력 클럭 신호의 입력 클럭 신호에 대한 리드 또는 랙 상태에 상응하여 출력 클럭 신호의 위상을 업데이트한다. 또한, 지연 고정 루프는 출력 클럭 신호의 위상이 록된 상태 또는 록되지 않은 상태를 감지하여 출력 클럭 신호의 위상 업데이트 빈도를 조절한다.
예를 들어, 지연 고정 루프는 출력 클럭 신호의 입력 클럭 신호에 대한 리드 또는 랙 상태에 각각 상응하는 제1 및 제2 위상 조절 신호를 이용하여 출력 클럭 신호의 위상을 늦추거나 빠르게 한다. 또, 상기 지연 고정 루프는 출력 클럭 신호의 위상이 록된 상태 또는 록되지 않은 상태에 따라 분주 제어 신호의 상태를 변경하고, 상기 분주 제어 신호의 상태에 따라 출력 클럭 신호의 위상 업데이트 빈도를 루프 대역폭보다 느리도록 또는 빠르도록 각각 조절한다.
지연 고정 루프가 동작하기 시작한 직후인 제1 구간은 초기 로킹 단계(INITIAL LOCKING PHASE)에 해당하고, 코어스 로킹 모드로 동작한다. 출력 클럭 신호의 위상이 기준 위상에 비해 크게 뒤진 상태이므로 지연 고정 루프는 큰 위상폭을 가지고 루프 대역폭보다 빠른 빈도로 출력 클럭 신호의 위상을 업데이트한다. 초기 로킹 단계는 소정의 조건, 예를 들어 시간, 위상변화 등의 조건이 만족되는 동안 지속된다.
T1 시점에서 지연 고정 루프는 정상 로킹 단계(NORMAL LOCKING PHASE)에 진입하고, 파인 로킹 모드로 동작한다. 파인 로킹 모드에서 지연 고정 루프는 작은 위상폭을 가지고 위상을 업데이트한다.
T1 시점부터 T3 시점까지의 제2 구간에서, 지연 고정 루프는 루프 대역폭보다 빠른 위상 업데이트 빈도와 작은 위상폭을 가지고 위상을 업데이트한다. T2 시점에서 출력 클럭 신호와 입력 클럭 신호의 위상이 같아지고, 약간의 시간이 지난 T3 시점에서 출력 클럭 신호의 위상이 늦춰지기 시작한다. 예를 들어, T3 시점 이전까지 제1 위상 조절 신호가 계속 생성되어 출력 클럭 신호의 위상이 계속 빨라지다가 T3 시점부터 제2 위상 조절 신호가 생성되어 출력 클럭 신호의 위상이 늦춰진다.
도 8의 T2 시점에서 출력 클럭 신호와 입력 클럭 신호의 위상이 같아졌음에도 위상 조절 신호는 바뀌지 않고 T3 시점까지 계속 출력되는 이유는 다음과 같이 설명할 수 있다. 제2 구간에서 제1 위상 조절 신호는 루프 대역폭보다 빠른 속도로 생성되지만, 지연 고정 루프는 상대적으로 느린 빈도로 위상의 역전을 탐지할 수 있다. 그 결과 출력 클럭 신호의 위상은 지연 고정 루프가 위상의 역전을 탐지하여 제2 위상 조절 신호를 생성할 때까지 입력 클럭 신호의 위상을 계속 앞서게 된다.
도 1의 지연 고정 루프를 예로 들어 설명하면, 도 1의 내의 위상 검출기가 두 클럭 신호들의 위상차에 대한 신호를 디지털 로우 패스 필터링하기 때문에, 위상 검출 신호는 상대적으로 낮은 빈도 및 약간의 딜레이를 가지고 업데이트되지만, 상기 위상 조절 신호들은 루프 대역폭보다 빠른 빈도로 출력된다. 그 결과 도 1의 제어 회로는 상기 위상 검출 신호가 변경되는 시점까지 동일한 위상 조절 신호를 계속 출력하는 것이다.
도 6을 함께 참조하면, 도 8의 T1 시점부터 제1 위상 조절 신호가 계속 생성 되다가 도 6 및 도 8의 T2 시점에서 출력 클럭 신호의 위상이 역전되고 도 7 및 도 9의 T3 시점에서 제2 위상 조절 신호가 생성될 때, 지연 고정 루프는 출력 클럭 신호의 위상이 록된 것으로 판단한다. T3 시점부터 약간의 시간이 흐른 T4 시점에서, 분주 제어 신호는 상태가 변경되어 출력된다.
다시 도 8로 돌아가서, 상기 T4 시점 이후의 구간, 즉 제3 구간에서는 지연 고정 루프는 루프 대역폭보다 느린 위상 업데이트 빈도와 작은 위상폭을 가지고 위상을 업데이트한다. 제3 구간에서 출력 클럭 신호는 기준 위상에 대해 작은 위상폭을 가지고 앞서거나 뒤서기를 반복하기 때문에 약간의 뱅뱅 지터를 가지지만, 업데이트 빈도가 낮기 때문에 그 크기는 최소화된다.
록 상태가 유지되는 동안에는 분주 제어 신호의 상태는 변경되지 않는다. 예를 들어, 도 1의 제어 회로에서, 제1 및 제2 위상 조절 신호가 번갈아가며 생성되기 때문에 위상 조절 신호들을 카운트하더라도 분주 제어 신호가 생성되지 않는다.
도 7을 함께 참조하면, T5 시점에서 어떤 이유에 의해 출력 클럭 신호가 록 상태에서 벗어난다. T5 시점 직후에는 출력 클럭 신호의 위상은 루프 대역폭보다 느린 위상 업데이트 빈도와 작은 위상폭을 가지고 업데이트된다. 지연 고정 루프는 T6 시점에서 출력 클럭 신호가 록 상태에서 벗어난 것을 감지한다. 예를 들어, 도 1의 제어 회로는 제1 위상 조절 신호가 연속하여 생성되는 것으로부터 출력 클럭 신호가 록 상태에서 벗어난 것을 판단하고, 분주 제어 신호의 상태를 변경할 수 있다. 분주 제어 신호의 상태가 변경됨에 따라, 출력 클럭 신호의 위상은 루프 대역폭보다 빠른 빈도로 업데이트된다.
T6 시점 이후의 구간, 즉 제4 구간에서는 지연 고정 루프는 상기 분주 제어 신호의 상태에 따라 루프 대역폭보다 빠른 위상 업데이트 빈도와 작은 위상폭을 가지고 출력 클럭 신호의 위상을 업데이트한다.
이때, 제4 구간에서 출력 클럭 신호의 위상이 소정의 폭 이상 벗어난 경우에는, 실시예에 따라 초기 로킹 단계로 진입하여 큰 위상폭으로 업데이트할 수도 있다.
제2 구간과 유사하게, T7 시점에서 출력 클럭 신호와 입력 클럭 신호의 위상이 같아지고, 약간의 시간이 지난 T8 시점에서 출력 클럭 신호의 위상이 늦춰지기 시작한다. T7 시점에서 T3 시점의 경우와 같이, 지연 고정 루프는 출력 클럭 신호의 위상이 입력 클럭 신호의 위상보다 앞선다는 것을 탐지한다. T8 시점에서, T4 시점의 경우와 같이, 지연 고정 루프는 출력 클럭 신호가 록된 것으로 판단한다.
상기 T8 시점이후의 구간, 즉 제5 구간에서는 지연 고정 루프는 록 상태를 회복하였으며, 상기 제3 구간에서와 같이 루프 대역폭보다 느린 위상 업데이트 빈도와 작은 위상폭을 가지고 출력 클럭 신호의 위상을 업데이트한다. 이후, 지연 고정 루프는 이러한 동작을 반복하여 록 상태를 유지한다.
도 9는 본 발명의 일 실시예에 따른 지연 고정 루프가 동작을 설명하기 위한 순서도이다. 도 9를 참조하면, 지연 고정 루프의 동작은 초기 로킹 단계와 정상 로킹 단계의 동작 단계로 구분할 수 있다.
동작 시작 직후인 초기 로킹 단계(initial locking phase)에서, 지연 고정 루프는 코어스 로킹 모드로 동작하고, 출력 클럭 신호의 위상은 루프 대역폭보다 빠른 위상 업데이트 빈도와 큰 위상폭을 가지고 업데이트된다(S41). 예를 들어, 도 1의 지연 고정 루프에서 지연 라인의 출력 클럭 신호의 위상은 빠른 국부 클럭 신호에 따라 빠르게 업데이트된다.
상기 단계(S41)는 소정의 조건, 예를 들어, 소정의 시간이 지났다거나, 위상차가 소정의 폭보다 감소하였다거나 하는 등의 조건이 만족된 것으로 판단(S42)될 때까지 반복된다. 상기 소정의 조건이 만족되면, 상기 지연 고정 루프는 초기 로킹 단계에서 정상 로킹 단계(normal locking phase)로 진입한다.
정상 로킹 단계에 진입한 후에는 지연 고정 루프는 파인 로킹 모드로 동작하고, 출력 클럭 신호의 위상은 루프 대역폭보다 빠른 위상 업데이트 빈도와 작은 위상폭을 가지고 업데이트되며, 지연 고정 루프는 입력 및 출력 클럭 신호들 간의 위상차를 계속 추적한다(S43). 예를 들어, 도 1의 지연 고정 루프에서 지연 라인의 출력 클럭 신호의 위상은 빠른 국부 클럭 신호에 따라 빠르게 업데이트되고, 제어 회로에서 위상 조절 신호들의 변화에 따라 입력 및 출력 클럭 신호들 간의 위상차가 어느 정도인지 가늠할 수 있다.
상기 단계(S43)는 지연 고정 루프가 입력 및 출력 클럭 신호들 간의 위상이 같아졌다고, 즉 출력 클럭 신호가 록된 상태인 것으로 판단(S44)될 때까지 반복된다(S43, S44). 예를 들어, 도 1의 지연 고정 루프에서 어느 한 위상 조절 신호가 계속되다가 다른 위상 조절 신호가 발생하였을 때 출력 클럭 신호가 록되었다고 판단할 수 있다.
출력 클럭 신호가 록된 상태인 것으로 판단(S44)된 후에는, 출력 클럭 신호 의 위상은 루프 대역폭보다 느린 위상 업데이트 빈도와 작은 위상폭을 가지고 업데이트되며, 지연 고정 루프는 입력 및 출력 클럭 신호들 간의 위상차를 계속 추적한다(S45). 상기 단계(S45)는 지연 고정 루프가 입력 및 출력 클럭 신호들 간의 위상이 소정의 위상차 이상으로 달라졌다고, 즉 출력 클럭 신호가 록되지 않은 상태인 것으로 판단(S46)될 때까지 반복된다(S45, S46). 예를 들어, 도 1의 지연 고정 루프에서 두 위상 조절 신호들이 반복하여 발생하는 동안에는 출력 클럭 신호가 록 상태를 유지하는 것으로 판단할 수 있고, 어느 한 위상 조절 신호가 소정의 회수이상 연속하여 발생하면 출력 클럭 신호가 록되지 않은 상태라고 판단할 수 있다.
출력 클럭 신호가 록되지 않은 상태라고 판단(S46)되면, 지연 고정 루프는 상기 단계(S43)로 돌아가서, 출력 클럭 신호의 위상을 루프 대역폭보다 빠른 위상 업데이트 빈도와 작은 위상폭을 가지고 업데이트한다.
실시예에 따라, 출력 클럭 신호의 위상이 벗어난 정도가 소정의 위상차 이상일 때(S47)에는 상기 단계(S41)로 돌아가서, 출력 클럭 신호의 위상을 루프 대역폭보다 빠른 위상 업데이트 빈도와 큰 위상폭을 가지고 업데이트할 수도 있다.
본 발명의 실시예에 따른 지연 고정 루프 및 지연 고정 루프의 제어방법은, 초기 로킹 단계에서는 루프 대역폭보다 빠른 주파수 및 큰 위상차를 가지고 출력 클럭 신호의 위상을 업데이트하며, 정상 로킹 단계에서는 로킹 상태에서 벗어났을 때에 루프 대역폭보다 빠른 주파수 및 작은 위상차로 출력 클럭 신호의 위상을 업데이트하고, 로킹 상태일 때에는 루프 대역폭보다 낮은 주파수 및 작은 위상차로 출력 클럭 신호의 위상을 업데이트하므로, 고정 시간이 빠르고 동시에 뱅뱅 지터도 낮게 유지할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (24)

  1. 국부 클럭 신호의 주파수에 따라 입력 클럭 신호가 출력 클럭 신호를 앞서는 경우에 생성되는 제1 위상 조절 신호 및 상기 입력 클럭 신호가 상기 출력 클럭 신호를 뒤서는 경우에 생성되는 제2 위상 조절 신호를 생성하고, 상기 제1 및 제2 위상 조절 신호들의 생성 패턴을 기초로 분주 제어 신호를 생성하는 제어 회로;
    상기 제1 및 제2 위상 조절 신호들에 따라 상기 입력 클럭 신호를 가변적으로 지연시켜 상기 출력 클럭 신호를 생성하는 지연 라인; 및
    상기 분주 제어 신호에 따라 상기 국부 클럭 신호의 주파수를 루프 대역폭보다 높은 제1 주파수로 조절하거나 상기 루프 대역폭보다 낮은 제2 주파수로 조절하는 국부 클럭 발생기를 포함하는 지연 고정 루프.
  2. 제1항에 있어서, 상기 제어 회로는
    상기 생성 패턴을 기초로 상기 출력 클럭 신호의 록 상태를 판단하는 논리 회로를 포함하는 것을 특징으로 하는 지연 고정 루프.
  3. 제2항에 있어서, 상기 논리 회로는
    상기 제1 및 제2 위상 조절 신호들 중 하나의 신호가 소정의 회수 이상 연속으로 발생한 후에 다른 하나의 신호가 발생하는 경우에는 상기 출력 클럭 신호가 록된 상태로 판단하는 것을 특징으로 하는 지연 고정 루프.
  4. 제3항에 있어서, 상기 논리 회로는
    상기 출력 클럭 신호가 록된 상태라고 판단된 후에, 상기 제1 및 제2 위상 조절 신호들 중 어느 하나의 신호가 소정의 회수 이상 연속으로 발생하는 경우에는 상기 출력 클럭 신호가 록되지 않은 상태로 판단하는 것을 특징으로 하는 지연 고정 루프.
  5. 제1항에 있어서, 상기 제어 회로는
    상기 출력 클럭 신호가 록된 상태로 판단될 경우에는 상기 분주 제어 신호를 제1 값으로 설정하고, 상기 출력 클럭 신호가 록되지 않은 상태로 판단될 경우에는 상기 분주 제어 신호를 제2 값으로 설정하고,
    상기 국부 클럭 발생기는 상기 분주 제어 신호가 제1 값을 가지는 동안에는 상기 국부 클럭 신호의 주파수를 상기 제2 주파수로 설정하고, 상기 분주 제어 신호가 제2 값을 가지는 동안에는 상기 국부 클럭 신호의 주파수를 상기 제1 주파수로 설정하는 것을 특징으로 하는 지연 고정 루프.
  6. 삭제
  7. 제1항에 있어서, 상기 지연 라인은 상기 지연 고정 루프의 동작 단계에 따라 다른 위상폭을 가지고 상기 출력 클럭 신호의 위상을 업데이트하도록 구성된 것을 특징으로 하는 지연 고정 루프.
  8. 제7항에 있어서, 상기 지연 라인은 상대적으로 큰 위상 변화폭을 가지는 복수의 코어스(coarse) 지연 신호들을 생성하는 코어스 지연 라인;
    상기 복수의 코어스 지연 신호들 중 적어도 두 개의 코어스 지연 신호들을 선택하여 출력하는 선택기; 및
    상기 선택된 코어스 지연 신호들을 보간하여 상대적으로 작은 위상 변화폭을 가지는 상기 출력 클럭 신호를 생성하는 보간기를 포함하는 것을 특징으로 하는 지연 고정 루프.
  9. 제7항에 있어서, 상기 지연 라인은 상기 지연 라인은 상대적으로 큰 위상 변화폭을 가지는 하나의 코어스 지연 신호를 생성하는 코어스 지연 라인;
    상기 코어스 지연 신호 및 상기 코어스 지연 신호를 복수의 다른 지연 시간들만큼 지연하여 생성한 복수의 2차 지연 신호들 중에 하나의 신호를 선택하여 상기 출력 클럭 신호로 출력하는 위상 배합기를 포함하는 것을 특징으로 하는 지연 고정 루프.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 제4항에 있어서, 상기 논리 회로는
    연속하는 상기 소정의 회수의 상기 제1 위상 조절 신호를 NAND 연산한 결과 및 연속하는 상기 소정의 회수의 상기 제2 위상 조절 신호를 NAND 연산한 결과를 얻고, 두 연산 결과를 다시 NAND 연산한 논리값을 상기 분주 제어 신호로 출력하는 것을 특징으로 하는 지연 고정 루프.
  15. 제14항에 있어서, 상기 논리 회로는
    연속하는 상기 소정의 회수의 상기 제1 위상 조절 신호를 래치하는 복수개의 제1 래치 회로들; 및
    연속하는 상기 소정의 회수의 상기 제2 위상 조절 신호를 래치하는 복수개의 제2 래치 회로들을 포함하고,
    상기 제1 래치 회로들의 각 출력들에 대하여 NAND 연산하여 제1 연산 결과를 얻고 상기 제2 래치 회로들의 각 출력들에 대하여 NAND 연산하여 제2 연산 결과를 얻은 후, 상기 제1 및 제2 연산 결과들을 NAND 연산하는 것을 특징으로 하는 지연 고정 루프.
  16. 국부 클럭 신호의 주파수에 따라 입력 클럭 신호가 출력 클럭 신호를 앞서는 경우에 생성되는 제1 위상 조절 신호 및 상기 입력 클럭 신호가 상기 출력 클럭 신호를 뒤서는 경우에 생성되는 제2 위상 조절 신호를 생성하는 단계;
    상기 제1 및 제2 위상 조절 신호들의 생성 패턴을 기초로 분주 제어 신호를 생성하는 단계;
    상기 제1 및 제2 위상 조절 신호들에 따라 상기 입력 클럭 신호를 가변적으로 지연시켜 상기 출력 클럭 신호를 생성하는 단계; 및
    상기 분주 제어 신호에 따라 상기 국부 클럭 신호의 주파수를 루프 대역폭보다 높은 제1 주파수로 조절하거나 상기 루프 대역폭보다 낮은 제2 주파수로 조절하는 단계를 포함하는 지연 고정 루프를 구동하는 방법.
  17. 제16항에 있어서, 상기 분주 제어 신호를 생성하는 단계는
    상기 생성 패턴을 기초로 상기 출력 클럭 신호의 록 상태를 판단하는 단계를 포함하는 것을 특징으로 하는 방법.
  18. 제17항에 있어서, 상기 출력 클럭 신호의 록 상태를 판단하는 단계는
    상기 제1 및 제2 위상 조절 신호들 중 하나의 신호가 소정의 회수 이상 연속으로 발생한 후에 다른 하나의 신호가 발생하는 경우에는 상기 출력 클럭 신호가 록된 상태로 판단하는 단계; 및
    상기 출력 클럭 신호가 록된 상태라고 판단된 후에, 상기 제1 및 제2 위상 조절 신호들 중 어느 하나의 신호가 소정의 회수 이상 연속으로 발생하는 경우에는 상기 출력 클럭 신호가 록되지 않은 상태로 판단하는 단계를 포함하는 것을 특징으로 하는 방법.
  19. 제17항에 있어서, 상기 분주 제어 신호를 생성하는 단계는
    상기 출력 클럭 신호가 록된 상태로 판단될 경우에는 상기 분주 제어 신호를 제1 값으로 설정하는 단계; 및
    상기 출력 클럭 신호가 록되지 않은 상태로 판단될 경우에는 상기 분주 제어 신호를 제2 값으로 설정하는 단계를 포함하는 방법.
  20. 제19항에 있어서, 상기 분주 제어 신호에 따라 상기 국부 클럭 신호의 주파수를 루프 대역폭보다 높은 제1 주파수로 조절하거나 상기 루프 대역폭보다 낮은 제2 주파수로 조절하는 단계는
    상기 국부 클럭 발생기는 상기 분주 제어 신호가 제1 값을 가지는 동안에는 상기 국부 클럭 신호의 주파수를 상기 제2 주파수로 설정하는 단계; 및
    상기 분주 제어 신호가 제2 값을 가지는 동안에는 상기 국부 클럭 신호의 주파수를 상기 제1 주파수로 설정하는 단계를 포함하는 것을 특징으로 하는 방법.
  21. 코어스 로킹(coarse locking) 모드와 파인 로킹(fine locking) 모드의 동작 모드를 가지는 지연 고정 루프를 이용하여 출력 클럭 신호를 생성하는 방법에 있어서,
    상기 지연 고정 루프가 파인 로킹 모드로 동작하면서 상기 입력 및 출력 클럭 신호들 간의 위상차를 계속 추적하여 출력 클럭 신호가 록되지 않은 상태로 판단하는 동안에는, 상기 지연 고정 루프의 루프 대역폭보다 빠른 빈도와 상기 지연 고정 루프의 위상폭보다 작은 위상폭을 가지고 상기 출력 클럭 신호의 위상을 업데이트하는 단계; 및
    상기 지연 고정 루프가 파인 로킹 모드로 동작하면서 상기 입력 및 출력 클럭 신호들 간의 위상차를 계속 추적하여 상기 출력 클럭 신호가 록된 상태로 판단하는 동안에는, 상기 지연 고정 루프의 루프 대역폭보다 느린 빈도와 상기 지연 고정 루프의 위상폭보다 큰 위상폭을 가지고 상기 출력 클럭 신호의 위상을 업데이트하는 단계를 포함하는 출력 클럭 신호 생성 방법.
  22. 삭제
  23. 제21항에 있어서, 상기 출력 클럭 신호 생성 방법은,
    상기 지연 고정 루프가 코어스 로킹 모드로 동작하는 동안에는, 상기 루프 대역폭보다 빠른 위상 업데이트 빈도와 상기 지연 고정 루프의 위상폭보다 작은 위상폭을 가지고 상기 출력 클럭 신호의 위상을 업데이트하는 단계를 더 포함하는 것을 특징으로 하는 출력 클럭 신호 생성 방법.
  24. 제21항에 있어서, 상기 출력 클럭 신호 생성 방법은,
    상기 지연 고정 루프가 파인 로킹 모드로 동작하는 도중에, 상기 출력 클럭 신호가 록된 상태를 벗어난 정도가 소정의 위상차 이상인 것으로 판단한 경우에는, 상기 출력 클럭 신호가 록된 상태로 판단될 때까지 상기 출력 클럭 신호의 위상을 상기 루프 대역폭보다 느린 위상 업데이트 빈도와 상기 지연 고정 루프의 위상폭보다 큰 위상폭을 가지고 업데이트하는 단계를 더 포함하는 것을 특징으로 하는 출력 클럭 신호 생성 방법.
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