KR100780959B1 - 뱅뱅 지터를 감소시킬 수 있는 지연 동기 루프 회로 - Google Patents

뱅뱅 지터를 감소시킬 수 있는 지연 동기 루프 회로 Download PDF

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Abstract

지연 동기 루프 회로는, 위상 검출기, 제1 검출부, 제2 검출부, 지연부, 및 가변 지연 회로를 포함한다. 위상 검출기는 기준 클락 신호의 위상이 피드백 클락 신호의 위상 보다 뒤질 때 제1 업 신호를 출력하고, 기준 클락 신호의 위상이 피드백 클락 신호의 위상 보다 앞설 때 제1 다운 신호를 출력한다. 제1 검출부는 제1 업 신호의 개수가 2개 이상일 때 활성화되는 제2 업 신호를 발생하고, 제1 다운 신호의 개수가 2개 이상일 때 활성화되는 제2 다운 신호를 발생한다. 제2 검출부는 제1 업 신호 및 제1 다운 신호가 교대로 출력되는 지 여부를 검출하고, 교대로 출력되는 제1 업 신호가 검출될 때 활성화되는 검출 신호를 발생한다. 지연부는 활성화되는 검출 신호에 응답하여, 피드백 클락 신호를 지연하여 기준 클락 신호에 동기되도록 한다. 가변 지연 회로는 활성화되는 제2 업 신호 또는 활성화되는 제2 다운 신호에 근거하여 발생되는 제어 신호에 응답하여, 기준 클락 신호를 지연하여 기준 클락 신호와 피드백 클락 신호가 동기되도록 하는 코어스 동기부 및 파인 동기부를 포함한다. 상기 교대로 출력되는 제1 업 신호는 파인 동기부의 파인 동기 동작 후에 발생되고, 가변 지연 회로는 파인 동기 동작 후에 비활성화되는 제2 업 신호 또는 제2 다운 신호에 응답하여 디스에이블된다.

Description

뱅뱅 지터를 감소시킬 수 있는 지연 동기 루프 회로{Delay locked loop circuit capable of reducing a bang-bang jitter}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 기술에 따른 지연 동기 루프 회로(100)를 설명하는 블락 다이어그램이다.
도 2는 도 1에 도시된 출력 클락 신호(DCK)에서 발생될 수 있는 뱅뱅 지터를 설명하는 타이밍 다이어그램이다.
도 3은 본 발명의 실시예에 따른 지연 동기 루프 회로(300)를 설명하는 도면이다.
도 4는 도 3에 도시된 제1 검출부(400)의 실시예를 설명하는 도면이다.
도 5는 도 3에 도시된 출력 클락 신호(DCK)에서 뱅뱅 지터가 감소되는 경우를 설명하는 타이밍 다이어그램이다.
< 도면의 주요 부분에 대한 부호의 설명>
335: 검출부2 345: 지연부
400: 검출부1
본 발명은 전자 회로에 관한 것으로, 보다 상세하게는, 뱅뱅 지터를 감소시킬 수 있는 지연 동기 루프 회로에 관한 것이다.
일반적으로, 동기식 디램(synchronous dynamic randoms access memory)과 같은 동기식 반도체 메모리 장치는 외부 클락 신호에 동기된 내부 클락 신호를 이용하여 데이터의 기입 동작(data write operation) 또는 데이터 독출 동작(data read operation)을 수행한다. 상기 내부 클락 신호를 발생시키기 위해 사용되는 것이 지연 특성을 갖는 지연 동기 루프 회로이다.
도 1은 종래의 기술에 따른 지연 동기 루프 회로(100)를 설명하는 블락 다이어그램이다.
도 1을 참조하면, 지연 동기 루프 회로(100)는, 클락 버퍼(clock buffer)(105), 가변 지연 회로(variable delay circuit)(110), 위상 검출기(phase detector)(125), 지연 제어부(delay controller)(130), 및 복제 클락 버퍼(replica clock buffer)(135)를 포함한다.
클락 버퍼(105)는 외부 클락 신호(ECK)를 버퍼링(buffering)하여 기준 클락 신호(reference clock signal)(RCK)를 발생한다.
가변 지연 회로(110)는, 기준 클락 신호(RCK)의 위상과 피드백(feedback) 클락 신호(FCK)의 위상을 동기(또는 일치)시키기 위하여, 기준 클락 신호(RCK)를 지연한다. 즉, 가변 지연 회로(110)는, 제어 신호(CNT)에 응답하여, 기준 클락 신 호(RCK)를 지연하고 외부 클락 신호(ECK)의 위상에 동기되는 위상을 가지는 출력 클락 신호(DCK)를 발생한다. 지연 동기 루프 회로(100)의 출력인 출력 클락 신호(DCK)는 동기식 반도체 메모리 장치의 데이터 출력 버퍼(data output buffer)에 제공될 수 있다.
가변 지연 회로(110)는 코어스 동기부(coarse lock unit)(115) 및 파인 동기부(fine lock unit)(120)를 포함한다. 코어스 동기부(115)는, 제어 신호(CNT)에 응답하여, 기준 클락 신호(RCK)를 제1 지연 시간 만큼 지연한다. 파인 동기부(120)는, 제어 신호(CNT)에 응답하여, 코어스 동기부(115)의 출력 신호를 제2 지연 시간 만큼 지연하여 출력 클락 신호(DCK)를 발생한다. 상기 제1 지연 시간은 상기 제2 지연 시간 보다 크다. 즉, 코어스 동기부(115)는 기준 클락 신호(RCK)와 피드백 클락 신호(FCK) 사이의 위상 차이(phase difference)가 소정의 편차(offset) 범위 내에 근접할 때까지 기준 클락 신호(RCK)를 상대적으로 큰 지연 값 만큼 지연한다. 코어스 동기부(115)의 코어스 동기 동작(coarse lock operation)이 수행된 후, 파인 동기부(120)는 기준 클락 신호(RCK)를 상대적으로 작은 지연 값 만큼 지연하여 기준 클락 신호(RCK)의 위상과 피드백 클락 신호(FCK)의 위상을 동기시킨다.
복제 클락 버퍼(135)는 출력 클락 신호(DCK)를 클락 버퍼(105)에서의 클락 신호의 지연 시간 만큼 지연하여 피드백 클락 신호(FCK)를 발생한다. 즉, 복제 클락 버퍼(135)는 클락 버퍼(105)에서의 클락 신호의 지연 시간을 복제(replica 또는 copy)한다.
위상 검출기(125)는 기준 클락 신호(RCK)의 위상과 피드백 클락 신호(FCK)의 위상을 비교하고, 업(up) 신호(UP) 또는 다운(down) 신호(DN)를 출력한다. 업 신호(UP)는 기준 클락 신호(RCK)의 위상이 피드백 클락 신호(FCK)의 위상 보다 뒤질(lag) 때 발생하는 신호이고 가변 지연 회로(110)에서의 클락 신호의 지연 시간 증가를 지시(indication)한다. 그리고, 다운 신호(DN)는 기준 클락 신호(RCK)의 위상이 피드백 클락 신호(FCK)의 위상 보다 앞설(lead) 때 발생하는 신호이고 가변 지연 회로(110)에서의 클락 신호의 지연 시간 감소를 지시한다.
지연 제어부(130)는, 업 신호(UP) 또는 다운 신호(DN)에 응답하여, 기준 클락 신호(RCK)의 위상과 피드백 클락 신호(FCK)의 위상을 동기시키도록 제어하는 제어 신호(CNT)를 발생한다. 지연 제어부(130)는 전하 펌프 회로(charge pump circuit) 및 저역 통과 필터(low pass filter)를 포함할 수 있다.
도 2는 도 1에 도시된 출력 클락 신호(DCK)에서 발생될 수 있는 뱅뱅 지터(bang-bang jitter)를 설명하는 타이밍 다이어그램이다. 보다 구체적으로 설명하면, 도 2는 도 1의 파인 동기부(120)에 의해 기준 클락 신호(RCK)와 피드백 클락 신호(FCK) 사이에 파인 동기(fine lock)가 수행된 후의 타이밍 다이어그램을 도시한다. 파인 동기(fine lock)가 수행되기 전에는 업 신호(UP)가 계속하여 발생하거나 또는 다운 신호(DN)가 계속하여 발생한다.
도 1 및 도 2를 참조하면, 기준 클락 신호(RCK)와 피드백 클락 신호(FCK) 사이에 파인 동기(fine lock)가 수행된 후에도, 지연 동기 루프 회로(100)에서 발생될 수 있는 공정(process), 전압(voltage), 및 온도(temperature)의 변화, 또는 잡음(noise) 등에 의하여 위상 검출기(125)에 입력되는 기준 클락 신호(RCK)의 위상 과 피드백 클락 신호(FCK)의 위상이 일치되지 않아서 위상 검출기(125)는 동작을 계속 수행할 수 있다. 그 결과, 도 2에 도시된 바와 같이, 기준 클락 신호(RCK)의 소정의 클락 사이클(clock cycle)에 동기하여 업 신호(UP)가 계속하여 발생하고, 상기 기준 클락 신호(RCK)의 클락 사이클의 다음(next) 사이클에 동기하여 다운 신호(DN)가 계속하여 발생한다. 즉, 파인 동기가 수행된 후에도 업 신호(UP) 및 다운 신호(DN)가 교대로(alternately) 발생된다. 그 결과, 상기 교대로 발생되는 업 신호(UP) 및 다운 신호(DN)에 의해 지연 동기 루프 회로(100)의 출력 클락 신호(DCK)에 뱅뱅 지터가 발생될 수 있다. 이러한 출력 클락 신호(DCK)의 뱅뱅 지터는 동기식 반도체 메모리 장치의 출력 데이터에 지터를 발생시킬 수 있다. 뱅뱅 지터가 발생할 때의 기준 클락 신호(RCK)와 피드백 클락 신호(FCK) 사이의 위상 차이는 파인 동기부(120)에서의 클락 신호의 지연 값에 대응한다.
본 발명이 이루고자 하는 기술적 과제는 뱅뱅 지터를 감소시킬 수 있는 지연 동기 루프 회로를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명에 따른 지연 동기 루프 회로는, 기준 클락 신호의 위상이 피드백 클락 신호의 위상 보다 뒤질 때 제1 업 신호를 출력하고, 상기 기준 클락 신호의 위상이 상기 피드백 클락 신호의 위상 보다 앞설 때 제1 다운 신호를 출력하는 위상 검출기; 상기 제1 업 신호의 개수가 2개 이상일 때 활성화되는 제2 업 신호를 발생하고, 상기 제1 다운 신호의 개수가 2개 이상일 때 활성화되는 제2 다운 신호를 발생하는 제1 검출부; 상기 제1 업 신호 및 상기 제1 다운 신호가 교대로 출력되는 지 여부를 검출하고, 상기 교대로 출력되는 제1 업 신호가 검출될 때 활성화되는 검출 신호를 발생하는 제2 검출부; 상기 활성화되는 검출 신호에 응답하여, 상기 피드백 클락 신호를 지연하여 상기 기준 클락 신호에 동기되도록 하는 지연부; 상기 활성화되는 제2 업 신호 또는 상기 활성화되는 제2 다운 신호에 근거하여 발생되는 제어 신호에 응답하여, 상기 기준 클락 신호를 지연하여 상기 기준 클락 신호와 상기 피드백 클락 신호가 동기되도록 하는 코어스 동기부 및 파인 동기부를 포함하는 가변 지연 회로를 구비하며, 상기 교대로 출력되는 제1 업 신호는 상기 파인 동기부의 파인 동기 동작 후에 발생되고, 상기 가변 지연 회로는 상기 파인 동기 동작 후에 비활성화되는 상기 제2 업 신호 또는 상기 제2 다운 신호에 응답하여 디스에이블되는 것을 특징으로 한다.
바람직한 실시예에 따르면, 상기 지연 동기 루프 회로는, 상기 제어 신호를 발생하는 지연 제어부를 더 구비한다.
바람직한 실시예에 따르면, 상기 제1 검출부는, 상기 제1 업 신호의 개수가 2개 미만일 때 상기 비활성화되는 제2 업 신호를 발생하고, 상기 제1 다운 신호의 개수가 2개 미만일 때 상기 비활성화되는 제2 다운 신호를 발생한다.
바람직한 실시예에 따르면, 상기 제1 검출부는, 상기 기준 클락 신호를 분주한 분주 클락 신호에 응답하여 상기 제1 업 신호의 개수를 검출하고, 상기 검출된 제1 업 신호의 개수가 3개일 때 상기 활성화되는 제2 업 신호를 발생하는 업 신호 발생부; 및 상기 분주 클락 신호에 응답하여 상기 제1 다운 신호의 개수를 검출하 고, 상기 검출된 제1 다운 신호의 개수가 3개일 때 상기 활성화되는 제2 다운 신호를 발생하는 다운 신호 발생부를 구비한다.
바람직한 실시예에 따르면, 상기 업 신호 발생부는, 상기 분주 클락 신호에 응답하여, 상기 제1 업 신호를 샘플링하는 제1 D 플립-플롭; 상기 분주 클락 신호에 응답하여, 상기 제1 D 플립-플롭의 출력 신호를 샘플링하는 제2 D 플립-플롭; 상기 분주 클락 신호에 응답하여, 상기 제2 D 플립-플롭의 출력 신호를 샘플링하는 제3 D 플립-플롭; 및 상기 제1 D 플립-플롭의 출력 신호, 제2 D 플립-플롭의 출력 신호, 및 제3 D 플립-플롭의 출력 신호에 대해 논리곱 연산을 수행하여 상기 제2 업 신호를 발생하는 AND 게이트를 구비한다.
바람직한 실시예에 따르면, 상기 다운 신호 발생부는, 상기 분주 클락 신호에 응답하여, 상기 제1 다운 신호를 샘플링하는 제1 D 플립-플롭; 상기 분주 클락 신호에 응답하여, 상기 제1 D 플립-플롭의 출력 신호를 샘플링하는 제2 D 플립-플롭; 상기 분주 클락 신호에 응답하여, 상기 제2 D 플립-플롭의 출력 신호를 샘플링하는 제3 D 플립-플롭; 및 상기 제1 D 플립-플롭의 출력 신호, 제2 D 플립-플롭의 출력 신호, 및 제3 D 플립-플롭의 출력 신호에 대해 논리곱 연산을 수행하여 상기 제2 다운 신호를 발생하는 AND 게이트를 구비한다.
바람직한 실시예에 따르면, 상기 지연부는, 상기 피드백 클락 신호를 상기 파인 동기부에서의 클락 신호의 지연 값 만큼 지연한다.
바람직한 실시예에 따르면, 상기 지연부는, 일단이 접지 전압에 연결된 엔모스 커패시터; 및 상기 활성화되는 검출 신호에 의해 턴-온되어 상기 엔모스 커패시 터의 타단을 상기 피드백 클락 신호를 전달하는 신호선에 연결하는 엔모스 트랜지스터를 구비한다.
바람직한 실시예에 따르면, 상기 지연 동기 루프 회로는, 외부 클락 신호를 버퍼링하여 상기 기준 클락 신호를 발생하는 클락 버퍼; 및 상기 가변 지연 회로의 출력인 출력 클락 신호를 상기 클락 버퍼에서의 클락 신호의 지연 시간 만큼 지연하여 상기 피드백 클락 신호를 발생하는 복제 클락 버퍼를 더 구비한다.
이러한 본 발명에 따른 지연 동기 루프 회로는 파인 동기 후에의 위상 검출기로부터 출력되는 신호의 검출 결과를 이용하여 위상 검출기 및 가변 지연 회로를 디스에이블시킬 수 있으므로, 지연 동기 루프 회로의 출력인 출력 클락 신호에서 뱅뱅 지터를 감소시킬 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 실시예에 따른 지연 동기 루프 회로(300)를 설명하는 도면이다.
도 3을 참조하면, 지연 동기 루프 회로(300)는, 클락 버퍼(305), 가변 지연 회로(310), 위상 검출기(325), 제1 검출부(detection unit)(400), 지연 제어 부(330), 제2 검출부(335), 복제 클락 버퍼(340), 및 지연부(delay unit)(345)를 구비한다.
클락 버퍼(305)는 외부 클락 신호(ECK)를 버퍼링하여 기준 클락 신호(RCK)를 발생한다.
가변 지연 회로(310)는, 기준 클락 신호(RCK)의 위상과 피드백 클락 신호(FCK)의 위상을 동기시키기 위하여, 기준 클락 신호(RCK)를 지연한다. 즉, 가변 지연 회로(310)는, 제어 신호(CNT)에 응답하여, 기준 클락 신호(RCK)를 지연하고 외부 클락 신호(ECK)의 위상에 동기되는 위상을 가지는 출력 클락 신호(DCK)를 발생한다. 지연 동기 루프 회로(300)의 출력인 출력 클락 신호(DCK)는 동기식 반도체 메모리 장치의 데이터 출력 버퍼에 제공될 수 있다.
가변 지연 회로(310)는 코어스 동기부(315) 및 파인 동기부(320)를 포함한다. 코어스 동기부(315)는, 제어 신호(CNT)에 응답하여, 기준 클락 신호(RCK)를 제1 지연 시간 만큼 지연한다. 파인 동기부(320)는, 제어 신호(CNT)에 응답하여, 코어스 동기부(315)의 출력 신호를 제2 지연 시간 만큼 지연하여 출력 클락 신호(DCK)를 발생한다. 상기 제1 지연 시간은 상기 제2 지연 시간 보다 크다. 즉, 코어스 동기부(315)는 기준 클락 신호(RCK)와 피드백 클락 신호(FCK) 사이의 위상 차이가 소정의 편차 범위 내에 근접할 때까지 기준 클락 신호(RCK)를 상대적으로 큰 지연 값 만큼 지연한다. 코어 동기부(315)의 코어스 동기 동작이 수행된 후, 파인 동기부(320)는 기준 클락 신호(RCK)를 상대적으로 작은 지연 값 만큼 지연하여 기준 클락 신호(RCK)의 위상과 피드백 클락 신호(FCK)의 위상을 동기시킨다.
복제 클락 버퍼(340)는 출력 클락 신호(DCK)를 클락 버퍼(305)에서의 클락 신호의 지연 시간 만큼 지연하여 피드백 클락 신호(FCK)를 발생한다. 즉, 복제 클락 버퍼(340)는 클락 버퍼(305)에서의 클락 신호의 지연 시간을 복제한다.
위상 검출기(325)는 기준 클락 신호(RCK)의 위상과 피드백 클락 신호(FCK)의 위상을 비교하고, 제1 업 신호(UP1) 또는 제1 다운 신호(DN1)를 출력한다. 제1 업 신호(UP1)는 기준 클락 신호(RCK)의 위상이 피드백 클락 신호(FCK)의 위상 보다 뒤질(lag) 때 발생하는 신호이고 가변 지연 회로(310)에서의 클락 신호의 지연 시간 증가를 지시(indication)한다. 그리고, 제2 다운 신호(DN)는 기준 클락 신호(RCK)의 위상이 피드백 클락 신호(FCK)의 위상 보다 앞설(lead) 때 발생하는 신호이고 가변 지연 회로(310)에서의 클락 신호의 지연 시간 감소를 지시한다.
제1 검출부(400)는, 분주(division) 클락 신호(DVCK)에 응답하여, 위상 검출기(325)로부터 출력되는 제1 업 신호(UP1)의 개수를 검출하고, 상기 검출된 제1 업 신호(UP1)의 개수가 2개 이상일 때 하이 레벨(high level)로 활성화(activation)되는 제2 업 신호(UP2)를 발생하고, 상기 검출된 제1 업 신호(UP1)의 개수가 2개 미만일 때 로우 레벨(low level)로 비활성화(deactivation)되는 제2 업 신호(UP2)를 발생한다.
즉, 도 2에 대한 설명에 대한 언급한 바와 같이 파인 동기부(320)에 의해 기준 클락 신호(RCK)와 피드백 클락 신호(FCK) 사이에 파인 동기(fine lock)가 수행되기 전에 위상 검출기(325)로부터 출력되는 제1 업 신호(UP1)의 개수가 2 개 이상일 때, 제1 검출부(400)는 하이 레벨의 제2 업 신호(UP2)를 발생한다. 그리고, 도 2에 대한 설명에 대한 언급한 바와 같이 파인 동기가 수행된 후에 제1 업 신호(UP1)와 제1 다운 신호(DN1)가 위상 검출기(325)로부터 교대로 출력될 때, 제1 검출부(400)는 로우 레벨의 제2 업 신호(UP2)를 발생한다. 하이 레벨의 제2 업 신호(UP2)는 지연 제어부(330)를 인에이블(enable)시켜 가변 지연 회로(310)에서의 클락 신호의 지연 시간을 증가하도록 제어하고, 로우 레벨의 제2 업 신호(UP2)는 지연 제어부(330)를 디스에이블(disable)시켜 가변 지연 회로(310)가 동작을 수행하지 않도록 제어한다.
또한, 제1 검출부(400)는, 분주 클락 신호(DVCK)에 응답하여, 위상 검출기(325)로부터 출력되는 제1 다운 신호(DN1)의 개수를 검출하고, 상기 검출된 제1 다운 신호(DN1)의 개수가 2개 이상일 때 하이 레벨로 활성화되는 제2 다운 신호(DN2)를 발생하고, 상기 검출된 제1 다운 신호(DN2)의 개수가 2개 미만일 때 로우 레벨로 비활성화되는 제2 다운 신호(DN2)를 발생한다.
즉, 도 2에 대한 설명에 대한 언급한 바와 같이 파인 동기부(320)에 의해 기준 클락 신호(RCK)와 피드백 클락 신호(FCK) 사이에 파인 동기(fine lock)가 수행되기 전에 위상 검출기(325)로부터 출력되는 제1 다운 신호(DN1)의 개수가 2개 이상일 때, 제1 검출부(400)는 하이 레벨의 제2 다운 신호(DN2)를 발생한다. 그리고, 도 2에 대한 설명에 대한 언급한 바와 같이 파인 동기가 수행된 후에 제1 업 신호(UP1)와 제1 다운 신호(DN1)가 위상 검출기(325)로부터 교대로 출력될 때, 제1 검출부(400)는 로우 레벨의 제2 다운 신호(DN2)를 발생한다. 하이 레벨의 제2 다운 신호(DN2)는 지연 제어부(330)를 인에이블시켜 가변 지연 회로(310)에서의 클락 신 호의 지연 시간을 감소하도록 제어하고, 로우 레벨의 제2 다운 신호(DN2)는 지연 제어부(330)를 디스에이블시켜 가변 지연 회로(310)가 동작을 수행하지 않도록 제어한다.
따라서, 파인 동기가 수행된 후에는 제1 검출부(400)에 의해 가변 지연 회로(310)가 동작을 수행하지 않으므로, 출력 클락 신호(DCK)에서의 뱅뱅 지터가 감소될 수 있다.
상기 분주 클락 신호(DVCK)의 분주비(division ratio)는 지연 동기 루프 회로(300)의 동기 시간(lock time)을 고려하여 결정될 수 있다. 분주 클락 신호(DVCK)는, 예를 들어, 기준 클락 신호(RCK)의 12 분주 클락 신호일 수 있다.
지연 제어부(330)는, 제2 업 신호(UP2) 또는 제2 다운 신호(DN2)에 응답하여, 기준 클락 신호(RCK)의 위상과 피드백 클락 신호(FCK)의 위상을 동기시키도록 제어하는 제어 신호(CNT)를 발생한다. 지연 제어부(330)는 전하 펌프 회로 및 저역 통과 필터를 포함할 수 있다.
제2 검출부(335)는 위상 검출기(325)로부터 출력되는 제1 업 신호(UP1) 및 제1 다운 신호(DN1)를 수신하고, 제1 검출부(400)의 동작이 수행되는 동안 상기 수신된 제1 업 신호(UP1) 및 제1 다운 신호(DN1)가 교대로 출력되는 지 여부와, 상기 교대로 출력되는 제1 업 신호(UP1)를 검출한다. 상기 교대로 출력되는 제1 업 신호(UP1) 및 제1 다운 신호(DN1)는 파인 동기부(320)의 파인 동기 동작 후에 발생된다.
제2 검출부(335)는 상기 교대로 출력되는 제1 업 신호(UP1)가 검출될 때 하 이 레벨로 활성화되는 검출 신호(DET)를 발생하고, 상기 교대로 출력되는 제1 업 신호(UP1)가 검출되지 않을 때 로우 레벨로 비활성화되는 검출 신호(DET)를 발생한다. 로우 레벨의 검출 신호(DET)는 지연부(345)를 디스에이블시킨다.
하이 레벨의 검출 신호(DET)는 지연부(345)를 인에이블시켜 피드백 클락 신호(FCK)를 파인 동기부(320)에서의 클락 신호의 지연 값 만큼 지연되도록 한다. 파인 동기부(320)에서의 클락 신호의 지연 값은 출력 클락 신호(DCK)에서 뱅뱅 지터가 발생할 때의 기준 클락 신호(RCK)와 피드백 클락 신호(FCK) 사이의 위상 차이에 대응한다. 상기 피드백 클락 신호(FCK)가 지연되는 것에 의해 기준 클락 신호(RCK)의 위상과 피드백 클락 신호(FCK)의 위상이 일치될 수 있다. 그 결과, 위상 검출기(325)는 디스에이블되어 제1 업 신호(UP1) 또는 제1 다운 신호(DN1)를 발생하지 않는다. 따라서, 출력 클락 신호(DCK)에서 뱅뱅 지터가 감소될 수 있다.
지연부(345)는, 하이 레벨의 검출 신호(DET)에 응답하여, 피드백 클락 신호(FCK)를 파인 동기부(320)에서의 클락 신호의 지연 값 만큼 지연한다. 지연부(345)는, 일단이 접지 전압(VSS)에 연결된 엔모스 커패시터(NMOS capacitor)(355)와, 하이 레벨의 검출 신호(DET)에 의해 턴-온(turn-on)되어 엔모스 커패시터(355)의 타단을 피드백 클락 신호(FCK)를 전달하는 신호선(signal line)에 연결하는 엔모스 트랜지스터(NMOS transistor)(350)를 포함한다. 지연부(345)는 엔모스 트랜지스터(350)의 온 저항값(on resistance)과 엔모스 커패시터(355)의 커패시턴스(capacitance)를 이용하여 피드백 클락 신호(FCK)를 지연한다.
전술한 바와 같이, 본 발명에 따른 지연 동기 루프 회로(300)는 파인 동기부(320)에 의해 파인 동기가 수행된 후 발생되는 제1 업 신호(UP1) 및 제1 다운 신호(DN1)에 응답하여 동작하는 제1 검출부(400) 및 제2 검출부(335)를 이용하여 가변 지연 회로(310) 및 위상 검출기(325)를 디스에이블시킬 수 있으므로, 출력 클락 신호(DCK)에서의 뱅뱅 지터를 감소시킬 수 있다.
도 4는 도 3에 도시된 제1 검출부(400)의 실시예를 설명하는 도면이다.
도 4를 참조하면, 제1 검출부(400)의 실시예는 위상 검출기(325)로부터 출력되는 제1 업 신호(UP1)의 개수의 잡음(noise) 또는 제1 다운 신호(DN1)의 개수의 잡음을 고려할 때의 실시예이다. 즉, 제1 검출부(400)의 실시예는 제1 업 신호(UP1)가 3개 계속하여 출력될 때 제2 업 신호(UP2)가 활성화되고 제1 다운 신호(DN1)가 3개 계속하여 출력될 때 제2 다운 신호(DN2)가 활성화되는 구성을 가지고, 업 신호 발생부(405) 및 다운 신호 발생부(430)를 포함한다.
업 신호 발생부(405)는 분주 클락 신호(DVCK)에 응답하여 입력되는 제1 업 신호(UP1)의 개수를 검출하고, 상기 검출된 제1 업 신호(UP1)의 개수가 3개일 때 하이 레벨로 활성화되는 제2 업 신호(UP2)를 발생하고, 상기 검출된 제1 업 신호(UP1)의 개수가 3개 미만일 때 로우 레벨로 비활성화되는 제2 업 신호(UP2)를 발생한다.
업 신호 발생부(405)는, 제1 D 플립-플롭(flip-flop)(410), 제2 D 플립-플롭(415), 제3 D 플립-플롭(420), 및 AND 게이트(gate)(425)를 포함한다. 입력되는 제1 업 신호(UP1)의 개수의 잡음이 없으면, 업 신호 발생부(405)는 제3 D 플립-플 롭(420)을 포함하지 않고 AND 게이트(425)에는 제1 및 제2 D 플립-플롭들(410, 415)의 출력 신호들만이 입력된다.
제1 D 플립-플롭(410)은 분주 클락 신호(DVCK)에 응답하여 제1 업 신호(UP1)를 샘플링(sampling)하고, 제2 D 플립-플롭(415)은 분주 클락 신호(DVCK)에 응답하여 제1 D 플립-플롭(410)의 출력 신호를 샘플링하고, 제3 플립-플롭(420)은 분주 클락 신호(DVCK)에 응답하여 제2 D 플립-플롭(415)의 출력 신호를 샘플링한다.
AND 게이트(425)는, 제1 D 플립-플롭(410)의 출력 신호, 제2 D 플립-플롭(420)의 출력 신호, 및 제3 D 플립-플롭(420)의 출력 신호에 대해 논리곱 연산(AND operation)을 수행하여 제2 업 신호(UP2)를 발생한다.
다운 신호 발생부(430)는 분주 클락 신호(DVCK)에 응답하여 입력되는 제1 다운 신호(DN1)의 개수를 검출하고, 상기 검출된 제1 다운 신호(DN1)의 개수가 3개일 때 하이 레벨로 활성화되는 제2 다운 신호(DN2)를 발생하고, 상기 검출된 제1 다운 신호(DN1)의 개수가 3개 미만일 때 로우 레벨로 비활성화되는 제2 다운 신호(DN2)를 발생한다.
다운 신호 발생부(430)는, 제1 D 플립-플롭(435), 제2 D 플립-플롭(440), 제3 D 플립-플롭(445), 및 AND 게이트(450)를 포함한다. 입력되는 제1 다운 신호(DN1)의 개수의 잡음이 없으면, 다운 신호 발생부(430)는 제3 D 플립-플롭(445)을 포함하지 않고 AND 게이트(450)에는 제1 및 제2 D 플립-플롭들(435, 440)의 출력 신호들만이 입력된다.
제1 D 플립-플롭(435)은 분주 클락 신호(DVCK)에 응답하여 제1 다운 신 호(DN1)를 샘플링하고, 제2 D 플립-플롭(440)은 분주 클락 신호(DVCK)에 응답하여 제1 D 플립-플롭(435)의 출력 신호를 샘플링하고, 제3 플립-플롭(445)은 제2 D 플립-플롭(440)의 출력 신호를 샘플링한다.
AND 게이트(450)는, 제1 D 플립-플롭(435)의 출력 신호, 제2 D 플립-플롭(440)의 출력 신호, 및 제3 D 플립-플롭(445)의 출력 신호에 대해 논리곱 연산을 수행하여 제2 다운 신호(DN2)를 발생한다.
도 5는 도 3에 도시된 출력 클락 신호(DCK)에서 뱅뱅 지터가 감소되는 경우를 설명하는 타이밍 다이어그램이다.
도 3 및 도 5를 참조하면, 출력 클락 신호(DCK)에 뱅뱅 지터가 발생되는 경우에 대응하는 파인 동기부(320)에 의해 기준 클락 신호(RCK)와 피드백 클락 신호(FCK) 사이에 파인 동기(fine lock)가 수행된 후, 제2 업 신호(UP2) 및 제2 다운 신호(DN2) 모두가 로우 레벨로 비활성화되므로, 지연 제어부(330)는 디스에이블된다. 그 결과, 가변 지연 회로(310)가 파인 동기가 수행된 후 동작을 수행하지 않으므로, 지연 동기 루프 회로(300)의 출력인 출력 클락 신호(DCK)에서는 뱅뱅 지터가 감소될 수 있다.
이상에서와 같이 도면과 명세서에서 최적의 실시예들이 개시되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 지연 동기 루프 회로는 파인 동기 후에의 위상 검출기로부터 출력되는 신호의 검출 결과를 이용하여 위상 검출기 및 가변 지연 회로를 디스에이블시킬 수 있으므로, 지연 동기 루프 회로의 출력인 출력 클락 신호에서 뱅뱅 지터를 감소시킬 수 있다.

Claims (9)

  1. 기준 클락 신호의 위상이 피드백 클락 신호의 위상 보다 뒤질 때 제1 업 신호를 출력하고, 상기 기준 클락 신호의 위상이 상기 피드백 클락 신호의 위상 보다 앞설 때 제1 다운 신호를 출력하는 위상 검출기;
    상기 제1 업 신호의 개수가 2개 이상일 때 활성화되는 제2 업 신호를 발생하고, 상기 제1 다운 신호의 개수가 2개 이상일 때 활성화되는 제2 다운 신호를 발생하는 제1 검출부;
    상기 제1 업 신호 및 상기 제1 다운 신호가 교대로 출력되는 지 여부를 검출하고, 상기 교대로 출력되는 제1 업 신호가 검출될 때 활성화되는 검출 신호를 발생하는 제2 검출부;
    상기 활성화되는 검출 신호에 응답하여, 상기 피드백 클락 신호를 지연하여 상기 기준 클락 신호에 동기되도록 하는 지연부;
    상기 활성화되는 제2 업 신호 또는 상기 활성화되는 제2 다운 신호에 근거하여 발생되는 제어 신호에 응답하여, 상기 기준 클락 신호를 지연하여 상기 기준 클락 신호와 상기 피드백 클락 신호가 동기되도록 하는 코어스 동기부 및 파인 동기부를 포함하는 가변 지연 회로를 구비하며,
    상기 교대로 출력되는 제1 업 신호는 상기 파인 동기부의 파인 동기 동작 후에 발생되고, 상기 가변 지연 회로는 상기 파인 동기 동작 후에 비활성화되는 상기 제2 업 신호 또는 상기 제2 다운 신호에 응답하여 디스에이블되는 것을 특징으로 하는 지연 동기 루프 회로.
  2. 제1항에 있어서, 상기 지연 동기 루프 회로는,
    상기 제어 신호를 발생하는 지연 제어부를 더 구비하는 것을 특징으로 하는 지연 동기 루프 회로.
  3. 제1항에 있어서, 상기 제1 검출부는,
    상기 제1 업 신호의 개수가 2개 미만일 때 상기 비활성화되는 제2 업 신호를 발생하고, 상기 제1 다운 신호의 개수가 2개 미만일 때 상기 비활성화되는 제2 다운 신호를 발생하는 것을 특징으로 하는 지연 동기 루프 회로.
  4. 제3항에 있어서, 상기 제1 검출부는,
    상기 기준 클락 신호를 분주한 분주 클락 신호에 응답하여 상기 제1 업 신호의 개수를 검출하고, 상기 검출된 제1 업 신호의 개수가 3개일 때 상기 활성화되는 제2 업 신호를 발생하는 업 신호 발생부; 및
    상기 분주 클락 신호에 응답하여 상기 제1 다운 신호의 개수를 검출하고, 상기 검출된 제1 다운 신호의 개수가 3개일 때 상기 활성화되는 제2 다운 신호를 발생하는 다운 신호 발생부를 구비하는 것을 특징으로 하는 지연 동기 루프 회로.
  5. 제4항에 있어서, 상기 업 신호 발생부는,
    상기 분주 클락 신호에 응답하여, 상기 제1 업 신호를 샘플링하는 제1 D 플립-플롭;
    상기 분주 클락 신호에 응답하여, 상기 제1 D 플립-플롭의 출력 신호를 샘플링하는 제2 D 플립-플롭;
    상기 분주 클락 신호에 응답하여, 상기 제2 D 플립-플롭의 출력 신호를 샘플링하는 제3 D 플립-플롭; 및
    상기 제1 D 플립-플롭의 출력 신호, 제2 D 플립-플롭의 출력 신호, 및 제3 D 플립-플롭의 출력 신호에 대해 논리곱 연산을 수행하여 상기 제2 업 신호를 발생하는 AND 게이트를 구비하는 것을 특징으로 하는 지연 동기 루프 회로.
  6. 제4항에 있어서, 상기 다운 신호 발생부는,
    상기 분주 클락 신호에 응답하여, 상기 제1 다운 신호를 샘플링하는 제1 D 플립-플롭;
    상기 분주 클락 신호에 응답하여, 상기 제1 D 플립-플롭의 출력 신호를 샘플링하는 제2 D 플립-플롭;
    상기 분주 클락 신호에 응답하여, 상기 제2 D 플립-플롭의 출력 신호를 샘플링하는 제3 D 플립-플롭; 및
    상기 제1 D 플립-플롭의 출력 신호, 제2 D 플립-플롭의 출력 신호, 및 제3 D 플립-플롭의 출력 신호에 대해 논리곱 연산을 수행하여 상기 제2 다운 신호를 발생하는 AND 게이트를 구비하는 것을 특징으로 하는 지연 동기 루프 회로.
  7. 제1항에 있어서, 상기 지연부는,
    상기 피드백 클락 신호를 상기 파인 동기부에서의 클락 신호의 지연 값 만큼 지연하는 것을 특징으로 하는 지연 동기 루프 회로.
  8. 제7항에 있어서, 상기 지연부는,
    일단이 접지 전압에 연결된 엔모스 커패시터; 및
    상기 활성화되는 검출 신호에 의해 턴-온되어 상기 엔모스 커패시터의 타단을 상기 피드백 클락 신호를 전달하는 신호선에 연결하는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 지연 동기 루프 회로.
  9. 제1항에 있어서, 상기 지연 동기 루프 회로는,
    외부 클락 신호를 버퍼링하여 상기 기준 클락 신호를 발생하는 클락 버퍼; 및
    상기 가변 지연 회로의 출력인 출력 클락 신호를 상기 클락 버퍼에서의 클락 신호의 지연 시간 만큼 지연하여 상기 피드백 클락 신호를 발생하는 복제 클락 버퍼를 더 구비하는 것을 특징으로 하는 지연 동기 루프 회로.
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