JPH11186903A - 内部クロック信号発生器及びそれを有する半導体メモリ装置 - Google Patents

内部クロック信号発生器及びそれを有する半導体メモリ装置

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JPH11186903A
JPH11186903A JP10187769A JP18776998A JPH11186903A JP H11186903 A JPH11186903 A JP H11186903A JP 10187769 A JP10187769 A JP 10187769A JP 18776998 A JP18776998 A JP 18776998A JP H11186903 A JPH11186903 A JP H11186903A
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    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop

Abstract

(57)【要約】 【課題】 遅延同期ループ(DLL)または位相同期ループ
(PLL)が同期遅延回路と結合された高速で精度よく同期
可能な内部クロック信号発生器及びそれを有する半導体
メモリ装置を提供する。 【解決手段】 位相同期ループ(PLL)または遅延同期ル
ープ(DLL)はSDLのような同期遅延回路と結合され、同期
遅延回路は外部クロックと粗同期されたクロック信号を
発生し、遅延同期ループ(DLL)または位相同期ループ(PL
L)は同期遅延回路から出力されたクロック信号を外部ク
ロック信号にさらに精度よく同期された内部クロック信
号を発生することによって、内部クロック信号が外部ク
ロック信号に位相同期される時間が速くなって同期範囲
の精度が大きくなる利点がある。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に内部クロック信号を外部クロック信号に正確
に同期させる回路を具備する内部クロック信号発生器及
びそれを有する半導体メモリ装置に関するものである。
【０００２】
【従来の技術】外部クロック信号に同期され動作する半
導体メモリまたは中央処理装置(CPU)などの半導体装置
は、クロックバッファとクロックドライバを利用して内
部クロック信号を発生するが、前記内部クロック信号は
前記外部クロック信号に比べ一定時間遅延されるので、
半導体装置の高周波数動作では性能を低下させてしま
う。
【０００３】言い換えれば、アクセス時間(tAC)、すな
わち外部クロック信号の入力後からデータが出力される
ために要求される時間は、常に外部クロック信号発生後
に内部クロック信号が発生する時間ほど長くなる。
【０００４】したがって、半導体装置の性能低下を防止
するためには、内部クロック信号を外部クロック信号に
正確に同期させる回路が要求される。このため、内部ク
ロック信号発生器には遅延同期ループ(DLL; Delay Lock
ed Loop)と位相同期ループ(PLL; Phase Locked Loop)と
が使用される。
【０００５】図１は従来技術による遅延同期ループ(DL
L)の概略図である。前記図１を参照すれば、遅延同期ル
ープ(DLL)は、位相検出器(Phase Detector)1、低帯域濾
波器(LPF; Low Pass Filter)2 、及び電圧制御遅延線(V
oltage-Controlled Delay Line)3を含む。
【０００６】前記位相検出器1は、外部クロック信号(Ex
t.CLK)と内部クロック信号(Int.CLK)との位相を比較し
てその差を検出し、前記低帯域濾波器2は、前記位相検
出器1の出力端に連結されて、前記電圧制御遅延線3の遅
延時間を調整するための制御電圧(Vcont)を発生し、前
記電圧制御遅延線3は直列に連結された多数のインバー
タを含み、前記外部クロック信号(Ext.CLK)を入力とし
一定時間遅延された内部クロック信号(Int.CLK)を出力
する。
【０００７】しかし、内部クロック信号(Int.CLK)を前
記外部クロック信号(Ext.CLK)に同期されるためには、
前記外部クロック信号(Ext.CLK)のサイクル時間の数百
倍の時間が要求されて動作電流も数十mAになるので、前
記遅延同期ループ(DLL)を通常の半導体装置に適用し難
い問題点がある。
【０００８】図２は従来技術による位相同期ループの概
略図である。前記図２を参照すれば、位相同期ループ(P
LL)は、位相・周波数検出器(Phase・Frequency Detecto
r)11、低帯域濾波器(LPF)12、及び電圧制御遅延線13を
含む。
【０００９】前記位相・周波数検出器11は、外部クロッ
ク信号(Ext.CLK)と内部クロック信号(Int.CLK)との位相
及び周波数を比較してその差を検出し、前記低帯域濾波
器12は、前記位相検出器11の出力端に連結されて、前記
電圧制御遅延線13の遅延時間を調整するための制御電圧
(Vcont)を発生する。そして、前記電圧制御遅延線13
は、前記制御電圧(Vcont)に応答して内部クロック信号
(Int.CLK)を出力し、前記内部クロック信号(Int.CLK)は
再び前記電圧制御遅延線13に入力される。したがって、
前記電圧制御遅延線13はリング発振器(Ring Oscillato
r)の役割をする。
【００１０】前記位相同期ループ(PLL)も前記図１に示
された遅延同期ループ(DLL)と同様な問題点を有するの
で、最近は前記位相同期ループ(PLL)と遅延同期ループ
(DLL)を結合することによって、前記位相同期ループ(PL
L)の速い同期時間(Locking Time)と前記遅延同期ループ
(DLL)の広い同期範囲(Locking Range)を利用する技術が
試みられているが、上記の問題点を解決するには至って
いない。
【００１１】したがって、単純な遅延手段を使用して内
部遅延時間を外部クロックのサイクル時間の整数倍にす
ることによって、外部クロック信号の位相と内部クロッ
ク信号との位相とを一致させる同期遅延回路(Synchro n
ized Delay Circuit)を利用するようになった。
【００１２】前記同期遅延回路としては、SDL(Synchron
ous Delay Line)、SMD (Synchro nous Mirror Delay)、
HPLD(Hierarchical Phase Locking Delay）等がある。
【００１３】図３は従来技術による同期遅延線(SDL)の
概略図である。前記図３を参照すれば、前記同期遅延線
は、クロックバッファ21、ダミークロック遅延部22、第
1クロック遅延部23、比較部24、第2クロック遅延部25、
及びクロックドライバ26を含む。
【００１４】前記クロックバッファ21は、外部クロック
(Ext.CLK)を入力とし前記外部クロック(Ext.CLK)がバッ
ファリングされ、第1遅延時間(d1)遅延された第1クロッ
ク(CLK1)を出力する。この時、tCKは前記外部クロック
(Ext.CLK)のサイクル時間を示す。
【００１５】前記ダミークロック遅延部22は、前記外部
クロック信号(Ext.CLK)と内部クロック信号(Int.CLK)と
の位相差を前記サイクルタイム(tCK）の整数倍に調節す
るためのものであり、前記第1クロック信号(CLK1)を前
記第1遅延時間(d1)と前記クロックドライバ26で遅延さ
れる第2遅延時間(d2)とを合せた時間ほど遅延した、第2
クロック信号(CLK2)を出力する。
【００１６】前記第1クロック遅延部23は、直列に連結
された第1単位遅延手段27を含み、前記第1単位遅延手段
27の各出力端では前記第2クロック信号(CLK2)を相異な
るように遅延させた第3クロック信号(CLK3)が出力され
る。
【００１７】前記比較部24は、前記第1クロック信号(CL
K1)と前記第3クロック信号(CLK3)を比較する多数の比較
器28を含み、前記第3クロック信号(CLK3)中で前記第1ク
ロック信号(CLK1)に対し前記サイクル時間(tCK)ほど遅
延された第4'クロック信号(CLK4')をラッチする。した
がって、前記第4'クロック信号(CLK4'）は、前記第2ク
ロック信号(CLK2)に比べ前記サイクル時間(tCK)から前
記第1及び第2遅延時間(d1、d2)を差引いた時間(tCK-(d1
+d2))ほど遅延されている。
【００１８】前記第2クロック遅延部25は、直列に連結
された第2単位遅延手段29を含み、前記サイクル時間(tC
K) から前記第1及び第2遅延時間(d1、d2)を差引いた時
間ほど前記第1クロック信号(CLK1)を遅延させ、第5'ク
ロック信号(CLK5')を出力する。
【００１９】前記クロックドライバ26は、前記第5'クロ
ック信号(CLK5')を入力とし第2遅延時間(d2)ほど遅延さ
れた内部クロック信号(Int.CLK)を出力し、前記内部ク
ロック信号(Int.CLK)は半導体メモリ装置内の回路をド
ライビングする。
【００２０】したがって、前記同期遅延線は、内部クロ
ック信号(Int.CLK)を外部クロック信号(Ext.CLK)に同期
させるため、前記第1クロック信号(CLK1)がクロックバ
ッファ21で遅延される第1遅延時間(d1)とクロックドラ
イバ26で遅延される第2遅延時間(d2）との合計(d1+d2)
ほど遅延されるダミークロック遅延部22を追加し、前記
第3クロック信号(CLK3)中で前記第1クロック信号(CLK1)
より前記外部クロック信号(Ext.CLK)のサイクル時間(tC
K）の整数倍遅延されたクロックが前記第2クロック信号
(CLK2)から遅延される時間を測定し、その測定された時
間ほど第2クロック遅延部25で前記第4'クロック信号(CL
K4')により前記第1クロック信号(CLK1)を遅延させるこ
とによって、前記内部クロック信号(Int.CLK)は前記外
部クロック信号(Ext.CLK)に同期される。
【００２１】図４は前記図３に示された同期遅延線の動
作状態を示したタイミング図である。
【００２２】前記図４を参照すれば、第1クロック信号
(CLK1）は外部クロック信号(Ext.CLK)より第1遅延時間
(d1)ほど遅延され、第2クロック信号(CLK2）は前記第1
クロック信号(CLK1)より第1遅延時間(d1)と第2遅延時間
(d2)を合せた時間(d1+d2)ほど遅延される。
【００２３】第3クロック信号(CLK3)は前記第2クロック
信号(CLK2)と比較してみると第1単位遅延手段(図３の2
7）の遅延時間の整数倍ほど各々遅延され、第4'クロッ
ク信号(CLK4'）は前記第3クロック信号(CLK3)中で前記
第1クロック信号(CLK1)より前記外部クロック信号(Ext.
CLK)のサイクル時間(tCK）の整数倍（例えば1倍）遅延
している。
【００２４】第5'クロック信号(CLK5'）は前記第1クロ
ック信号(CLK1)より前記外部クロック信号(Ext.CLK)の
サイクル時間(tCK)から前記第1遅延時間(d1)と第2遅延
時間(d2)を差引いた時間(tCK-(d1+d2))ほど遅延され、
内部クロック信号(Int.CLK)は前記第5クロック信号(CLK
5)が第2遅延時間(d2)ほど遅延されたクロックである。
【００２５】したがって、前記内部クロック信号(Int.C
LK)が前記外部クロック信号(Ext.CLK)より遅延された時
間は前記外部クロック信号(Ext.CLK)のサイクル時間(tC
K）の２倍(2tck ; d1+(d1+d2)+(tck-(d1+d2))+(tck-(d1
+d2))=2tck)になることによって、前記内部クロック信
号(Int.CLK)は前記外部クロック信号(Ext.CLK)に同期さ
れる。
【００２６】
【発明が解決しようとする課題】しかしながら、前述し
た従来の同期遅延線(SDL）は、位相同期ループ(PLL)及
び遅延同期ループ(DLL)のようなクローズドループ方式
(closed loop type)でないオープンループ方式(open lo
op type)であり、同期時間が外部クロック信号のサイク
ル時間(tCK）の整数倍になって位相同期ループ(PLL)及
び遅延同期ループ(DLL)より速い長所がある反面、同期
範囲のマージンが小さくて精度が低い短所がある。
【００２７】本発明の目的は、遅延同期ループ(DLL)と
同期遅延回路が結合された高速で精度よく同期可能な内
部クロック信号発生器及びそれを有する半導体メモリ装
置を提供することにある。本発明の他の目的は、位相同
期ループ(PLL)と同期遅延回路が結合された高速で精度
よく同期可能な内部クロック信号発生器及びそれを有す
る半導体メモリ装置を提供することにある。
【００２８】
【課題を解決するための手段】前記目的を達成するため
に本発明は、外部クロック信号に同期されたクロックを
出力する同期遅延回路、及び前記同期遅延回路から出力
されたクロックを入力とし前記外部クロックにさらに精
度よく同期された内部クロックを発生する遅延同期ルー
プ(DLL)を含むことを特徴とする内部クロック信号発生
器及びそれを有する半導体メモリ装置を提供する。
【００２９】前記他の目的を達成するために本発明は、
外部クロックに同期されたクロックを出力する同期遅延
回路、及び前記同期遅延回路から出力されたクロックを
入力とし前記外部クロックにさらに精度よく同期された
内部クロックを発生する位相同期ループ(PLL)を含むこ
とを特徴とする内部クロック信号発生器及びそれを有す
る半導体メモリ装置を提供する。
【００３０】前記同期遅延回路が結合された遅延同期ル
ープ(DLL)及び前記同期遅延回路が結合された位相同期
ループ(PLL)で、前記同期遅延回路は直列に連結された
多数の単位遅延手段と、前記単位遅延手段の各出力端に
現れたクロック中いずれか一つを選択し前記遅延同期ル
ープまたは前記位相同期ループをイネーブルさせるフラ
グ信号(Flag)を発生する制御手段とを含み、前記遅延同
期ループまたは位相同期ループは、前記フラグ信号によ
ってイネーブルされ前記外部クロックの位相と整数倍に
同期された内部クロックを発生することが望ましい。
【００３１】このような構成の本発明によれば、位相同
期ループ(PLL)及び遅延同期ループ(DLL)をSDLのような
同期遅延回路と結合することによって、内部クロック信
号が外部クロック信号に位相同期される時間が速くて同
期範囲の精度が大きくなる。
【００３２】
【発明の実施の形態】以下、添附した図面を参照して本
発明の実施の形態を詳細に説明する。
【００３３】図５は、本発明の第１の実施の形態による
内部クロック信号発生器の概略図である。
【００３４】前記図５を参照すれば、遅延同期ループ(D
LL)102は同期遅延回路101と結合され、前記同期遅延回
路101は外部クロック信号(Ext.CLK)に対し整数倍、例え
ば２倍のサイクル時間が遅延されその位相が粗同期され
た(coarse locking)クロック信号を発生し、前記遅延同
期ループ102は前記同期遅延回路101から出力されたクロ
ック信号を入力し、その位相が前記外部クロック信号(E
xt.CLK)にさらに精密同期(fine phase locking)された
内部クロック信号(Int.CLK)を発生する。
【００３５】前記同期遅延回路101は、同期遅延線(SDL)
として、クロックバッファ121、第1ダミークロック遅延
部122、第1クロック遅延部123、及び比較部124を含み、
前記遅延同期ループ102は、位相検出器111、低帯域濾波
器112、第2ダミークロック遅延部113、クロックドライ
バ114、及び第2クロック遅延部115を含む。
【００３６】前記クロックバッファ121は、外部クロッ
ク信号(Ext.CLK)を入力し、前記外部クロック信号(Ext.
CLK)がバッファリングされ第1遅延時間(d1)遅延された
第1クロック信号(CLK1)を出力し、差動増幅器と直列で
連結された多数のインバータ(図示せず)を含む。この
時、tCKは前記外部クロック信号(Ext.CLK)のサイクル時
間を示す。
【００３７】前記第1ダミークロック遅延部122は、前記
外部クロック信号(Ext.CLK)と内部クロック信号(Int.CL
K)との位相差を前記サイクル時間(tCK）の整数倍に調節
するためのものであり、前記遅延同期ループ102に含ま
れたクロックドライバ114の第2遅延時間(d2)と前記第1
遅延時間(d1)とを合せた時間(d1+d2)ほど前記第1クロッ
ク信号(CLK1)を遅延させる。
【００３８】前記第1クロック遅延部123は、直列に連結
された多数の第1単位遅延手段127を含み、前記第1単位
遅延手段127の各出力端では相互前記第1単位遅延手段12
7の整数倍ほど異なるように遅延された第3クロック信号
(CLK3)が出力される。
【００３９】前記比較部124は、前記クロックバッファ1
21から出力された第1クロック信号(CLK1)と前記第3クロ
ック信号(CLK3)を比較する多数の比較器128を含み、前
記比較器128は前記第3クロック信号(CLK3)と前記第1ク
ロック信号(CLK1）の位相を比較して、前記遅延同期ル
ープ102をイネーブルするためのフラグ信号を出力す
る。
【００４０】前記同期遅延回路101には、前記SDL以外に
SMD、HPLD等を使用できる。
【００４１】前記第2クロック遅延部115は、直列に連結
された多数の第2単位遅延手段116を含み、前記第2単位
遅延手段116から出力されるクロック中のいずれか１つ
である第4クロック信号(CLK4)を出力する。
【００４２】前記第4クロック信号(CLK4）は、前記第1
クロック信号(CLK1)より前記サイクル時間(tCK)から前
記第1及び第2遅延時間(d1、d2)を差引いた時間(tCK-(d1
+d2))ほど遅延されたクロックである。
【００４３】前記クロックドライバ114は、前記第4クロ
ック信号(CLK4)を入力とし第2遅延時間(d2)ほど遅延さ
れた内部クロック信号(Int.CLK)を出力し、前記内部ク
ロック信号(Int.CLK)は半導体メモリ装置内の回路をド
ライビングする役割をする。
【００４４】前記第2ダミークロック遅延部113は、前記
内部クロック信号(Int.CLK)を前記外部クロック信号(Ex
t.CLK)のサイクル時間の整数倍、例えば２倍程度に遅延
させるためのものであり、前記内部クロック信号(Int.C
LK)を前記第1遅延時間(d1)ほど遅延させた第5クロック
信号(CLK5)を出力する。言い換えれば、前記第2ダミー
クロック遅延部113で前記内部クロック信号(Int.CLK)を
前記第1遅延時間(d1)ほど遅延させることは、位相検出
器111の他の入力信号は前記第1クロック信号(CLK1)であ
るから、前記外部クロック信号(Ext.CLK)に対し第1遅延
時間(d1)ほど遅延された前記第1クロック信号(CLK1)に
対して補償するためのものである。
【００４５】前記位相検出器111は、前記第1クロック信
号(CLK1)と前記第5クロック信号(CLK5）との位相を比較
してその差を検出し、前記低帯域濾波器112は、前記位
相検出器111の出力端に連結されて、前記第2クロック遅
延部115の遅延時間を制御するための制御電圧(Vcont)を
発生する。
【００４６】したがって、前述した本実施の形態による
内部クロック発生器は、前記同期遅延回路で外部クロッ
ク信号と粗同期(coarse locking)されたクロック信号を
発生した後、前記DLLがさらに精密同期された内部クロ
ック信号を発生することによって、前記遅延同期ループ
における同期時間が速くなる。
【００４７】図６は、前記図５に示された同期遅延回路
101、第2クロック遅延部115、及びクロックドライバ114
の回路図である。
【００４８】前記図６を参照すれば、まず前記同期遅延
回路101は、外部クロック信号(Ext.CLK)を入力し第1遅
延時間(d1)遅延された第1クロック信号(CLK1)を出力す
るクロックバッファ121、多数のインバータを含み、前
記第1クロック信号(CLK1)を入力し前記クロックドライ
バ114で遅延される第2遅延時間(d2)と前記第1遅延時間
(d1)を合せた時間(d1+d2)ほど前記第1クロック信号(CLK
1)が遅延された第2クロック信号(CLK2)を出力する第1ダ
ミークロック遅延部122、及び各々2個のインバータを含
む第1単位遅延手段127が直列で連結され、前記第1単位
遅延手段127の各出力端には前記第1単位遅延手段127の
整数倍で相異なるように遅延された第3クロック信号(CL
K3)を出力するクロック遅延部123を含む。
【００４９】比較器128は、前記第1ダミークロック遅延
部122及び前記第1単位遅延手段127の出力端に連結さ
れ、前記第1クロック信号(CLK1）の論理ハイ及び論理ロ
ーに各々応答する第1及び第2伝送ゲート131、133と第1
及び第2ラッチ手段132、134とを含む。
【００５０】前記第1伝送ゲート131がスイッチングオン
される場合、前記第1ラッチ手段132は前記第1ダミーク
ロック遅延部122から出力された第2クロック信号(CLK2)
または第1単位遅延手段127各々から出力された第3クロ
ック信号(CLK3)をラッチし、前記第2伝送ゲート133がス
イッチングオンされる場合、前記第2ラッチ手段134は前
記第1ラッチ手段132にラッチされたクロック信号を入力
とし、第2単位遅延手段116の各出力端に形成された第3
伝送ゲート137の少なくともいずれか１つ以上をスイッ
チングオンするための第1制御信号(F1〜Fn)と、スイッ
チングオンされた第3伝送ゲート137中の一番目を除いた
第3伝送ゲートをスイッチングオフするための第2制御信
号(A1〜An)を出力する。
【００５１】前記第1制御信号(F1〜Fn）は、前記第3ク
ロック信号(CLK3）のライジングエッジ及びフォールリ
ングエッジが前記第1クロック信号(CLK1）の立上りエッ
ジ及び立下りエッジと同一な場合にのみ論理ローにな
る。
【００５２】したがって、前記比較器128中で一番目の
論理ローである第1制御信号(F)を出力する第1比較器
は、論理ローである第2制御信号(A)を出力することによ
って、前記第1比較器以後の比較器は論理ハイである第1
制御信号(F)と論理ローである第2制御信号(A)を出力す
る。
【００５３】第2クロック遅延部(図５の115）は、第2単
位遅延手段116、及び伝送ゲートとインバータとで構成
されたスイッチング手段137を含み、前記第2単位遅延手
段116は、各々直列で連結された第1及び第2インバータ1
41、142、前記第1インバータ141の出力端と接地電圧(VS
S）間に順序で形成された第1及び第2NMOSトランジスタ1
43、144とキャパシタ145を具備する。
【００５４】詳細に説明すれば、前記第1NMOSトランジ
スタ143はゲートにフラグ信号が入力され、ドレインは
前記第1インバータ141の出力端に連結される。前記第2N
MOSトランジスタ144のゲートには制御電圧(Vcont）が入
力され、ドレインは前記第1NMOSトランジスタ143のソー
スに連結される。前記キャパシタ145は、前記第2NMOSト
ランジスタ144のソースと接地電圧間に連結される。
【００５５】前記フラグ信号が論理ハイである状態で前
記制御電圧(Vcont）が論理ローになれば、前記第2NMOS
トランジスタ144はターンオフされ、前記第2単位遅延手
段116の遅延時間は前記第1単位遅延手段127の遅延時間
と同一であり、前記制御電圧(Vcont）が論理ハイになれ
ば前記第2NMOSトランジスタ144はターンオンされ、前記
第2単位遅延手段116の遅延時間は前記第1単位遅延手段1
27の遅延時間の２倍となる。
【００５６】したがって、前記第2単位遅延手段116の各
遅延時間は前記制御電圧(Vcont)によって線形(linear)
に制御することができ、その遅延時間が前記第1単位遅
延手段127の２倍より小さいので、従来に比べ同期時間
がはるかに速くなる。
【００５７】図７は、前記図５に示されたフラグ信号を
発生するプラグ信号発生器の回路図である。
【００５８】前記図７を参照すれば、前記フラグ信号発
生器は、各比較器(図６の128)から出力された第2制御信
号(A1〜An)を入力とする第1NANDゲート151、前記第1NAN
Dゲート151から出力された信号とリセット信号(/リセット)
を入力とする第2NANDゲート152、及び前記第2NANDゲー
ト152から出力された信号を反転するインバータ153を含
む。前記リセット信号(/リセット)は、半導体メモリ装置の
外部から遅延同期ループ(図５の102)をディスエーブル
するためのものである。
【００５９】前記第2制御信号(A1〜An)中のいずれか１
つが論理ローであって、前記リセット信号(/リセット)が論
理ハイであれば、前記フラグ信号は論理ハイになり遅延
同期ループ(図５の102)がイネーブルされる。
【００６０】図８は、本発明の第２の実施の形態による
内部クロック信号発生器の概略図である。
【００６１】前記図８を参照すれば、位相同期ループ(P
LL)202は同期遅延回路201と結合され、前記同期遅延回
路201はクロックバッファ221、第1ダミークロック遅延
部222、第1クロック遅延部223、及び比較部224を含み、
前記同期遅延回路201の動作は前記図５とほとんど同一
であるが、前記第1ダミークロック遅延部222の遅延時間
が前記クロックバッファ221の遅延時間(d1)と前記クロ
ックドライバ214の遅延時間(d2）の２倍(2(d1+d2))であ
ることが異なる。前記同期遅延回路201はSDLであるが、
その外にSMD、HPLD等を使用できる。
【００６２】前記位相同期ループ202は、位相・周波数
検出器211、低帯域濾波器212、第2ダミークロック遅延
部213、クロックドライバ214、第2クロック遅延部215、
及びインバータ217を含む。
【００６３】前記第2クロック遅延部215は、直列に連結
された多数の第2単位遅延手段216を含み第4クロック信
号(CLK4)を出力する。
【００６４】前記クロックドライバ214は、前記第4クロ
ック信号(CLK4)を入力とし第2遅延時間(d2)遅延された
内部クロック信号(Int.CLK)を出力する。
【００６５】前記第2ダミークロック遅延部213は、前記
内部クロック信号(Int.CLK)を前記第1遅延時間(d1)遅延
させた第5クロック信号(CLK5)を出力するが、これは前
記クロックバッファ221における外部クロック信号(Ext.
CLK)に対する第1遅延時間(d1)を補償するためのもので
ある。
【００６６】前記インバータ217は、前記第5クロック信
号(CLK5)を反転させ第6クロック信号(CLK6)を出力す
る。前記第6クロック(CLK6）は前記第2クロック遅延部2
15に入力され、前記第2クロック遅延部215、クロックド
ライバ214、第2ダミークロック遅延部213、及びインバ
ータ217はリング発振器を構成する。したがって、前記
第2単位遅延手段216の各遅延時間は前記第1単位遅延手
段227の各遅延時間の1/2になる。
【００６７】前記位相周波数検出器211は、前記第1クロ
ック(CLK1)と前記第6クロック信号(CLK6)とを入力しこ
れらの位相差を検出する。前記低帯域濾波器212は、前
記位相周波数検出器211の出力端に連結され前記第2単位
遅延手段216の各遅延時間を制御するための制御電圧(Vc
ont)を発生する。
【００６８】したがって、前記第2クロック遅延部215は
前記第6クロック信号(CLK6)を入力し一定時間遅延され
た第4クロック信号(CLK4)を出力する。
【００６９】この時に前記内部クロック信号(Int.CLK)
が前記外部クロック信号(Ext.CLK)に同期されるために
要求される第1ダミークロック遅延部222の遅延時間は、
次の通りである。
【００７０】まず前記第2クロック遅延部215の遅延時間
をxとすれば、前記リング発振器では、次の（式 1）が
成立する。 （式 1） x+d2+d1=tCK/2 したがって、前記xは次の（式 2）と同じである。 （式 2） x=(tCK/2)-(d1+d2) 第1クロック遅延部223の遅延時間は2xであるから、前記
第1ダミークロック遅延部222の遅延時間(y）は次の（式
3）となる。 （式 3） y=tCK-2x 前記（式 2）を前記（式 3）に代入すれば、次の（式
4）となる。 （式 4） y=2(d1+d2) したがって、前記第1ダミークロック遅延部222は、クロ
ックバッファ221の第1遅延時間(d1)とクロックドライバ
214の第2遅延時間(d2)を合せた時間の２倍(2(d1+d2))ほ
ど前記第1クロック信号(CLK1)を遅延させる回路で構成
される必要がある。
【００７１】以上、本発明はこれに限らず、多くの変形
が本発明の技術的思想内で当分野で通常の知識を持った
者によって可能なことは明白である。
【００７２】
【発明の効果】前述した本発明によれば、同期遅延回路
から外部クロックの位相と粗同期されたクロック信号を
発生した後、遅延同期ループあるいはリング発振器構造
の位相同期ループが前記外部クロック信号(Ext.CLK)に
さらに精密同期された内部クロック信号を発生すること
により、高速で精度よく同期可能な内部クロック信号発
生器及びそれを有する半導体メモリ装置を提供できる。
【００７３】
【図面の簡単な説明】
【図１】従来技術による遅延同期ループ(DLL)の概略図
である。
【図２】従来技術による位相同期ループ(PLL)の概略図
である。
【図３】従来技術による同期遅延線(SDL)の概略図であ
る。
【図４】前記図３に示された同期遅延線(SDL)の動作状
態を示したタイミング図である。
【図５】本発明の第１の実施の形態による内部クロック
信号発生器の概略図である。
【図６】前記図５に示された同期遅延回路、第2クロッ
ク遅延部、及びクロックドライバの回路図である。
【図７】前記図５に示されたフラグ信号を発生するフラ
グ信号発生器の回路図である。
【図８】本発明の第２の実施の形態による内部クロック
信号発生器の概略図である。
【符号の説明】
201 同期遅延回路 202 位相同期
ループ 211 位相・周波数検出器 212 低帯域濾
波器 213 第2ダミークロック遅延部 214 クロック
ドライバ 215 第2クロック遅延部 216 第2単位遅
延手段 217 インバータ 221 クロック
バッファ 222 第1ダミークロック遅延部 223 第1クロッ
ク遅延部 224 比較部

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 外部クロックに同期されたクロックを出
    力する同期遅延回路と、 前記同期遅延回路から出力されたクロック信号を入力と
    し、前記外部クロック信号にさらに精度よく同期された
    内部クロック信号を発生する遅延同期ループとを含むこ
    とを特徴とする内部クロック信号発生器。
  2. 【請求項２】 前記同期遅延回路は、SDL、SMD、及びHP
    LD中のいずれか１つであることを特徴とする請求項１に
    記載の内部クロック信号発生器。
  3. 【請求項３】 前記同期遅延回路は、直列に連結された
    多数の単位遅延手段と、前記単位遅延手段の各出力端か
    ら出力されたクロック信号中のいずれか１つを選択して
    前記遅延同期ループをイネーブルさせるフラグ信号を発
    生する制御手段とを含み、 前記遅延同期ループは、前記フラグ信号に応じてイネー
    ブルされ、前記外部クロック信号の位相と整数倍で同期
    された内部クロック信号を発生することを特徴とする請
    求項１に記載の内部クロック信号発生器。
  4. 【請求項４】 前記同期遅延回路は、 外部クロック信号を入力とし、遅延された第１クロック
    信号を発生するクロックバッファと、 前記第１クロック信号を入力とし、前記第１クロック信
    号が第１遅延時間遅延された第２クロック信号を出力す
    る第１ダミークロック遅延部と、 前記第１ダミークロック遅延部の出力端から各々入力さ
    れたクロック信号を第２遅延時間遅延させる第１単位遅
    延手段が直列に連結された第１クロック遅延部と、 前記第１単位遅延手段から出力された第３クロック信号
    と前記第１クロック信号を入力とし、前記各第３クロッ
    ク信号と前記第１クロック信号との位相差を比較して第
    １制御信号及びフラグ信号を発生する比較器を含む比較
    部とを具備し前記遅延同期ループは、 前記フラグ信号に応答し各々入力されたクロック信号を
    第３遅延時間遅延させる直列に連結された第２単位遅延
    手段と、前記第２単位遅延手段の各出力端から前記第１
    制御信号に応答するスイッチング手段を具備し、前記ス
    イッチング手段中のスイッチングオンされたいずれか１
    つが前記第２単位遅延手段から出力された第４クロック
    信号中のいずれか１つを出力する第２クロック遅延部
    と、 前記スイッチングオンされたスイッチング手段から出力
    されたクロック信号を入力とし、一定時間遅延させた後
    内部クロック信号を発生するクロックドライバと、 前記内部クロック信号を入力とし、第４遅延時間遅延さ
    せる第２ダミークロック遅延部と、 前記第２ダミークロック遅延部から出力されたクロック
    信号と前記第1クロック信号を入力とし、その位相差を
    検出する位相検出器と、 前記位相検出器の出力端に連結され、前記第３遅延時間
    を制御するための制御電圧を出力する低帯域濾波器とを
    含むことを特徴とする請求項１に記載の内部クロック信
    号発生器。
  5. 【請求項５】 前記第１遅延時間は、前記クロックバッ
    ファの遅延時間と前記クロックドライバの遅延時間を合
    せた時間であることを特徴とする請求項４に記載の内部
    クロック信号発生器。
  6. 【請求項６】 前記第４遅延時間は、前記クロックバッ
    ファの遅延時間と同じであることを特徴とする請求項４
    に記載の内部クロック信号発生器。
  7. 【請求項７】 前記第2クロック遅延部は、前記第２単
    位遅延手段が前記制御電圧及び前記フラグ信号によって
    制御される電圧制御遅延線であることを特徴とする請求
    項４に記載の内部クロック信号発生器。
  8. 【請求項８】 前記第2クロック遅延部は、前記第３ク
    ロック信号中前記第１クロック信号の位相と最も一致す
    るクロック信号を出力することを特徴とする請求項４に
    記載の内部クロック信号発生器。
  9. 【請求項９】 前記比較器の各々は、 前記第１クロック信号が同一論理状態である場合に、前
    記第３クロック信号をラッチする第１ラッチ手段と、 前記第１クロック信号が違った論理状態である場合に、
    前記第１ラッチ手段にラッチされたクロック信号を入力
    とし、前記スイッチング手段中のいずれか１つをスイッ
    チングオンするための第１制御信号を発生する第２ラッ
    チ手段とを具備し、 前記第１制御信号の組合によって前記フラグ信号を発生
    することを特徴とする請求項４に記載の内部クロック信
    号発生器。
  10. 【請求項１０】 前記第３遅延時間は、前記制御電圧に
    よって前記第２遅延時間ないし前記第２遅延時間の２倍
    であることを特徴とする請求項４に記載の内部クロック
    信号発生器。
  11. 【請求項１１】 外部クロック信号に同期されたクロッ
    クを出力する同期遅延回路と、 前記同期遅延回路から出力されたクロック信号を入力と
    し、前記外部クロック信号にさらに精度よく同期された
    内部クロック信号を発生する位相同期ループとを含むこ
    とを特徴とする内部クロック信号発生器。
  12. 【請求項１２】 前記同期遅延回路は、SDL、SMD、及び
    HPLD等であることを特徴とする請求項１１に記載の内部
    クロック信号発生器。
  13. 【請求項１３】 前記同期遅延回路は、直列で連結され
    た多数の単位遅延手段と、前記単位遅延手段の各出力端
    に出力されたクロック信号中のいずれか１つを選択して
    前記位相同期ループをイネーブルさせるフラグ信号を発
    生する制御手段とを含み、 前記位相同期ループは、前記フラグ信号によりイネーブ
    ルされ前記外部クロック信号の位相と整数倍に同期され
    た内部クロック信号を発生することを特徴とする請求項
    １１に記載の内部クロック信号発生器。
  14. 【請求項１４】 前記同期遅延回路は、 外部クロック信号を入力とし遅延された第１クロック信
    号を発生するクロックバッファと、 前記第１クロック信号を入力とし、前記第１クロック信
    号が第１遅延時間遅延された第２クロック信号を出力す
    る第１ダミークロック遅延部と、 前記第１ダミークロック遅延部の出力端から各々入力さ
    れたクロック信号を第２遅延時間遅延させる第１単位遅
    延手段が直列で連結された第１クロック遅延部と、 前記第１単位遅延手段から出力された第３クロック信号
    と前記第１クロック信号を入力とし、前記各第３クロッ
    ク信号と前記第１クロック信号の位相差を比較し第１制
    御信号及びフラグ信号を発生する比較器を含む比較部と
    を具備し、 前記位相同期ループは、 前記フラグ信号に応答し各々入力されたクロックを第３
    遅延時間遅延させる直列で連結された第２単位遅延手段
    と、前記第２単位遅延手段の各出力端で前記第１制御信
    号に応答するスイッチング手段とを具備し、前記スイッ
    チング手段中にスイッチングオンされたいずれか１つは
    前記第２単位遅延手段から出力された第４クロック信号
    中のいずれか１つを出力する第２クロック遅延部と、 前記スイッチングオンされたスイッチング手段から出力
    されたクロック信号を入力とし一定時間遅延させた後に
    内部クロック信号を発生するクロックドライバと、 前記内部クロック信号を入力とし、第４遅延時間遅延さ
    せる第２ダミークロック遅延部と、 前記第２ダミークロック遅延部から出力されたクロック
    信号を反転させ前記反転されたクロック信号を前記第２
    クロック遅延部へ出力するインバータと、 前記第１クロック信号と前記インバータから出力された
    クロック信号を入力としその位相と周波数の差を検出す
    る位相・周波数検出器と、 前記位相・周波数検出器の出力端に連結され前記第３遅
    延時間を制御するための制御電圧を出力する低帯域濾波
    器とを含むことを特徴とする請求項１１に記載の内部ク
    ロック信号発生器。
  15. 【請求項１５】 前記第１遅延時間は、前記クロックバ
    ッファの遅延時間と前記クロックドライバの遅延時間を
    合せた時間の２倍であることを特徴とする請求項１４に
    記載の内部クロック信号発生器。
  16. 【請求項１６】 前記第４遅延時間は、前記クロックバ
    ッファの遅延時間と同じであることを特徴とする請求項
    １４に記載の内部クロック信号発生器。
  17. 【請求項１７】 前記第２クロック遅延部は、前記制御
    電圧により制御され前記クロックバッファ、第2ダミー
    クロック遅延部、及びインバータと一緒に発振器を形成
    することを特徴とする請求項１４に記載の内部クロック
    信号発生器。
  18. 【請求項１８】 前記第３遅延時間は、前記第２遅延時
    間の1/2であることを特徴とする請求項１４に記載の内
    部クロック信号発生器。
  19. 【請求項１９】 前記比較器の各々は、 前記第１クロック信号が同一論理状態である場合に、前
    記第３クロック信号をラッチする第１ラッチ手段と、 前記第１クロック信号が違った論理状態である場合に、
    前記第１ラッチ手段にラッチされたクロック信号を入力
    とし前記スイッチング手段中のいずれか１つをスイッチ
    ングするための第１制御信号を発生する第２ラッチ手段
    とを具備し、 前記第1制御信号の組合によってフラグ信号を発生する
    ことを特徴とする請求項１４に記載の内部クロック信号
    発生器。
  20. 【請求項２０】 内部クロック信号を外部クロック信号
    に正確に同期させる内部クロック信号発生器を有する半
    導体メモリ装置であって、 前記内部クロック信号発生器が、 外部クロックに同期されたクロックを出力する同期遅延
    回路と、 前記同期遅延回路から出力されたクロック信号を入力と
    し、前記外部クロック信号にさらに精度よく同期された
    内部クロック信号を発生する遅延同期ループまたは位相
    同期ループとを含むことを特徴とする半導体メモリ装
    置。
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