TWI433467B - 延遲鎖定迴路 - Google Patents

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Description

延遲鎖定迴路
本發明係關於一種延遲鎖定迴路(Delay Locked Loop，DLL)，特別係關於適用於抖動改善的延遲鎖定迴路。
隨著半導體製程進步，超大型積體電路(Very Large Scale Integration，VLSI)的晶片整合系統(System-on-Chip，SOC)已成趨勢。當系統整合於同一晶片時，系統的同步時脈(clock)訊號將變得更為重要。鎖相迴路(Phase Locked Loop，PLL)或延遲鎖定迴路(Delay Locked Loop，DLL)是常用的時脈產生器。
當實際時脈輸出與理想時脈輸出有偏差時，即發生「抖動」(jitter)，而抖動對於鎖相迴路以及延遲鎖定迴路而言是重要的問題。在傳統的主從式(master-slave)延遲鎖定迴路設計中，若無信號輸入(或是維持穩態，即輸入信號恆為邏輯1或邏輯0)，則從電路(slave circuit)的延遲線將不會消耗任何電流。這將讓主電路(master circuit)和從電路的控制電位不同，而造成周期性的抖動。
為了解決上述問題，本發明提供一種主從式的延遲鎖定迴路設計，可用以改善抖動。
本發明提供一種延遲鎖定迴路，適用於抖動改善，包括：一偵測單元，用以偵測一參考時脈和一延遲時脈的一相位差，並根據上述相位差產生一偵測信號；一主控制器，用以根據上述偵測信號，產生一第一控制信號；一從控制器，用以根據上述偵測信號，產生一第二控制信號；一第一可變延遲線，用以根據上述第一控制信號，延遲上述參考時脈，以產生上述延遲時脈；一第二可變延遲線；一第一虛負載，耦接到上述主控制器；一第二虛負載，耦接到上述從控制器；以及一處理器，用以選擇性地產生一從輸入信號，其中：若上述處理器不產生上述從輸入信號時，則上述處理器使上述第二虛負載由上述從控制器取得一負載電流；以及若上述處理器產生上述從輸入信號時，上述第二可變延遲線根據上述第二控制信號，延遲上述從輸入信號以產生一從輸出信號。
第1圖係顯示根據本發明一實施例所述之延遲鎖定迴路100之示意圖。如第1圖所示，延遲鎖定迴路100可以包括偵測單元110、主控制器116、可變延遲線(variable delay line)118、122、從控制器120、處理器124，以及虛負載(dummy load)126、128。延遲鎖定迴路100亦可以分為主電路150和從電路170，其中主電路150包括偵測單元110、主控制器116、可變延遲線118，以及虛負載126；而從電路170包括從控制器120、可變延遲線122，以及虛負載128。主電路150具有接收參考時脈RCLK之主輸入端MIP，而從電路170具有接收從輸入信號SSI之從輸入端SIP，以及產生從輸出信號SSO之從輸出端OUT。在一些實施例中，從輸入信號SSI可以是適用於雙倍數據率動態隨機存取記憶體(Double Data Rate Dynamic Random Access Memory，簡稱DDR DRAM)的一信號，例如：DQS信號。
偵測單元110可用以偵測參考時脈RCLK和延遲時脈DCLK的相位差(phase difference)，並根據相位差產生偵測信號SD。更詳細地說，偵測單元110可包括相位偵測器(phase detector)112和電荷幫浦(charge pump)114，其中相位偵測器112用以偵測參考時脈RCLK和延遲時脈DCLK的相位差以便產生相位信號SE，然後電荷幫浦114根據相位信號SE產生偵測信號SD。
主控制器116、從控制器120可以分別為一穩壓器(voltage regulator)或是一電流產生器(current generator)。主控制器116可用以根據偵測信號SD產生控制信號SC1；而從控制器120可用以根據偵測信號SD產生控制信號SC2。
可變延遲線118、122可以分別為一壓控延遲線(voltage controlled delay line，VCDL)，或是一流控延遲線(current controlled delay line，CCDL)。可變延遲線118可用以根據控制信號SC1，延遲參考時脈RCLK一第一特定時間，以產生延遲時脈DCLK。若處理器124產生從輸入信號SSI時，可變延遲線122可根據控制信號SC2，延遲從輸入信號SSI一第二特定時間，以產生從輸出信號SSO。
虛負載126可以電性連接到主控制器116、可變延遲線118，以及特定電位V1。特定電位V1可以是延遲鎖定迴路100的一內部節點電位，或是延遲鎖定迴路100的接地電位Vss(例如：0V)。虛負載126可用以根據主致能信號ENM，決定是否由主控制器116取得負載電流CL1。在一些實施例中，若主致能信號ENM等於延遲鎖定迴路100的工作電位Vdd(例如：1.8V或是3V)時，虛負載126則由主控制器116取得負載電流CL1；反之，若主致能信號ENM等於接地電位Vss時，虛負載126則不由主控制器116取得任何電流。
相似地，虛負載128可以電性連接到從控制器120、可變延遲線122，以及特定電位V1。虛負載128可用以根據從致能信號ENS，決定是否由從控制器120取得負載電流CL2。在一些實施例中，若從致能信號ENS等於工作電位Vdd時，虛負載128則由從控制器120取得負載電流CL2；反之，若從致能信號ENS等於接地電位Vss時，虛負載128則不由從控制器120取得任何電流。
處理器124可用以選擇性地產生從輸入信號SSI，並因而產生不同的主致能信號ENM或(且)從致能信號ENS。例如，若處理器124接收到一輸入控制信號SIC時，則產生從輸入信號SSI；而若處理器124未接收到輸入控制信號SIC時，則不產生從輸入信號SSI。在本發明較佳之實施例中，若處理器124不產生從輸入信號SSI時(或是維持穩態，即從輸入信號SSI恆為工作電位Vdd或接地電位Vss)，則處理器124產生等於工作電位Vdd的從致能信號ENS，以使虛負載128由從控制器120取得負載電流CL2；而若處理器124產生從輸入信號SSI(或是從輸入信號SSI具有高低電位變化)時，則處理器124產生等於接地電位Vss的從致能信號ENS，以使虛負載128不能由從控制器120取得任何電流。
更進一步地說，若處理器124產生從輸入信號SSI時，則可變延遲線122應正常地由從控制器120取得工作電流CW2。但若處理器124不產生從輸入信號SSI時，則可變延遲線122不能由從控制器120取得任何電流。在這種情況下，虛負載128可以由從控制器120取得大約等於工作電流CW2之負載電流CL2，以取代可變延遲線122的電流消耗。
相似地，虛負載126亦可根據處理器產生的主致能信號ENM，決定是否由主控制器116取得大約等於工作電流CW1之負載電流CL1。在本發明較佳實施例中，因為主輸入端MIP通常有穩定的參考時脈RCLK輸入，故主致能信號ENM可以恆等於接等於接地電位Vss，以使虛負載126不能由主控制器116取得任何電流。在本發明其他實施例中，虛負載126亦可以從延遲鎖定迴路100中移除。
第2圖係顯示根據本發明一實施例所述之電位對時間關係圖200，可適用於第1圖的延遲鎖定迴路100和第3圖的延遲鎖定迴路300。在一實施例中，處理器124所產生的從輸入信號SSI、主致能信號ENM，以及從致能信號ENS之電位如第2圖所示，主要特徵為：(1)若處理器124不產生從輸入信號SSI，或從輸入信號SSI維持穩態，亦即從輸入信號SSI恆為工作電位Vdd或接地電位Vss時，則從致能信號ENS等於工作電位Vdd；若從輸入信號SSI具有如時脈之電位高低變化時，則從致能信號ENS等於接地電位Vss；以及(2)主致能信號ENM一直保持在接地電位Vss。
第3圖係顯示根據本發明另一實施例所述之延遲鎖定迴路300之示意圖。包括主電路350和從電路370的延遲鎖定迴路300和第1圖的延遲鎖定迴路100相似，而差異僅如下所述：(1)延遲鎖定迴路300選擇穩壓器316、320分別作為主控制器116、從控制器120；(2)延遲鎖定迴路300選擇壓控延遲線318、322分別作為可變延遲線118、122；(3)延遲鎖定迴路300選擇NMOS電晶體(N-channel Metal-Oxide-Semiconductor Field-Effect Transistor)M1、M2分別作為虛負載126、128；以及(4)延遲鎖定迴路300選擇接地電位Vss作為特定電位V1。本實施例係假設當主致能信號ENM等於工作電位Vdd時，NMOS電晶體M1會導通；或是當從致能信號ENS等於工作電位Vdd時，NMOS電晶體M2會導通。
NMOS電晶體M1包括閘極、源極和汲極，其中閘極用以接收處理器124產生的主致能信號ENM，源極電性連接到接地電位Vss，而汲極電性連接到穩壓器316和壓控延遲線318。在一些實施例中，NMOS電晶體M1的閘極亦可以恆電性連接到接地電位Vss。而在另一實施例中，NMOS電晶體M1亦可以從延遲鎖定迴路300中移除。NMOS電晶體M2包括閘極、源極和汲極，其中閘極用以接收處理器124產生的從致能信號ENS，源極電性連接到接地電位Vss，而汲極電性連接到穩壓器320和壓控延遲線322。
若處理器124不產生從輸入信號SSI時，則處理器124產生等於工作電位Vdd的從致能信號ENS以導通NMOS電晶體M2；而若處理器124產生從輸入信號SSI時，則處理器124產生等於接地電位Vss的從致能信號ENS以不導通NMOS電晶體M2。另外，處理124亦可產生恆等於接地電位Vss的主致能信號ENM，以不導通NMOS電晶體M1。從輸入信號SSI、主致能信號ENM，以及從致能信號ENS的關係可以如第2圖所示。
值得注意的是，雖然第1圖、第3圖僅顯示單一從電路，本發明的延遲鎖定迴路100、300亦可分別包括複數個從電路150、350。加入了虛負載之後，延遲鎖定迴路100、300可使主控制器116(或穩壓器316)和從控制器120(或穩壓器320)輸出之控制電位相等，有助於改善延遲鎖定迴路之抖動問題。
第4圖係顯示根據本發明一實施例所述之從輸出信號SSO的電位對時間關係圖400。如第4圖所示，在實際量測從輸出信號SSO後，可以明顯地看出，具有虛負載(如第3圖中的NMOS電晶體M2)的延遲鎖定迴路300，比起沒有虛負載的延遲鎖定迴路有更少的抖動(若抖動情況嚴重，會量測到不止一個從輸出信號SSO的電位曲線)。
本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、300．．．延遲鎖定迴路
110．．．偵測單元
112．．．相位偵測器
114．．．電荷幫浦
116．．．主控制器
118、122．．．可變延遲線
120．．．從控制器
124．．．處理器
126、128．．．虛負載
150、350．．．主電路
170、370．．．從電路
200、400．．．電位對時間關係圖
316、320．．．穩壓器
318、322．．．壓控延遲線
CL1、CL2．．．負載電流
CW1、CW2．．．工作電流
DCLK．．．延遲時脈
ENM．．．主致能信號
ENS．．．從致能信號
M1、M2．．．NMOS電晶體
MIP．．．主輸入端
OUT．．．從輸出端
SC1、SC2．．．控制信號
SD．．．偵測信號
SE．．．相位信號
SIP．．．從輸入端
SSI．．．從輸入信號
SSO．．．從輸出信號
SIC．．．輸入控制信號
V1．．．特定電位
Vss．．．接地電位
Vdd．．．工作電位
第1圖係顯示根據本發明一實施例所述之延遲鎖定迴路之示意圖；
第2圖係顯示根據本發明一實施例所述之電位對時間關係圖；
第3圖係顯示根據本發明另一實施例所述之延遲鎖定迴路之示意圖；
第4圖係顯示根據本發明一實施例所述之從輸出信號的電位對時間關係圖。
100．．．延遲鎖定迴路
110．．．偵測單元
112．．．相位偵測器
114．．．電荷幫浦
116．．．主控制器
118、122．．．可變延遲線
120．．．從控制器
124．．．處理器
126、128．．．虛負載
150．．．主電路
170．．．從電路
CL1、CL2．．．負載電流
CW1、CW2．．．工作電流
DCLK．．．延遲時脈
ENM．．．主致能信號
ENS．．．從致能信號
MIP．．．主輸入端
OUT．．．從輸出端
SC1、SC2．．．控制信號
SD．．．偵測信號
SE．．．相位信號
SIP．．．從輸入端
SSI．．．從輸入信號
SSO．．．從輸出信號
SIC．．．輸入控制信號
V1．．．特定電位

Claims (10)

  1. 一種延遲鎖定迴路，適用於抖動改善，包括：一偵測單元，用以偵測一參考時脈和一延遲時脈的一相位差，並根據上述相位差產生一偵測信號；一主控制器，用以根據上述偵測信號，產生一第一控制信號；一從控制器，用以根據上述偵測信號，產生一第二控制信號；一第一可變延遲線，用以根據上述第一控制信號，延遲上述參考時脈，以產生上述延遲時脈；一第二可變延遲線；一第一虛負載，耦接到上述主控制器；一第二虛負載，耦接到上述從控制器；以及一處理器，用以根據一輸入控制信號，選擇性地產生一從輸入信號，其中：若上述處理器不產生上述從輸入信號時，則上述處理器使上述第二虛負載由上述從控制器取得一負載電流；以及若上述處理器產生上述從輸入信號時，上述第二可變延遲線根據上述第二控制信號，延遲上述從輸入信號以產生一從輸出信號。
  2. 如申請專利範圍第1項所述的延遲鎖定迴路，其中若上述處理器產生上述從輸入信號時，則上述處理器使上述第二虛負載不由上述從控制器取得上述負載電流。
  3. 如申請專利範圍第1項所述的延遲鎖定迴路，其中若上述處理器產生上述從輸入信號時，則上述第二可變延遲線由上述從控制器取得一工作電流，而上述負載電流約等於上述工作電流。
  4. 如申請專利範圍第1項所述的延遲鎖定迴路，其中上述第一虛負載為一第一NMOS電晶體，而上述第二虛負載為一第二NMOS電晶體。
  5. 如申請專利範圍第4項所述的延遲鎖定迴路，其中上述第一NMOS電晶體的一第一閘極耦接到一接地電位。
  6. 如申請專利範圍第4項所述的延遲鎖定迴路，其中上述第二NMOS電晶體的一第二閘極用以接收來自上述處理器的一從致能信號。
  7. 如申請專利範圍第6項所述的延遲鎖定迴路，其中上述處理器更用以：若不產生上述從輸入信號時，則產生等於一工作電位的上述從致能信號；以及若產生上述從輸入信號時，則產生等於一接地電位的上述從致能信號，其中上述工作電位高於上述接地電位。
  8. 如申請專利範圍第1項所述的延遲鎖定迴路，其中上述偵測單元包括一相位偵測器和一電荷幫浦，上述相位偵測器用以偵測上述參考時脈和上述延遲時脈的上述相位差以便產生一相位信號，而上述電荷幫浦根據上述相位信號產生上述偵測信號。
  9. 如申請專利範圍第1項所述的延遲鎖定迴路，其中上述主控制器和上述從控制器分別為一穩壓器。
  10. 如申請專利範圍第1項所述的延遲鎖定迴路，其中上述第一可變延遲線和上述第二可變延遲線分別為一壓控延遲線。
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